JP3243885B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP3243885B2 JP3243885B2 JP12075893A JP12075893A JP3243885B2 JP 3243885 B2 JP3243885 B2 JP 3243885B2 JP 12075893 A JP12075893 A JP 12075893A JP 12075893 A JP12075893 A JP 12075893A JP 3243885 B2 JP3243885 B2 JP 3243885B2
- Authority
- JP
- Japan
- Prior art keywords
- well region
- conductivity type
- region
- impurity
- concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＤＲＡＭあるいはＳＲ
ＡＭ等の半導体記憶装置に関するものである。
ＡＭ等の半導体記憶装置に関するものである。
【０００２】
【従来の技術】半導体記憶装置では、Ｎ型シリコン基板
の上層にＰウェル領域を形成して、そのＰウェル領域に
Ｎチャネル型トランジスタを形成することは、広範に採
用されている。上記構成の半導体記憶装置では、図６に
示すように、Ｎ型シリコン基板６１の上層にメモリセル
領域６２を形成するためのＰウェル領域６３と、例えば
周辺回路領域６４を形成するためのＰウェル領域６５と
が形成されている。通常、上記各Ｐウェル領域６３，６
５を形成するプロセスは、１回のホトリソグラフィー技
術によってイオン注入マスクを形成し、１回のイオン注
入法によってＮ型シリコン基板６１中のＰウェル領域６
３，６５を形成しようとする領域にＰ型不純物を導入す
る。その後、アニール処理を行って、Ｎ型シリコン基板
６１の上層にＰウェル領域６３，６５を形成する。した
がって、各Ｐウェル領域６３，６５の深さはほぼ同等に
なる。さらに、各Ｐウェル領域６３，６５に、トランジ
スタやキャパシタ等の素子（図示せず）を形成して、半
導体記憶装置を構成する。
の上層にＰウェル領域を形成して、そのＰウェル領域に
Ｎチャネル型トランジスタを形成することは、広範に採
用されている。上記構成の半導体記憶装置では、図６に
示すように、Ｎ型シリコン基板６１の上層にメモリセル
領域６２を形成するためのＰウェル領域６３と、例えば
周辺回路領域６４を形成するためのＰウェル領域６５と
が形成されている。通常、上記各Ｐウェル領域６３，６
５を形成するプロセスは、１回のホトリソグラフィー技
術によってイオン注入マスクを形成し、１回のイオン注
入法によってＮ型シリコン基板６１中のＰウェル領域６
３，６５を形成しようとする領域にＰ型不純物を導入す
る。その後、アニール処理を行って、Ｎ型シリコン基板
６１の上層にＰウェル領域６３，６５を形成する。した
がって、各Ｐウェル領域６３，６５の深さはほぼ同等に
なる。さらに、各Ｐウェル領域６３，６５に、トランジ
スタやキャパシタ等の素子（図示せず）を形成して、半
導体記憶装置を構成する。
【０００３】
【発明が解決しようとする課題】しかしながら、上記構
成の半導体記憶装置を、例えばＳＲＡＭのメモリセルに
適用した場合には、ソフトエラー耐性が問題になる。例
えば、メモリセル領域を形成するためのＰウェル領域と
周辺回路領域を形成するためのＰウェル領域とは、通
常、プロセスを簡単化するために同一プロセスで形成さ
れるので、ほぼ同等の深さになる。このため、例えばメ
モリセル領域のＰウェル領域にα線が入射した場合に
は、入射したα線によって発生電荷量が増加する。この
結果、メモリセル領域の、例えばＮチャネル型トランジ
スタのソフトエラー耐性が低下し、誤動作の原因にな
る。
成の半導体記憶装置を、例えばＳＲＡＭのメモリセルに
適用した場合には、ソフトエラー耐性が問題になる。例
えば、メモリセル領域を形成するためのＰウェル領域と
周辺回路領域を形成するためのＰウェル領域とは、通
常、プロセスを簡単化するために同一プロセスで形成さ
れるので、ほぼ同等の深さになる。このため、例えばメ
モリセル領域のＰウェル領域にα線が入射した場合に
は、入射したα線によって発生電荷量が増加する。この
結果、メモリセル領域の、例えばＮチャネル型トランジ
スタのソフトエラー耐性が低下し、誤動作の原因にな
る。
【０００４】さらに具体的に、例えばＭＯＳキャパシタ
が使用されているもので説明する。メモリ信号は"1" ま
たは"0" で表される。例えば、"1" の場合は電荷がない
状態で、"0" は電荷がある状態に対応するとき、電荷が
ない状態"1" のとき、外部より高エネルギーの粒子（例
えばα線）がシリコン基板内に入射されると、これによ
って、電子−正孔対が発生する。このうち電子はＭＯＳ
キャパシタに引き寄せられるので、外部よりメモリを操
作しないにもかかわらず、電荷のある状態"0"に変化す
る。ところが、時間が経過するともとの状態に戻る。一
方、正孔はシリコン基板に流れる。このように、半導体
記憶装置が物理的に破壊されたわけではないにもかかわ
らず誤動作を引き起こす。
が使用されているもので説明する。メモリ信号は"1" ま
たは"0" で表される。例えば、"1" の場合は電荷がない
状態で、"0" は電荷がある状態に対応するとき、電荷が
ない状態"1" のとき、外部より高エネルギーの粒子（例
えばα線）がシリコン基板内に入射されると、これによ
って、電子−正孔対が発生する。このうち電子はＭＯＳ
キャパシタに引き寄せられるので、外部よりメモリを操
作しないにもかかわらず、電荷のある状態"0"に変化す
る。ところが、時間が経過するともとの状態に戻る。一
方、正孔はシリコン基板に流れる。このように、半導体
記憶装置が物理的に破壊されたわけではないにもかかわ
らず誤動作を引き起こす。
【０００５】本発明は、ソフトエラー耐性に優れた半導
体記憶装置を提供することを目的とする。
体記憶装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされた半導体記憶装置である。すなわ
ち、第１導電型の半導体基板の上層に設けた第２導電型
のウェル領域にメモリ素子を形成してなる半導体記憶装
置であって、前記第２導電型のウェル領域を、当該第２
導電型のウェル領域以外の同導電型のウェル領域よりも
浅く形成し、第２導電型のウェル領域における導電型不
純物の濃度のピーク位置を、当該第２導電型のウェル領
域以外の同導電型のウェル領域における導電型不純物の
濃度のピーク位置よりも浅い位置に設定し、かつ第２導
電型のウェル領域における導電型不純物の濃度のピーク
値を他の同導電型のウェル領域における導電型不純物の
濃度のピーク値よりも高い値に設定したものである。
成するためになされた半導体記憶装置である。すなわ
ち、第１導電型の半導体基板の上層に設けた第２導電型
のウェル領域にメモリ素子を形成してなる半導体記憶装
置であって、前記第２導電型のウェル領域を、当該第２
導電型のウェル領域以外の同導電型のウェル領域よりも
浅く形成し、第２導電型のウェル領域における導電型不
純物の濃度のピーク位置を、当該第２導電型のウェル領
域以外の同導電型のウェル領域における導電型不純物の
濃度のピーク位置よりも浅い位置に設定し、かつ第２導
電型のウェル領域における導電型不純物の濃度のピーク
値を他の同導電型のウェル領域における導電型不純物の
濃度のピーク値よりも高い値に設定したものである。
【０００７】
【作用】上記構成の半導体記憶装置では、第２導電型の
ウェル領域を、当該第２導電型のウェル領域以外の同導
電型のウェル領域よりも浅く形成したことにより、α線
が入射した際の浅く形成した第２導電型のウェル領域に
おける当該α線による発生電荷量が低減される。このた
め、ソフトエラーが発生し難くなる。
ウェル領域を、当該第２導電型のウェル領域以外の同導
電型のウェル領域よりも浅く形成したことにより、α線
が入射した際の浅く形成した第２導電型のウェル領域に
おける当該α線による発生電荷量が低減される。このた
め、ソフトエラーが発生し難くなる。
【０００８】また第２導電型のウェル領域における導電
型不純物の濃度のピーク値およびその位置を、当該第２
導電型のウェル領域以外の同導電型のウェル領域におけ
る導電型不純物の濃度のピーク値よりも高い値に設定
し、かつその位置を浅い位置に設定したことにより、ポ
テンシャル障壁が高くなる。このため、導電型不純物の
濃度のピーク値を高くした第２導電型のウェル領域で
は、電荷が収集され難くなるので、ソフトエラーが発生
し難くなる。
型不純物の濃度のピーク値およびその位置を、当該第２
導電型のウェル領域以外の同導電型のウェル領域におけ
る導電型不純物の濃度のピーク値よりも高い値に設定
し、かつその位置を浅い位置に設定したことにより、ポ
テンシャル障壁が高くなる。このため、導電型不純物の
濃度のピーク値を高くした第２導電型のウェル領域で
は、電荷が収集され難くなるので、ソフトエラーが発生
し難くなる。
【０００９】
【実施例】本発明は、第２導電型のウェル領域を、この
第２導電型のウェル領域以外の同導電型のウェル領域よ
りも浅く形成したこと（第１の発明）、および第２導電
型のウェル領域における導電型不純物の濃度のピーク位
置を、この第２導電型のウ ェル領域以外の同導電型のウ
ェル領域における導電型不純物の濃度のピーク位置より
も浅い位置に設定し、かつ第２導電型のウェル領域にお
ける導電型不純物の濃度のピーク値を他の同導電型のウ
ェル領域における導電型不純物の濃度のピーク値よりも
高い値に設定したこと（第２の発明）から成る。
第２導電型のウェル領域以外の同導電型のウェル領域よ
りも浅く形成したこと（第１の発明）、および第２導電
型のウェル領域における導電型不純物の濃度のピーク位
置を、この第２導電型のウ ェル領域以外の同導電型のウ
ェル領域における導電型不純物の濃度のピーク位置より
も浅い位置に設定し、かつ第２導電型のウェル領域にお
ける導電型不純物の濃度のピーク値を他の同導電型のウ
ェル領域における導電型不純物の濃度のピーク値よりも
高い値に設定したこと（第２の発明）から成る。
【００１０】まず、ウェル領域の接合深さについての実
施例を、図１の第１の発明を示す概略断面図により説明
する。図に示すように、第１導電型（例えばＮ型）の半
導体基板１１（以下Ｎ型半導体基板１１と記す）の上層
にはメモリセル領域２１に形成される素子（図示せず）
や例えば周辺回路領域３１に形成される素子（図示せ
ず）を電気的に区分する素子分離領域１２が形成されて
いる。上記Ｎ型半導体基板１１は、例えばＮ型の単結晶
シリコンよりなる。
施例を、図１の第１の発明を示す概略断面図により説明
する。図に示すように、第１導電型（例えばＮ型）の半
導体基板１１（以下Ｎ型半導体基板１１と記す）の上層
にはメモリセル領域２１に形成される素子（図示せず）
や例えば周辺回路領域３１に形成される素子（図示せ
ず）を電気的に区分する素子分離領域１２が形成されて
いる。上記Ｎ型半導体基板１１は、例えばＮ型の単結晶
シリコンよりなる。
【００１１】上記Ｎ型半導体基板１１に設定されるメモ
リセル領域２１の当該Ｎ型半導体基板１１の上層には第
２導電型（例えばＰ型）のウェル領域２２（以下第１の
Ｐウェル領域２２と記す）が形成されている。さらに当
該Ｎ型半導体基板１１に設定される周辺回路領域３１の
上記Ｎ型半導体基板１１の上層には、第２導電型（例え
ばＰ型）のウェル領域３２（以下第２のＰウェル領域３
２と記す）が形成されている。上記第１にＰウェル領域
２２は、上記メモリセル領域２１以外のＰウェル領域、
例えば上記第２のＰウェル領域３２よりも浅く形成され
ている。
リセル領域２１の当該Ｎ型半導体基板１１の上層には第
２導電型（例えばＰ型）のウェル領域２２（以下第１の
Ｐウェル領域２２と記す）が形成されている。さらに当
該Ｎ型半導体基板１１に設定される周辺回路領域３１の
上記Ｎ型半導体基板１１の上層には、第２導電型（例え
ばＰ型）のウェル領域３２（以下第２のＰウェル領域３
２と記す）が形成されている。上記第１にＰウェル領域
２２は、上記メモリセル領域２１以外のＰウェル領域、
例えば上記第２のＰウェル領域３２よりも浅く形成され
ている。
【００１２】さらに、図示はしないが、上記メモリセル
領域２１には、メモリ素子を構成するトランジスタやキ
ャパシタ等の素子が形成されている。また上記周辺回路
領域３１には、周辺回路を構成するトランジスタやキャ
パシタ等の素子が形成されている。このように半導体記
憶装置１は構成される。
領域２１には、メモリ素子を構成するトランジスタやキ
ャパシタ等の素子が形成されている。また上記周辺回路
領域３１には、周辺回路を構成するトランジスタやキャ
パシタ等の素子が形成されている。このように半導体記
憶装置１は構成される。
【００１３】上記第１，第２のＰウェル領域２２，３２
の各深さ方向における不純物濃度の分布を、図２の不純
物濃度の分布図により説明する。図において、（１）は
第１のＰウェル領域２２の不純物濃度分布を示し、
（２）は第２のＰウェル領域３２の不純物濃度分布を示
す。また、各縦軸は不純物濃度Ｃを示し、各横軸は深さ
ｘj を示す。
の各深さ方向における不純物濃度の分布を、図２の不純
物濃度の分布図により説明する。図において、（１）は
第１のＰウェル領域２２の不純物濃度分布を示し、
（２）は第２のＰウェル領域３２の不純物濃度分布を示
す。また、各縦軸は不純物濃度Ｃを示し、各横軸は深さ
ｘj を示す。
【００１４】図に示すように、第１のＰウェル領域２２
の深さｘj は１．１μｍであって、第２のＰウェル領域
３２の深さｘj は１．５μｍである。したがって、第１
のＰウェル領域２２の方が第２のＰウェル領域３２より
も浅く形成されている。
の深さｘj は１．１μｍであって、第２のＰウェル領域
３２の深さｘj は１．５μｍである。したがって、第１
のＰウェル領域２２の方が第２のＰウェル領域３２より
も浅く形成されている。
【００１５】上記構成の半導体記憶装置１では、第１の
Ｐウェル領域２２を、メモリセル領域２１以外のＰウェ
ル領域、例えば第２のＰウェル領域３２よりも浅く形成
したことにより、α線等の高エネルギー粒子が入射した
際のメモリセル領域２１における発生電荷量が低減され
る。しかもその際に、静電強度やラッチアップ耐性の劣
化はない。
Ｐウェル領域２２を、メモリセル領域２１以外のＰウェ
ル領域、例えば第２のＰウェル領域３２よりも浅く形成
したことにより、α線等の高エネルギー粒子が入射した
際のメモリセル領域２１における発生電荷量が低減され
る。しかもその際に、静電強度やラッチアップ耐性の劣
化はない。
【００１６】次に上記半導体記憶装置１の製造方法の一
例を、図３の製造工程図により説明する。図では、上記
図１で説明したと同様の構成部品には同一符号を付す。
例を、図３の製造工程図により説明する。図では、上記
図１で説明したと同様の構成部品には同一符号を付す。
【００１７】図３の（１）に示すように、第１の工程で
は、例えば通常のＬＯＣＯＳ法によって、第１導電型
（例えばＮ型）の半導体基板１１（以下Ｎ型半導体基板
１１と記す）の上層に、例えばメモリセル領域２１に形
成される素子（図示せず）や周辺回路領域３１に形成さ
れる素子（図示せず）等を電気的に区分する素子分離領
域１２を形成する。
は、例えば通常のＬＯＣＯＳ法によって、第１導電型
（例えばＮ型）の半導体基板１１（以下Ｎ型半導体基板
１１と記す）の上層に、例えばメモリセル領域２１に形
成される素子（図示せず）や周辺回路領域３１に形成さ
れる素子（図示せず）等を電気的に区分する素子分離領
域１２を形成する。
【００１８】次いで図３の（２）に示すように、第２の
工程を行う。この工程では、通常の塗布技術によって、
上記Ｎ型半導体基板１１の上面にレジストよりなるイオ
ン注入マスク４１を形成する。次いで通常のホトリソグ
ラフィー技術によって、第１のＰウェル領域が形成され
る領域上における上記イオン注入マスク４１の所定位置
に開口部４２を形成する。続いて通常のイオン注入法に
よって、上記開口部４２よりＰ型不純物５１を上記Ｎ型
半導体基板１１中に導入する。このとき、Ｐ型不純物５
１は通常の深さより浅く導入される。その後、例えばア
ッシャー処理またはウェットエッチング等によって、上
記イオン注入マスク４１を除去する。
工程を行う。この工程では、通常の塗布技術によって、
上記Ｎ型半導体基板１１の上面にレジストよりなるイオ
ン注入マスク４１を形成する。次いで通常のホトリソグ
ラフィー技術によって、第１のＰウェル領域が形成され
る領域上における上記イオン注入マスク４１の所定位置
に開口部４２を形成する。続いて通常のイオン注入法に
よって、上記開口部４２よりＰ型不純物５１を上記Ｎ型
半導体基板１１中に導入する。このとき、Ｐ型不純物５
１は通常の深さより浅く導入される。その後、例えばア
ッシャー処理またはウェットエッチング等によって、上
記イオン注入マスク４１を除去する。
【００１９】続いて図３の（３）に示すように、第３の
工程を行う。この工程では、通常の塗布技術によって、
上記Ｎ型半導体基板１１の上面にレジストよりなるイオ
ン注入マスク４３を形成する。次いで通常のホトリソグ
ラフィー技術によって、第２のＰウェル領域が形成され
る領域上における上記イオン注入マスク４３の所定位置
に開口部４４を形成する。続いて通常のイオン注入法に
よって、上記開口部４４よりＰ型不純物５１を上記Ｎ型
半導体基板１１中に導入する。このとき、Ｐ型不純物５
１は通常の深さに導入されるので、第２の工程で導入し
た深さより深い位置に導入されることになる。その後、
例えばアッシャー処理またはウェットエッチング等によ
って、上記イオン注入マスク４１を除去する。なお、上
記第２の工程と上記第３の工程とはどちらを先に行って
もよい。
工程を行う。この工程では、通常の塗布技術によって、
上記Ｎ型半導体基板１１の上面にレジストよりなるイオ
ン注入マスク４３を形成する。次いで通常のホトリソグ
ラフィー技術によって、第２のＰウェル領域が形成され
る領域上における上記イオン注入マスク４３の所定位置
に開口部４４を形成する。続いて通常のイオン注入法に
よって、上記開口部４４よりＰ型不純物５１を上記Ｎ型
半導体基板１１中に導入する。このとき、Ｐ型不純物５
１は通常の深さに導入されるので、第２の工程で導入し
た深さより深い位置に導入されることになる。その後、
例えばアッシャー処理またはウェットエッチング等によ
って、上記イオン注入マスク４１を除去する。なお、上
記第２の工程と上記第３の工程とはどちらを先に行って
もよい。
【００２０】その後図３の（４）に示すように、第３の
工程を行う。この工程では、通常のアニール処理によっ
て、上記Ｎ型半導体基板１１中に導入したＰ型不純物
（５１）を拡散して、当該Ｎ型半導体基板１１の上層の
所定位置に第１のＰウェル領域２２を形成するととも
に、第２のＰウェル領域３２を形成する。このとき、上
記第１のＰウェル領域２２は、メモリセル領域２１に形
成される以外のＰウェル領域、例えば上記第２のＰウェ
ル領域３２よりも浅く形成される。
工程を行う。この工程では、通常のアニール処理によっ
て、上記Ｎ型半導体基板１１中に導入したＰ型不純物
（５１）を拡散して、当該Ｎ型半導体基板１１の上層の
所定位置に第１のＰウェル領域２２を形成するととも
に、第２のＰウェル領域３２を形成する。このとき、上
記第１のＰウェル領域２２は、メモリセル領域２１に形
成される以外のＰウェル領域、例えば上記第２のＰウェ
ル領域３２よりも浅く形成される。
【００２１】さらに、図示はしないが、上記第１のＰウ
ェル領域２２にはトランジスタやキャパシタ等のメモリ
素子が形成され、上記第２のＰウェル領域３２には、例
えば周辺回路を構成する素子が形成される。
ェル領域２２にはトランジスタやキャパシタ等のメモリ
素子が形成され、上記第２のＰウェル領域３２には、例
えば周辺回路を構成する素子が形成される。
【００２２】次に、ウェル領域の不純物濃度のピーク位
置およびピーク値についての実施例を、図４に示す第２
の発明の概略断面図により説明する。図では、上記図１
で説明したと同様の構成部品には同一符号を付す。
置およびピーク値についての実施例を、図４に示す第２
の発明の概略断面図により説明する。図では、上記図１
で説明したと同様の構成部品には同一符号を付す。
【００２３】図に示すように、第１導電型（例えばＮ
型）の半導体基板１１（以下Ｎ型半導体基板１１と記
す）の上層にはメモリセル領域２１に形成される素子
（図示せず）や例えば周辺回路領域３１に形成される素
子（図示せず）を電気的に区分する素子分離領域１２が
形成されている。上記Ｎ型半導体基板１１は、例えばＮ
型の単結晶シリコンよりなる。
型）の半導体基板１１（以下Ｎ型半導体基板１１と記
す）の上層にはメモリセル領域２１に形成される素子
（図示せず）や例えば周辺回路領域３１に形成される素
子（図示せず）を電気的に区分する素子分離領域１２が
形成されている。上記Ｎ型半導体基板１１は、例えばＮ
型の単結晶シリコンよりなる。
【００２４】上記Ｎ型半導体基板１１に設定されるメモ
リセル領域２１の当該Ｎ型半導体基板１１の上層には第
２導電型（例えばＰ型）のウェル領域２２（以下第１の
Ｐウェル領域２２と記す）が形成されている。さらに当
該Ｎ型半導体基板１１に設定される周辺回路領域３１の
上記Ｎ型半導体基板１１の上層には、第２導電型（例え
ばＰ型）のウェル領域３２（以下第２のＰウェル領域３
２と記す）が形成されている。
リセル領域２１の当該Ｎ型半導体基板１１の上層には第
２導電型（例えばＰ型）のウェル領域２２（以下第１の
Ｐウェル領域２２と記す）が形成されている。さらに当
該Ｎ型半導体基板１１に設定される周辺回路領域３１の
上記Ｎ型半導体基板１１の上層には、第２導電型（例え
ばＰ型）のウェル領域３２（以下第２のＰウェル領域３
２と記す）が形成されている。
【００２５】上記第１のＰウェル領域２２における導電
型不純物の濃度のピークは、上記第２のＰウェル領域３
２における導電型不純物の濃度のピークよりも浅い位置
に設定され、かつ第１のＰウェル領域２２における濃度
のピーク値は、第２のＰウェル領域３２における濃度の
ピーク値よりも高い値に設定されている。
型不純物の濃度のピークは、上記第２のＰウェル領域３
２における導電型不純物の濃度のピークよりも浅い位置
に設定され、かつ第１のＰウェル領域２２における濃度
のピーク値は、第２のＰウェル領域３２における濃度の
ピーク値よりも高い値に設定されている。
【００２６】さらに、図示はしないが、上記メモリセル
領域２１には、メモリ素子を構成するトランジスタやキ
ャパシタ等の素子が形成されている。また上記周辺回路
領域３１には、周辺回路を構成するトランジスタやキャ
パシタ等の素子が形成されている。このように半導体記
憶装置２は構成されている。
領域２１には、メモリ素子を構成するトランジスタやキ
ャパシタ等の素子が形成されている。また上記周辺回路
領域３１には、周辺回路を構成するトランジスタやキャ
パシタ等の素子が形成されている。このように半導体記
憶装置２は構成されている。
【００２７】図４の構成おける第１，第２のＰウェル領
域２２，３２の各深さ方向における不純物濃度の分布
を、図５の不純物濃度の分布図により説明する。図にお
いて、（１）は第１のＰウェル領域２２の不純物濃度分
布を示し、（２）は第２のＰウェル領域３２の不純物濃
度分布を示す。また、各縦軸は不純物濃度Ｃを示し、各
横軸は深さｘj を示す。
域２２，３２の各深さ方向における不純物濃度の分布
を、図５の不純物濃度の分布図により説明する。図にお
いて、（１）は第１のＰウェル領域２２の不純物濃度分
布を示し、（２）は第２のＰウェル領域３２の不純物濃
度分布を示す。また、各縦軸は不純物濃度Ｃを示し、各
横軸は深さｘj を示す。
【００２８】図に示すように、上記第１のＰウェル領域
２２における導電型不純物の濃度のピーク位置は、例え
ばｘj ＝０．６μｍであって、上記第２のＰウェル領域
３２における導電型不純物の濃度のピーク位置は、例え
ばｘj ＝０．８μｍである。このように、上記第１のＰ
ウェル領域２２における導電型不純物の濃度のピーク位
置は上記第２のＰウェル領域３２における導電型不純物
の濃度のピーク位置よりも浅い位置に設定されている。
しかも第１のＰウェル領域２２における濃度のピーク値
は２００Ｐｃｍ2 であって、第２のＰウェル領域３２に
おける濃度のピーク値は１００Ｐｃｍ2 になっているの
で、第１のＰウェル領域２２における濃度のピーク値の
方が第２のＰウェル領域３２における濃度のピーク値よ
りも高い。なお、上記第１のＰウェル領域２２における
濃度のピーク位置は上記第２のＰウェル領域３２におけ
る濃度のピーク位置と同等の深さであってもよい。
２２における導電型不純物の濃度のピーク位置は、例え
ばｘj ＝０．６μｍであって、上記第２のＰウェル領域
３２における導電型不純物の濃度のピーク位置は、例え
ばｘj ＝０．８μｍである。このように、上記第１のＰ
ウェル領域２２における導電型不純物の濃度のピーク位
置は上記第２のＰウェル領域３２における導電型不純物
の濃度のピーク位置よりも浅い位置に設定されている。
しかも第１のＰウェル領域２２における濃度のピーク値
は２００Ｐｃｍ2 であって、第２のＰウェル領域３２に
おける濃度のピーク値は１００Ｐｃｍ2 になっているの
で、第１のＰウェル領域２２における濃度のピーク値の
方が第２のＰウェル領域３２における濃度のピーク値よ
りも高い。なお、上記第１のＰウェル領域２２における
濃度のピーク位置は上記第２のＰウェル領域３２におけ
る濃度のピーク位置と同等の深さであってもよい。
【００２９】上記構成の半導体記憶装置２では、第１の
Ｐウェル領域２２における導電型不純物の濃度のピーク
を、当該第１のＰウェル領域２２以外の同導電型のウェ
ル領域、例えば第２のＰウェル領域３２における導電型
不純物の濃度のピークよりも浅い位置に設定してかつ濃
度のピーク値を高く設定したことにより、ポテンシャル
障壁が高くなる。このため、α線等の高エネルギー粒子
が入射しても、第１のＰウェル領域２２には第２のＰウ
ェル領域３２よりも電荷が収集され難くなる。しかもそ
の際に静電強度やラッチアップ耐性の劣化はない。
Ｐウェル領域２２における導電型不純物の濃度のピーク
を、当該第１のＰウェル領域２２以外の同導電型のウェ
ル領域、例えば第２のＰウェル領域３２における導電型
不純物の濃度のピークよりも浅い位置に設定してかつ濃
度のピーク値を高く設定したことにより、ポテンシャル
障壁が高くなる。このため、α線等の高エネルギー粒子
が入射しても、第１のＰウェル領域２２には第２のＰウ
ェル領域３２よりも電荷が収集され難くなる。しかもそ
の際に静電強度やラッチアップ耐性の劣化はない。
【００３０】上記半導体記憶装置２の製造方法は、図３
で説明したとほぼ同様である。その際、イオン注入時の
打ち込みエネルギーを調節して、第１，第２のＰウェル
領域２２，３２の濃度のピーク位置を設定する。
で説明したとほぼ同様である。その際、イオン注入時の
打ち込みエネルギーを調節して、第１，第２のＰウェル
領域２２，３２の濃度のピーク位置を設定する。
【００３１】上記図１乃至図４によって説明したよう
に、本発明の半導体記憶装置は、第２ 導電型のウェル領
域をこれ以外の同導電型のウェル領域よりも浅く形成し
たこと（第１の発明）、および第２導電型のウェル領域
における導電型不純物の濃度のピーク位置を、これ以外
の同導電型のウェル領域における導電型不純物の濃度の
ピーク位置よりも浅い位置に設定し、かつ第２導電型の
ウェル領域における導電型不純物の濃度のピーク値を他
の同導電型のウェル領域における導電型不純物の濃度の
ピーク値よりも高い値に設定したこと（第２の発明）の
両方を満足するものからなる。なお、上記各実施例にお
ける説明で用いた数値は一例であって、その値に限定さ
れない。
に、本発明の半導体記憶装置は、第２ 導電型のウェル領
域をこれ以外の同導電型のウェル領域よりも浅く形成し
たこと（第１の発明）、および第２導電型のウェル領域
における導電型不純物の濃度のピーク位置を、これ以外
の同導電型のウェル領域における導電型不純物の濃度の
ピーク位置よりも浅い位置に設定し、かつ第２導電型の
ウェル領域における導電型不純物の濃度のピーク値を他
の同導電型のウェル領域における導電型不純物の濃度の
ピーク値よりも高い値に設定したこと（第２の発明）の
両方を満足するものからなる。なお、上記各実施例にお
ける説明で用いた数値は一例であって、その値に限定さ
れない。
【００３２】
【発明の効果】以上、説明したように本発明によれば、
第２導電型のウェル領域を、当該第２導電型のウェル領
域以外の同導電型のウェル領域よりも浅く形成したの
で、α線が入射した際の発生電荷量が低減できる。この
ため、ソフトエラーが発生を抑えることが可能になるの
で、半導体記憶装置の信頼性の向上が図れる。
第２導電型のウェル領域を、当該第２導電型のウェル領
域以外の同導電型のウェル領域よりも浅く形成したの
で、α線が入射した際の発生電荷量が低減できる。この
ため、ソフトエラーが発生を抑えることが可能になるの
で、半導体記憶装置の信頼性の向上が図れる。
【００３３】また第２導電型のウェル領域における導電
型不純物の濃度のピークを、当該第２導電型のウェル領
域以外の同導電型のウェル領域における導電型不純物の
濃度のピークよりも浅い位置に設定してかつ第２導電型
のウェル領域における導電型不純物の濃度のピーク値を
他の同導電型のウェル領域における導電型不純物の濃度
のピーク値よりも高く設定したので、ポテンシャル障壁
が高くなる。したがって、α線が入射しても電荷が収集
され難くなる。このため、上記同様に、ソフトエラーの
発生を抑えることが可能になるので、半導体記憶装置の
信頼性の向上が図れる。
型不純物の濃度のピークを、当該第２導電型のウェル領
域以外の同導電型のウェル領域における導電型不純物の
濃度のピークよりも浅い位置に設定してかつ第２導電型
のウェル領域における導電型不純物の濃度のピーク値を
他の同導電型のウェル領域における導電型不純物の濃度
のピーク値よりも高く設定したので、ポテンシャル障壁
が高くなる。したがって、α線が入射しても電荷が収集
され難くなる。このため、上記同様に、ソフトエラーの
発生を抑えることが可能になるので、半導体記憶装置の
信頼性の向上が図れる。
【図１】第１の発明を示す概略断面図である。
【図２】第１の発明における不純物濃度の分布図であ
る。
る。
【図３】第１の発明における製造工程図である。
【図４】第２の発明を示す概略断面図である。
【図５】第２の発明における不純物濃度の分布図であ
る。
る。
【図６】従来例の概略断面図である。
１…半導体記憶装置、２…半導体記憶装置、１１…Ｎ型
半導体基板、２２…第１のＰウェル領域、３２…第２の
Ｐウェル
半導体基板、２２…第１のＰウェル領域、３２…第２の
Ｐウェル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/11 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8244 H01L 21/8238 H01L 21/8242 H01L 27/092 H01L 27/108 H01L 27/11
Claims (1)
- 【請求項１】 第１導電型の半導体基板の上層に設けた
第２導電型のウェル領域にメモリ素子を形成してなる半
導体記憶装置において、 前記第２導電型のウェル領域を、当該第２導電型のウェ
ル領域以外の同導電型のウェル領域よりも浅く形成し、 前記第２導電型のウェル領域における導電型不純物の濃
度のピーク位置を、当該第２導電型のウェル領域以外の
同導電型のウェル領域における導電型不純物の濃度のピ
ーク位置よりも浅い位置に設定し、かつ前記第２導電型
のウェル領域における導電型不純物の濃度のピーク値を
他の同導電型のウェル領域における導電型不純物の濃度
のピーク値よりも高い値に設定し たことを特徴とする半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12075893A JP3243885B2 (ja) | 1993-04-23 | 1993-04-23 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12075893A JP3243885B2 (ja) | 1993-04-23 | 1993-04-23 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06310683A JPH06310683A (ja) | 1994-11-04 |
| JP3243885B2 true JP3243885B2 (ja) | 2002-01-07 |
Family
ID=14794269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12075893A Expired - Fee Related JP3243885B2 (ja) | 1993-04-23 | 1993-04-23 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3243885B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005166723A (ja) | 2003-11-28 | 2005-06-23 | Toshiba Corp | ＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置 |
| JP4748224B2 (ja) * | 2009-01-23 | 2011-08-17 | ソニー株式会社 | 半導体集積回路 |
-
1993
- 1993-04-23 JP JP12075893A patent/JP3243885B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06310683A (ja) | 1994-11-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0145606A2 (en) | Semiconductor memory device | |
| JPH05129429A (ja) | 半導体装置およびその製造方法 | |
| US5428239A (en) | Semiconductor device having retrograde well and diffusion-type well | |
| US5616948A (en) | Semiconductor device having electrically coupled transistors with a differential current gain | |
| US6647542B2 (en) | Efficient fabrication process for dual well type structures | |
| US5898006A (en) | Method of manufacturing a semiconductor device having various types of MOSFETS | |
| US5950079A (en) | Semiconductor processing methods of forming complementary metal oxide semiconductor memory and other circuitry | |
| KR930009127B1 (ko) | 스택형캐패시터를구비하는반도체메모리장치 | |
| EP0804805B1 (en) | Method of forming transistors in a peripheral circuit | |
| JP3243885B2 (ja) | 半導体記憶装置 | |
| US6037203A (en) | Method of fabricating a semiconductor device having triple well structure | |
| JP3079369B2 (ja) | 半導体素子の製造方法 | |
| JP2574629B2 (ja) | ワード線分岐の金属コンタクト製造方法 | |
| US4702796A (en) | Method for fabricting a semiconductor device | |
| JP3404123B2 (ja) | 半導体集積回路装置 | |
| JPH0492466A (ja) | 半導体装置およびその製造方法 | |
| US6627490B2 (en) | Semiconductor device and method for fabricating the same | |
| EP0650190B1 (en) | Single event upset hardening of commercial VLSI technology without circuit redesign | |
| JP2933818B2 (ja) | 半導体装置及びその製造方法 | |
| JP3198512B2 (ja) | メモリ集積回路の製造方法 | |
| JP2523645B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPH0536909A (ja) | 半導体集積回路 | |
| JPS63237462A (ja) | スタテイツク型半導体記憶装置およびその製造方法 | |
| JP2735285B2 (ja) | 半導体装置 | |
| JP4344908B2 (ja) | 半導体記憶装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |