JPH0492466A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH0492466A
JPH0492466A JP2210017A JP21001790A JPH0492466A JP H0492466 A JPH0492466 A JP H0492466A JP 2210017 A JP2210017 A JP 2210017A JP 21001790 A JP21001790 A JP 21001790A JP H0492466 A JPH0492466 A JP H0492466A
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JP
Japan
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impurity region
main surface
oxide film
silicon oxide
semiconductor device
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JP2210017A
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Yoshikazu Ono
大野 吉和
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] この発明は、CMO5を備える半導体装置の製造方法に
関するものであり、特に、ウェルの形成方法およびその
ウェルを備えた半導体装置に関するものである。
[従来の技術] ツインウェルCMOSのnウェルとpウェルの従来の形
成方法を、第6A図〜第6D図を用いて説明する。
第6A図に示すように、シリコン基板1の主表面全面に
、熱酸化によってシリコン酸化膜3を形成する。シリコ
ン酸化膜3の上に、CVD法によってシリコン窒化H5
を形成する。シリコン窒化膜5の上にレジスト膜7を形
成する。レジスト膜7を選択的に除去する。残ったレジ
スト膜7をマスクとして、シリコン窒化膜5をエツチン
グする。
残ったレジスト膜7およびシリコン窒化膜5をマスクに
して、Pをシリコン基板1中にイオン注入し、nウェル
9を形成する。レジスト膜7を除去する。
第6B図に示すように、LOCO8法によって、nウェ
ル9上に厚いシリコン酸化膜11を形成する。シリコン
基板1上に残っているシリコン酸化膜3、シリコン窒化
膜5を除去する。
第6C図に示すように、シリコン酸化膜11をマスクに
して、Bをシリコン基板1中にイオン注入し、pウェル
13を形成する。
第6D図に示すように、シリコン酸化膜11を除去する
。以上により、nウェルとpウェルの形成工程が終了す
る。
[発明が解決しようとする課題] LOCO5法においてはシリコン酸化膜形成に、シリコ
ン基板表面のSiが使われる。このため、シリコン酸化
膜を除去するとシリコン基板主表面に第6D図に示すよ
うに、段差ができる。この段差が、ショートの原因とな
ることがあった。このことを第7図、第8図を用いて説
明する。
第7図に示すように、シリコン酸化膜15上に、アルミ
ニウム配線17 a % 17 b −1,7cが間隔
を空けて平行に延びている。第8図は、第7図を矢印A
方向から切断した状態の断面図である。シリコン基板2
1の段差部上には、残渣アルミニウム19がある。アル
ミニウム配4117 aとアルミニウム17bとは、残
渣アルミニウム19によって電気的に接続されている。
アルミニウム配線17bとアルミニウム配線17cとは
、残渣アルミニウム19によって電気的に接続されてい
る。残渣アルミニウム1つは、アルミニウム17a、1
7b、17cを形成する際に、エツチング除去されなか
ったアルミニウムである。段差部では平坦部に比べ、ア
ルミニウムの膜厚が厚くなるので、アルミニウムが残る
ものと思われる。
第7図に示すように、残渣アルミニウム19によって、
アルミニウム配線17a、17b、17c同士が電気的
に接続されると、アルミニウム配線17a、17b、1
7cに電流を流すと、ショートを起こす。
エツチング時間を長くすると、残渣アルミニウム19を
除去することができる。しかし、エツチング時間を長く
すると、第7図に示すアルミニウム配線1.7a、17
b、17cの幅が短くなり、断線する可能性がある。
この発明は、このような従来の問題点を解決するために
なされたものである。この発明の目的は、一方の不純物
領域と他方の不純物領域との境界上にある半導体基板主
表面に段差が生じない半導体装置の製造方法を提供する
ことである。
この発明の他の目的は、一方の不純物領域と他方の不純
物領域との境界上にある半導体基板主表面に段差がない
半導体装置を提供することである。
[課題を解決するための手段] この発明に従った半導体装置の製造方法は、次の(1)
から(4)の工程を備える。
(1) 主表面を有する半導体基板の主表面全面に、第
1不純物領域を形成する際にマスクとなるマスク部材を
形成する。
(2) マスク部材を選択的に除去する。
(3) マスク部材をマスクとして、半導体基板中であ
って、かつ、主表面と接するように、第1不純物領域を
形成する。
(4) マスク部材が形成された半導体基板に、イオン
を注入する。
イオンは■、■の状態となるようなエネルギで注入され
る。
■ マスク部材が位置しているところに注入されたイオ
ンは、マスク部材を通過し、半導体基板中であって、か
つ、主表面と接するように第2不鈍物領域を形成する。
■ 第1不純物領域が位置しているところに注入された
イオンは、第1不純物領域の下の領域が高い濃度となる
この発明に従った半導体装置は、主表面を有する半導体
基板と、半導体基板中であって、かつ、主表面と接する
ように、自己整合的に隣り合わせて形成された第1およ
び第2不純物領域とを備えている。
第1不純物領域と接する主表面と第2不純物領域と接す
る主表面とは、平坦につながっている。
この発明に従った半導体装置は、さらに、半導体基板中
であって、かつ、第1不純物領域の下に形成された第2
不純物領域と同じ導電型の埋込領域を備えている。
[作用] この発明に従った半導体装置の製造方法においては、半
導体基板の主表面全面にマスク部材を形成し、そのマス
ク部材を選択的に除去する。残ったマスク部材をマスク
として、第1不純物領域を形成する。そして、マスク部
材を通過するエネルギで半導体基板中にイオンを注入し
、第2不純物領域を形成する。この発明に従った半導体
装置の製造方法においては、第1および第2不純物領域
を形成する際に、半導体基板の一部を用いてマスク部材
を形成する工程はない。このため、第1不純物領域と第
2不純物領域との間にある半導体基板の主表面には、段
差が生じない。なお、半導体基板には、エピタキシャル
成長層も含まれる。
第2不純物領域を形成するのに用いるイオンは、マスク
部材を通過するエネルギで注入される。このため、第1
不純物領域の下には、高濃度の埋込領域が形成される。
a線の入射により半導体基板内に電荷が発生しても、こ
の埋込層が電荷の障壁になり、第1不純物領域に形成さ
れた素子の誤動作を防ぐ。
[実施例] この発明に従った半導体装置の製造方法の一実施例を、
第1A図〜第1D図を用いて説明する。
第1A図に示すように、シリコン基板31の主表面全面
に、CVD法によってシリコン酸化膜33を形成した。
シリコン酸化膜33の上に、レジスト膜35を形成した
。レジスト膜35に、所定のバターニングを施した。レ
ジスト膜35をマスクにして、シリコン酸化膜33を選
択的にエツチング除去した。レジスト膜35を除去した
第1B図に示すように、シリコン酸化膜33をマスクに
して、シリコン基板31中にBをイオン注入し、nウェ
ル37を形成した。注入エネルギは、30〜120Ke
Vの範囲の値にした。なお、Pの場合は、60〜200
KeVの範囲の値にする。
第1C図に示すように、シリコン酸化膜33を突き抜は
シリコン基板31に到達するエネルギでPを、シリコン
31中に注入した。これにより、シリコン酸化膜33下
のシリコン基板31中には、nウェル39が形成され、
nウェル37下のシリコン基板31中には、埋込層41
が形成された。
エネルギは、300〜500KeVの範囲の値にした。
なお、Bの場合は、150〜300Kevの範囲の値に
する。
第1D図に示すように、シリコン酸化膜33を除去した
。以上により、この発明に従った半導体装置の製造方法
の第1実施例が終了した。
第1D図に示すように、この実施例によって形成された
埋込層41は、nウェル39と電気的に接続している。
このため、埋込層41の電位とnウェル39の電位とは
同じになる。
この実施例においては第1B図に示すように、シリコン
酸化膜33をマスクにしている。しかしながら、この発
明においてはこれに限定されるわけではなく、低い注入
エネルギのときは、イオンがシリコン基板31内に注入
するのを妨げ、高い注入エネルギのときは、シリコン基
板31内に到達するものであればよい。
第1B図、第1C図に示すように、この実施例において
はシリコン基板31中にイオンを注入している。しかし
ながら、この発明においてはこれに限定されるわけでは
なく、エピタキシャル層にイオンを注入してもよい。
第1B図に示すように、この実施例においてはnウェル
37をイオン注入法によって形成している。しかしなが
ら、この発明においてはこれに限定されるわけではなく
、熱拡散によって形成してもよい。
第1A図に示すように、この実施例においてはシリコン
酸化膜33をCVD法で形成している。
しかしながら、この発明においてはこれに限定されるわ
けではなく、シリコン酸化膜を熱酸化によって形成して
もよい。
第1D図に示すように、この実施例においては異なる導
電型のウェルを形成している。しかしながら、この発明
においてはこれに限定されるわけではなく、同じ導電型
のウェルであってもよい。
第2図は、この発明に従った半導体装置の製造方法の第
2実施例を用いて製造した半導体装置の断面図である。
第1D図に示すこの発明に従った半導体装置の製造方法
の第1実施例を用いて製造した半導体装置との違いは、
2つある。1つは、シリコン基板31がn型である。他
の1つは、nウェル39を先に形成し、それから、nウ
ェル37、埋込層41を形成している。
第3図は、この発明に従った半導体装置の製造方法の第
3実施例を用いて製造した半導体装置の断面図である。
第1D図に示すこの発明に従った半導体装置の製造方法
の第1実施例を用いて製造した半導体装置との違いは、
nウェル3つを形成し、それから、nウェル37、埋込
層41を形成していることである。
第4図は、この発明に従った半導体装置の製造方法の第
4実施例を用いて製造した半導体装置の断面図である。
第1D図に示すこの発明に従った半導体装置の第1実施
例を用いて製造した半導体装置との違いは、シリコン基
板31がn型という点である。
この発明に従った半導体装置の製造方法の第5実施例を
、第5A図〜第5D図を用いて説明する。
第5A図に示すように、シリコン基板31の主表面全面
に、シリコン酸化膜33を形成した。シリコン酸化膜3
3の厚みは、第1A図に示すシリコン酸化膜33の厚み
より厚くした。シリコン酸化膜33の上に、レジスト膜
35を形成した。レジスト膜35に所定のバターニング
を施した。レジスト膜35をマスクにして、シリコン酸
化膜33を選択的にエツチング除去した。レジスト膜3
5を除去した。
第5B図に示すように、シリコン酸化膜33をマスクに
して、シリコン基板31中にBをイオン注入し、nウェ
ル37を形成した。
第5C図に示すように、イオンがシリコン酸化M33を
通過するエネルギで、Pをイオン注入した。これにより
、シリコン酸化膜33下にあるシリコン基板31中にn
ウェル39が形成された。
また、nウェル37下にあるシリコン基板31中に埋込
層41が形成された。シリコン酸化膜33の厚みは第1
C図に示すシリコン酸化膜33の厚みより厚くしている
ので、注入エネルギは第1C図に示す場合より大きくし
た。このため、埋込層41は、nウェル37およびnウ
ェル39から離れた位置に形成された。
第5D図に示すように、シリコン酸化膜33を除去した
。以上により、この発明に従った半導体装置の製造方法
の第5実施例が終了した。
埋込層41は、nウェル39と離れているが、電荷の障
壁になることには変わりはない。
[効果コ この発明に従った半導体装置の製造方法においては、第
1不純物領域と第2不純物領域との間にある半導体基板
の主表面に段差が生じることなく第1不純物領域と第2
不純物領域とを形成できる。
このため、段差が原因で半導体装置が不良品となるとい
うことはなくなる。
また、第1不純物領域の下に高濃度の埋込領域が形成さ
れるので、α線の入射により半導体基板内に電荷が発生
しても、この埋込層が電荷の障壁になり、第1不純物領
域内の素子の誤動作を防ぐ。
【図面の簡単な説明】
第1A図〜第1D図は、この発明に従った半導体装置の
製造方法の第1実施例の工程を順に示す断面図である。 第2図は、この発明に従った半導体装置の製造方法の第
2実施例を用いて製造した半導体装置の断面図である。 第3図は、この発明に従った半導体装置の製造方法の第
3実施例を用いて製造した半導体装置の断面図である。 第4図は、この発明に従った半導体装置の製造方法の第
4実施例を用いて製造した半導体装置の断面図である。 第5A図〜第5D図は、この発明に従った半導体装置の
製造方法の第5実施例の工程を順に示す断面図である。 第6A図〜第6D図は、従来の半導体装置の製造方法の
工程を順に示す断面図である。 第7図は、アルミニウム配線同士が残渣アルミニウムに
よって電気的に接続されている状態を示す平面図である
。 第8図は、第7図を矢印入方向から切断した状態の断面
図である。 図において、3]はシリコン基板、33はシリコン酸化
膜、37はpウェル、39はnウェル、41は埋込層を
示す。 豹2図 −9つ〕基−λに 33 シリフレ酸イし獲 3711)つLノし 39’nウェル 41  浬罎眉

Claims (2)

    【特許請求の範囲】
  1. (1)主表面を有する半導体基板の前記主表面全面に、
    第1不純物領域を形成する際にマスクとなるマスク部材
    を形成する工程と、 前記マスク部材を選択的に除去する工程と、前記マスク
    部材をマスクとして、前記半導体基板中であって、かつ
    、前記主表面と接するように、前記第1不純物領域を形
    成する工程と、 前記マスク部材が形成された前記半導体基板に、イオン
    を注入する工程と、を備え、 前記マスク部材が位置しているところに注入された前記
    イオンは、前記マスク部材を通過し、前記半導体基板中
    であって、かつ、前記主表面と接するように、第2不純
    物領域を形成し、 前記第1不純物領域が位置しているところに注入された
    前記イオンは、前記第1不純物領域の下の領域が高い濃
    度となるようなエネルギで、前記イオンが注入される、
    半導体装置の製造方法。
  2. (2)主表面を有する半導体基板と、 前記半導体基板中であって、かつ、前記主表面と接する
    ように、自己整合的に隣り合わせて形成された第1およ
    び第2不純物領域と、を備え、前記第1不純物領域と接
    する前記主表面と前記第2不純物領域と接する前記主表
    面とは、平坦にっながっており、 さらに、 前記半導体基板中であって、かつ、前記第1不純物領域
    の下に形成された、前記第2不純物領域と同じ導電型の
    埋込領域を備えた、半導体装置。
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