JPH0492466A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0492466A JPH0492466A JP2210017A JP21001790A JPH0492466A JP H0492466 A JPH0492466 A JP H0492466A JP 2210017 A JP2210017 A JP 2210017A JP 21001790 A JP21001790 A JP 21001790A JP H0492466 A JPH0492466 A JP H0492466A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、ＣＭＯ５を備える半導体装置の製造方法に
関するものであり、特に、ウェルの形成方法およびその
ウェルを備えた半導体装置に関するものである。
関するものであり、特に、ウェルの形成方法およびその
ウェルを備えた半導体装置に関するものである。
［従来の技術］
ツインウェルＣＭＯＳのｎウェルとｐウェルの従来の形
成方法を、第６Ａ図〜第６Ｄ図を用いて説明する。
成方法を、第６Ａ図〜第６Ｄ図を用いて説明する。
第６Ａ図に示すように、シリコン基板１の主表面全面に
、熱酸化によってシリコン酸化膜３を形成する。シリコ
ン酸化膜３の上に、ＣＶＤ法によってシリコン窒化Ｈ５
を形成する。シリコン窒化膜５の上にレジスト膜７を形
成する。レジスト膜７を選択的に除去する。残ったレジ
スト膜７をマスクとして、シリコン窒化膜５をエツチン
グする。
、熱酸化によってシリコン酸化膜３を形成する。シリコ
ン酸化膜３の上に、ＣＶＤ法によってシリコン窒化Ｈ５
を形成する。シリコン窒化膜５の上にレジスト膜７を形
成する。レジスト膜７を選択的に除去する。残ったレジ
スト膜７をマスクとして、シリコン窒化膜５をエツチン
グする。
残ったレジスト膜７およびシリコン窒化膜５をマスクに
して、Ｐをシリコン基板１中にイオン注入し、ｎウェル
９を形成する。レジスト膜７を除去する。
して、Ｐをシリコン基板１中にイオン注入し、ｎウェル
９を形成する。レジスト膜７を除去する。
第６Ｂ図に示すように、ＬＯＣＯ８法によって、ｎウェ
ル９上に厚いシリコン酸化膜１１を形成する。シリコン
基板１上に残っているシリコン酸化膜３、シリコン窒化
膜５を除去する。
ル９上に厚いシリコン酸化膜１１を形成する。シリコン
基板１上に残っているシリコン酸化膜３、シリコン窒化
膜５を除去する。
第６Ｃ図に示すように、シリコン酸化膜１１をマスクに
して、Ｂをシリコン基板１中にイオン注入し、ｐウェル
１３を形成する。
して、Ｂをシリコン基板１中にイオン注入し、ｐウェル
１３を形成する。
第６Ｄ図に示すように、シリコン酸化膜１１を除去する
。以上により、ｎウェルとｐウェルの形成工程が終了す
る。
。以上により、ｎウェルとｐウェルの形成工程が終了す
る。
［発明が解決しようとする課題］
ＬＯＣＯ５法においてはシリコン酸化膜形成に、シリコ
ン基板表面のＳｉが使われる。このため、シリコン酸化
膜を除去するとシリコン基板主表面に第６Ｄ図に示すよ
うに、段差ができる。この段差が、ショートの原因とな
ることがあった。このことを第７図、第８図を用いて説
明する。
ン基板表面のＳｉが使われる。このため、シリコン酸化
膜を除去するとシリコン基板主表面に第６Ｄ図に示すよ
うに、段差ができる。この段差が、ショートの原因とな
ることがあった。このことを第７図、第８図を用いて説
明する。
第７図に示すように、シリコン酸化膜１５上に、アルミ
ニウム配線１７ ａ ％ １７ ｂ −１，７ｃが間隔
を空けて平行に延びている。第８図は、第７図を矢印Ａ
方向から切断した状態の断面図である。シリコン基板２
１の段差部上には、残渣アルミニウム１９がある。アル
ミニウム配４１１７ ａとアルミニウム１７ｂとは、残
渣アルミニウム１９によって電気的に接続されている。
ニウム配線１７ ａ ％ １７ ｂ −１，７ｃが間隔
を空けて平行に延びている。第８図は、第７図を矢印Ａ
方向から切断した状態の断面図である。シリコン基板２
１の段差部上には、残渣アルミニウム１９がある。アル
ミニウム配４１１７ ａとアルミニウム１７ｂとは、残
渣アルミニウム１９によって電気的に接続されている。
アルミニウム配線１７ｂとアルミニウム配線１７ｃとは
、残渣アルミニウム１９によって電気的に接続されてい
る。残渣アルミニウム１つは、アルミニウム１７ａ、１
７ｂ、１７ｃを形成する際に、エツチング除去されなか
ったアルミニウムである。段差部では平坦部に比べ、ア
ルミニウムの膜厚が厚くなるので、アルミニウムが残る
ものと思われる。
、残渣アルミニウム１９によって電気的に接続されてい
る。残渣アルミニウム１つは、アルミニウム１７ａ、１
７ｂ、１７ｃを形成する際に、エツチング除去されなか
ったアルミニウムである。段差部では平坦部に比べ、ア
ルミニウムの膜厚が厚くなるので、アルミニウムが残る
ものと思われる。
第７図に示すように、残渣アルミニウム１９によって、
アルミニウム配線１７ａ、１７ｂ、１７ｃ同士が電気的
に接続されると、アルミニウム配線１７ａ、１７ｂ、１
７ｃに電流を流すと、ショートを起こす。
アルミニウム配線１７ａ、１７ｂ、１７ｃ同士が電気的
に接続されると、アルミニウム配線１７ａ、１７ｂ、１
７ｃに電流を流すと、ショートを起こす。
エツチング時間を長くすると、残渣アルミニウム１９を
除去することができる。しかし、エツチング時間を長く
すると、第７図に示すアルミニウム配線１．７ａ、１７
ｂ、１７ｃの幅が短くなり、断線する可能性がある。
除去することができる。しかし、エツチング時間を長く
すると、第７図に示すアルミニウム配線１．７ａ、１７
ｂ、１７ｃの幅が短くなり、断線する可能性がある。
この発明は、このような従来の問題点を解決するために
なされたものである。この発明の目的は、一方の不純物
領域と他方の不純物領域との境界上にある半導体基板主
表面に段差が生じない半導体装置の製造方法を提供する
ことである。
なされたものである。この発明の目的は、一方の不純物
領域と他方の不純物領域との境界上にある半導体基板主
表面に段差が生じない半導体装置の製造方法を提供する
ことである。
この発明の他の目的は、一方の不純物領域と他方の不純
物領域との境界上にある半導体基板主表面に段差がない
半導体装置を提供することである。
物領域との境界上にある半導体基板主表面に段差がない
半導体装置を提供することである。
［課題を解決するための手段］
この発明に従った半導体装置の製造方法は、次の（１）
から（４）の工程を備える。
から（４）の工程を備える。
（１） 主表面を有する半導体基板の主表面全面に、第
１不純物領域を形成する際にマスクとなるマスク部材を
形成する。
１不純物領域を形成する際にマスクとなるマスク部材を
形成する。
（２） マスク部材を選択的に除去する。
（３） マスク部材をマスクとして、半導体基板中であ
って、かつ、主表面と接するように、第１不純物領域を
形成する。
って、かつ、主表面と接するように、第１不純物領域を
形成する。
（４） マスク部材が形成された半導体基板に、イオン
を注入する。
を注入する。
イオンは■、■の状態となるようなエネルギで注入され
る。
る。
■ マスク部材が位置しているところに注入されたイオ
ンは、マスク部材を通過し、半導体基板中であって、か
つ、主表面と接するように第２不鈍物領域を形成する。
ンは、マスク部材を通過し、半導体基板中であって、か
つ、主表面と接するように第２不鈍物領域を形成する。
■ 第１不純物領域が位置しているところに注入された
イオンは、第１不純物領域の下の領域が高い濃度となる
。
イオンは、第１不純物領域の下の領域が高い濃度となる
。
この発明に従った半導体装置は、主表面を有する半導体
基板と、半導体基板中であって、かつ、主表面と接する
ように、自己整合的に隣り合わせて形成された第１およ
び第２不純物領域とを備えている。
基板と、半導体基板中であって、かつ、主表面と接する
ように、自己整合的に隣り合わせて形成された第１およ
び第２不純物領域とを備えている。
第１不純物領域と接する主表面と第２不純物領域と接す
る主表面とは、平坦につながっている。
る主表面とは、平坦につながっている。
この発明に従った半導体装置は、さらに、半導体基板中
であって、かつ、第１不純物領域の下に形成された第２
不純物領域と同じ導電型の埋込領域を備えている。
であって、かつ、第１不純物領域の下に形成された第２
不純物領域と同じ導電型の埋込領域を備えている。
［作用］
この発明に従った半導体装置の製造方法においては、半
導体基板の主表面全面にマスク部材を形成し、そのマス
ク部材を選択的に除去する。残ったマスク部材をマスク
として、第１不純物領域を形成する。そして、マスク部
材を通過するエネルギで半導体基板中にイオンを注入し
、第２不純物領域を形成する。この発明に従った半導体
装置の製造方法においては、第１および第２不純物領域
を形成する際に、半導体基板の一部を用いてマスク部材
を形成する工程はない。このため、第１不純物領域と第
２不純物領域との間にある半導体基板の主表面には、段
差が生じない。なお、半導体基板には、エピタキシャル
成長層も含まれる。
導体基板の主表面全面にマスク部材を形成し、そのマス
ク部材を選択的に除去する。残ったマスク部材をマスク
として、第１不純物領域を形成する。そして、マスク部
材を通過するエネルギで半導体基板中にイオンを注入し
、第２不純物領域を形成する。この発明に従った半導体
装置の製造方法においては、第１および第２不純物領域
を形成する際に、半導体基板の一部を用いてマスク部材
を形成する工程はない。このため、第１不純物領域と第
２不純物領域との間にある半導体基板の主表面には、段
差が生じない。なお、半導体基板には、エピタキシャル
成長層も含まれる。
第２不純物領域を形成するのに用いるイオンは、マスク
部材を通過するエネルギで注入される。このため、第１
不純物領域の下には、高濃度の埋込領域が形成される。
部材を通過するエネルギで注入される。このため、第１
不純物領域の下には、高濃度の埋込領域が形成される。
ａ線の入射により半導体基板内に電荷が発生しても、こ
の埋込層が電荷の障壁になり、第１不純物領域に形成さ
れた素子の誤動作を防ぐ。
の埋込層が電荷の障壁になり、第１不純物領域に形成さ
れた素子の誤動作を防ぐ。
［実施例］
この発明に従った半導体装置の製造方法の一実施例を、
第１Ａ図〜第１Ｄ図を用いて説明する。
第１Ａ図〜第１Ｄ図を用いて説明する。
第１Ａ図に示すように、シリコン基板３１の主表面全面
に、ＣＶＤ法によってシリコン酸化膜３３を形成した。
に、ＣＶＤ法によってシリコン酸化膜３３を形成した。
シリコン酸化膜３３の上に、レジスト膜３５を形成した
。レジスト膜３５に、所定のバターニングを施した。レ
ジスト膜３５をマスクにして、シリコン酸化膜３３を選
択的にエツチング除去した。レジスト膜３５を除去した
。
。レジスト膜３５に、所定のバターニングを施した。レ
ジスト膜３５をマスクにして、シリコン酸化膜３３を選
択的にエツチング除去した。レジスト膜３５を除去した
。
第１Ｂ図に示すように、シリコン酸化膜３３をマスクに
して、シリコン基板３１中にＢをイオン注入し、ｎウェ
ル３７を形成した。注入エネルギは、３０〜１２０Ｋｅ
Ｖの範囲の値にした。なお、Ｐの場合は、６０〜２００
ＫｅＶの範囲の値にする。
して、シリコン基板３１中にＢをイオン注入し、ｎウェ
ル３７を形成した。注入エネルギは、３０〜１２０Ｋｅ
Ｖの範囲の値にした。なお、Ｐの場合は、６０〜２００
ＫｅＶの範囲の値にする。
第１Ｃ図に示すように、シリコン酸化膜３３を突き抜は
シリコン基板３１に到達するエネルギでＰを、シリコン
３１中に注入した。これにより、シリコン酸化膜３３下
のシリコン基板３１中には、ｎウェル３９が形成され、
ｎウェル３７下のシリコン基板３１中には、埋込層４１
が形成された。
シリコン基板３１に到達するエネルギでＰを、シリコン
３１中に注入した。これにより、シリコン酸化膜３３下
のシリコン基板３１中には、ｎウェル３９が形成され、
ｎウェル３７下のシリコン基板３１中には、埋込層４１
が形成された。
エネルギは、３００〜５００ＫｅＶの範囲の値にした。
なお、Ｂの場合は、１５０〜３００Ｋｅｖの範囲の値に
する。
する。
第１Ｄ図に示すように、シリコン酸化膜３３を除去した
。以上により、この発明に従った半導体装置の製造方法
の第１実施例が終了した。
。以上により、この発明に従った半導体装置の製造方法
の第１実施例が終了した。
第１Ｄ図に示すように、この実施例によって形成された
埋込層４１は、ｎウェル３９と電気的に接続している。
埋込層４１は、ｎウェル３９と電気的に接続している。
このため、埋込層４１の電位とｎウェル３９の電位とは
同じになる。
同じになる。
この実施例においては第１Ｂ図に示すように、シリコン
酸化膜３３をマスクにしている。しかしながら、この発
明においてはこれに限定されるわけではなく、低い注入
エネルギのときは、イオンがシリコン基板３１内に注入
するのを妨げ、高い注入エネルギのときは、シリコン基
板３１内に到達するものであればよい。
酸化膜３３をマスクにしている。しかしながら、この発
明においてはこれに限定されるわけではなく、低い注入
エネルギのときは、イオンがシリコン基板３１内に注入
するのを妨げ、高い注入エネルギのときは、シリコン基
板３１内に到達するものであればよい。
第１Ｂ図、第１Ｃ図に示すように、この実施例において
はシリコン基板３１中にイオンを注入している。しかし
ながら、この発明においてはこれに限定されるわけでは
なく、エピタキシャル層にイオンを注入してもよい。
はシリコン基板３１中にイオンを注入している。しかし
ながら、この発明においてはこれに限定されるわけでは
なく、エピタキシャル層にイオンを注入してもよい。
第１Ｂ図に示すように、この実施例においてはｎウェル
３７をイオン注入法によって形成している。しかしなが
ら、この発明においてはこれに限定されるわけではなく
、熱拡散によって形成してもよい。
３７をイオン注入法によって形成している。しかしなが
ら、この発明においてはこれに限定されるわけではなく
、熱拡散によって形成してもよい。
第１Ａ図に示すように、この実施例においてはシリコン
酸化膜３３をＣＶＤ法で形成している。
酸化膜３３をＣＶＤ法で形成している。
しかしながら、この発明においてはこれに限定されるわ
けではなく、シリコン酸化膜を熱酸化によって形成して
もよい。
けではなく、シリコン酸化膜を熱酸化によって形成して
もよい。
第１Ｄ図に示すように、この実施例においては異なる導
電型のウェルを形成している。しかしながら、この発明
においてはこれに限定されるわけではなく、同じ導電型
のウェルであってもよい。
電型のウェルを形成している。しかしながら、この発明
においてはこれに限定されるわけではなく、同じ導電型
のウェルであってもよい。
第２図は、この発明に従った半導体装置の製造方法の第
２実施例を用いて製造した半導体装置の断面図である。
２実施例を用いて製造した半導体装置の断面図である。
第１Ｄ図に示すこの発明に従った半導体装置の製造方法
の第１実施例を用いて製造した半導体装置との違いは、
２つある。１つは、シリコン基板３１がｎ型である。他
の１つは、ｎウェル３９を先に形成し、それから、ｎウ
ェル３７、埋込層４１を形成している。
の第１実施例を用いて製造した半導体装置との違いは、
２つある。１つは、シリコン基板３１がｎ型である。他
の１つは、ｎウェル３９を先に形成し、それから、ｎウ
ェル３７、埋込層４１を形成している。
第３図は、この発明に従った半導体装置の製造方法の第
３実施例を用いて製造した半導体装置の断面図である。
３実施例を用いて製造した半導体装置の断面図である。
第１Ｄ図に示すこの発明に従った半導体装置の製造方法
の第１実施例を用いて製造した半導体装置との違いは、
ｎウェル３つを形成し、それから、ｎウェル３７、埋込
層４１を形成していることである。
の第１実施例を用いて製造した半導体装置との違いは、
ｎウェル３つを形成し、それから、ｎウェル３７、埋込
層４１を形成していることである。
第４図は、この発明に従った半導体装置の製造方法の第
４実施例を用いて製造した半導体装置の断面図である。
４実施例を用いて製造した半導体装置の断面図である。
第１Ｄ図に示すこの発明に従った半導体装置の第１実施
例を用いて製造した半導体装置との違いは、シリコン基
板３１がｎ型という点である。
例を用いて製造した半導体装置との違いは、シリコン基
板３１がｎ型という点である。
この発明に従った半導体装置の製造方法の第５実施例を
、第５Ａ図〜第５Ｄ図を用いて説明する。
、第５Ａ図〜第５Ｄ図を用いて説明する。
第５Ａ図に示すように、シリコン基板３１の主表面全面
に、シリコン酸化膜３３を形成した。シリコン酸化膜３
３の厚みは、第１Ａ図に示すシリコン酸化膜３３の厚み
より厚くした。シリコン酸化膜３３の上に、レジスト膜
３５を形成した。レジスト膜３５に所定のバターニング
を施した。レジスト膜３５をマスクにして、シリコン酸
化膜３３を選択的にエツチング除去した。レジスト膜３
５を除去した。
に、シリコン酸化膜３３を形成した。シリコン酸化膜３
３の厚みは、第１Ａ図に示すシリコン酸化膜３３の厚み
より厚くした。シリコン酸化膜３３の上に、レジスト膜
３５を形成した。レジスト膜３５に所定のバターニング
を施した。レジスト膜３５をマスクにして、シリコン酸
化膜３３を選択的にエツチング除去した。レジスト膜３
５を除去した。
第５Ｂ図に示すように、シリコン酸化膜３３をマスクに
して、シリコン基板３１中にＢをイオン注入し、ｎウェ
ル３７を形成した。
して、シリコン基板３１中にＢをイオン注入し、ｎウェ
ル３７を形成した。
第５Ｃ図に示すように、イオンがシリコン酸化Ｍ３３を
通過するエネルギで、Ｐをイオン注入した。これにより
、シリコン酸化膜３３下にあるシリコン基板３１中にｎ
ウェル３９が形成された。
通過するエネルギで、Ｐをイオン注入した。これにより
、シリコン酸化膜３３下にあるシリコン基板３１中にｎ
ウェル３９が形成された。
また、ｎウェル３７下にあるシリコン基板３１中に埋込
層４１が形成された。シリコン酸化膜３３の厚みは第１
Ｃ図に示すシリコン酸化膜３３の厚みより厚くしている
ので、注入エネルギは第１Ｃ図に示す場合より大きくし
た。このため、埋込層４１は、ｎウェル３７およびｎウ
ェル３９から離れた位置に形成された。
層４１が形成された。シリコン酸化膜３３の厚みは第１
Ｃ図に示すシリコン酸化膜３３の厚みより厚くしている
ので、注入エネルギは第１Ｃ図に示す場合より大きくし
た。このため、埋込層４１は、ｎウェル３７およびｎウ
ェル３９から離れた位置に形成された。
第５Ｄ図に示すように、シリコン酸化膜３３を除去した
。以上により、この発明に従った半導体装置の製造方法
の第５実施例が終了した。
。以上により、この発明に従った半導体装置の製造方法
の第５実施例が終了した。
埋込層４１は、ｎウェル３９と離れているが、電荷の障
壁になることには変わりはない。
壁になることには変わりはない。
［効果コ
この発明に従った半導体装置の製造方法においては、第
１不純物領域と第２不純物領域との間にある半導体基板
の主表面に段差が生じることなく第１不純物領域と第２
不純物領域とを形成できる。
１不純物領域と第２不純物領域との間にある半導体基板
の主表面に段差が生じることなく第１不純物領域と第２
不純物領域とを形成できる。
このため、段差が原因で半導体装置が不良品となるとい
うことはなくなる。
うことはなくなる。
また、第１不純物領域の下に高濃度の埋込領域が形成さ
れるので、α線の入射により半導体基板内に電荷が発生
しても、この埋込層が電荷の障壁になり、第１不純物領
域内の素子の誤動作を防ぐ。
れるので、α線の入射により半導体基板内に電荷が発生
しても、この埋込層が電荷の障壁になり、第１不純物領
域内の素子の誤動作を防ぐ。
第１Ａ図〜第１Ｄ図は、この発明に従った半導体装置の
製造方法の第１実施例の工程を順に示す断面図である。 第２図は、この発明に従った半導体装置の製造方法の第
２実施例を用いて製造した半導体装置の断面図である。 第３図は、この発明に従った半導体装置の製造方法の第
３実施例を用いて製造した半導体装置の断面図である。 第４図は、この発明に従った半導体装置の製造方法の第
４実施例を用いて製造した半導体装置の断面図である。 第５Ａ図〜第５Ｄ図は、この発明に従った半導体装置の
製造方法の第５実施例の工程を順に示す断面図である。 第６Ａ図〜第６Ｄ図は、従来の半導体装置の製造方法の
工程を順に示す断面図である。 第７図は、アルミニウム配線同士が残渣アルミニウムに
よって電気的に接続されている状態を示す平面図である
。 第８図は、第７図を矢印入方向から切断した状態の断面
図である。 図において、３］はシリコン基板、３３はシリコン酸化
膜、３７はｐウェル、３９はｎウェル、４１は埋込層を
示す。 豹２図 −９つ〕基−λに ３３ シリフレ酸イし獲 ３７１１）つＬノし ３９’ｎウェル ４１ 浬罎眉
製造方法の第１実施例の工程を順に示す断面図である。 第２図は、この発明に従った半導体装置の製造方法の第
２実施例を用いて製造した半導体装置の断面図である。 第３図は、この発明に従った半導体装置の製造方法の第
３実施例を用いて製造した半導体装置の断面図である。 第４図は、この発明に従った半導体装置の製造方法の第
４実施例を用いて製造した半導体装置の断面図である。 第５Ａ図〜第５Ｄ図は、この発明に従った半導体装置の
製造方法の第５実施例の工程を順に示す断面図である。 第６Ａ図〜第６Ｄ図は、従来の半導体装置の製造方法の
工程を順に示す断面図である。 第７図は、アルミニウム配線同士が残渣アルミニウムに
よって電気的に接続されている状態を示す平面図である
。 第８図は、第７図を矢印入方向から切断した状態の断面
図である。 図において、３］はシリコン基板、３３はシリコン酸化
膜、３７はｐウェル、３９はｎウェル、４１は埋込層を
示す。 豹２図 −９つ〕基−λに ３３ シリフレ酸イし獲 ３７１１）つＬノし ３９’ｎウェル ４１ 浬罎眉
Claims (2)
- （１）主表面を有する半導体基板の前記主表面全面に、
第１不純物領域を形成する際にマスクとなるマスク部材
を形成する工程と、 前記マスク部材を選択的に除去する工程と、前記マスク
部材をマスクとして、前記半導体基板中であって、かつ
、前記主表面と接するように、前記第１不純物領域を形
成する工程と、 前記マスク部材が形成された前記半導体基板に、イオン
を注入する工程と、を備え、 前記マスク部材が位置しているところに注入された前記
イオンは、前記マスク部材を通過し、前記半導体基板中
であって、かつ、前記主表面と接するように、第２不純
物領域を形成し、 前記第１不純物領域が位置しているところに注入された
前記イオンは、前記第１不純物領域の下の領域が高い濃
度となるようなエネルギで、前記イオンが注入される、
半導体装置の製造方法。 - （２）主表面を有する半導体基板と、 前記半導体基板中であって、かつ、前記主表面と接する
ように、自己整合的に隣り合わせて形成された第１およ
び第２不純物領域と、を備え、前記第１不純物領域と接
する前記主表面と前記第２不純物領域と接する前記主表
面とは、平坦にっながっており、 さらに、 前記半導体基板中であって、かつ、前記第１不純物領域
の下に形成された、前記第２不純物領域と同じ導電型の
埋込領域を備えた、半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2210017A JPH0492466A (ja) | 1990-08-07 | 1990-08-07 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2210017A JPH0492466A (ja) | 1990-08-07 | 1990-08-07 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0492466A true JPH0492466A (ja) | 1992-03-25 |
Family
ID=16582446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2210017A Pending JPH0492466A (ja) | 1990-08-07 | 1990-08-07 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0492466A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1990
- 1990-08-07 JP JP2210017A patent/JPH0492466A/ja active Pending
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