JPH0945800A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 メモリアレイ領域のウエルの下部にこのウエ
ルと同じ導電型の埋込み層を介してこれらと異なる導電
型のアイソレーション層を設ける半導体集積回路装置の
製造方法において、メモリアレイ領域の端部の段差に起
因して生じるメモリセルのビット不良を防止する。 【構成】 メモリアレイ領域のウエルの下部にこのウエ
ルと同じ導電型の埋込み層を介してこれらと異なる導電
型のアイソレーション層（５）を設けるバイポーラ−Ｃ
ＭＯＳ ＬＳＩにおいて、アイソレーション層（５）を
形成する工程で基板表面に生じる段差と、アイソレーシ
ョン層（５）上に埋込み層を形成する工程で基板表面に
生じる段差とを相殺させて段差を低減する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置の
製造技術に関し、特に、相補型ＭＯＳＦＥＴ（ＣＭＯＳ
ＦＥＴ）とバイポーラトランジスタとで集積回路を構成
した半導体集積回路装置（バイポーラ−ＣＭＯＳ ＬＳ
Ｉ）に適用して有効な技術に関するものである。

【０００２】

【従来の技術】バイポーラトランジスタの高速性とＣＭ
ＯＳＦＥＴの高集積性、低消費電力性とを兼ね備えたバ
イポーラ−ＣＭＯＳ ＬＳＩは、近年、高速メモリＬＳ
Ｉなどへの適用が増大している。

【０００３】図１４は、バイポーラ−ＣＭＯＳ ＳＲＡ
Ｍの製造に用いる半導体基体の拡散層構造の一例を示す
断面図である。

【０００４】図示の半導体基体１００はｐ型の単結晶シ
リコンからなり、その主面には、ｐ型ウエル１０１，１
０３およびｎ型ウエル１０２，１０４が交互に設けられ
ている。ｐ型ウエル１０１はメモリアレイ領域に設けら
れており、その主面上には、例えばｎチャネル型ＭＩＳ
ＦＥＴと負荷抵抗素子とからなるＳＲＡＭのメモリセル
が形成される。ｐ型ウエル１０３およびｎ型ウエル１０
２，１０４は、上記メモリアレイ領域の周囲の周辺回路
領域に設けられている。ｐ型ウエル１０３の主面上には
ｎチャネル型ＭＩＳＦＥＴが、ｎ型ウエル１０２の主面
上にはｐチャネル型ＭＩＳＦＥＴが、ｎ型ウエル１０４
の主面上にはｎｐｎ型バイポーラトランジスタがそれぞ
れ形成される。

【０００５】上記メモリアレイ領域のｐ型ウエル１０１
の下部には、ｐ型埋込み層１０５が設けられている。ま
た、周辺回路領域のｐ型ウエル１０３およびｎ型ウエル
１０２，１０４のそれぞれの下部には、ｐ型埋込み層１
０７およびｎ型埋込み層１０６，１０８がそれぞれ設け
られている。ｎ型ウエル１０４およびその下部のｎ型埋
込み層１０８は、ｎｐｎ型バイポーラトランジスタのコ
レクタ領域を構成する。

【０００６】上記メモリアレイ領域のｐ型埋込み層１０
５の下部には、ｎ型アイソレーション層１０９が設けら
れている。また、メモリアレイ領域の端部、すなわちメ
モリアレイ領域と周辺回路領域との境界部には、ｐ型埋
込み層１０５に隣接してｎ型埋込み層１１０が、ｐ型ウ
エル１０１に隣接してｎ型ウエル１１１がそれぞれ設け
られており、さらに、ｎ型埋込み層１１０と周辺回路領
域のｎ型ウエル１０６との間にはｐ型埋込み層１１２
が、ｎ型ウエル１１１と周辺回路領域のｎ型ウエル１０
２との間にはｐ型ウエル１１３がそれぞれ設けられてい
る。そして、メモリアレイ領域の前記ｎ型アイソレーシ
ョン層１０９は、その端部がメモリアレイ領域に隣接す
る上記ｎ型埋込み層１１０の下部にまで延在している。

【０００７】このように、上記半導体基体１００は、メ
モリアレイ領域のｐ型ウエル１０１およびその下部のｐ
型埋込み層１０５の周囲を、半導体基体１００と異なる
導電型のｎ型アイソレーション層１０９、ｎ型埋込み層
１１０およびｎ型ウエル１１１で完全に囲み、これによ
って周辺回路で発生したキャリアが半導体基体１００を
通じてメモリアレイ領域のｐ型ウエル１０１内に侵入
し、メモリセルの誤動作（情報反転）を引き起こす不具
合を防止している。

【０００８】なお、上記のような半導体基体構造を有す
るバイポーラ−ＣＭＯＳ ＳＲＡＭについては、例えば
株式会社日立製作所発行の「半セ／研報 第３７４号
“超高速ＳＲＡＭ及び移動体無線用0.７μｍＨｉ−Ｂｉ
ＣＭＯＳプロセスの研究”」などに記載がある。

【０００９】

【発明が解決しようとする課題】本発明者は、前記図１
４に示すような半導体基板を用いるバイポーラ−ＣＭＯ
Ｓ ＳＲＡＭの製造プロセスを検討した結果、次のよう
な問題点があることを見出した。

【００１０】前記図１４に示す半導体基板構造は、図１
５〜図２４に示す製造プロセスに従って形成される。な
お、これらの図では、メモリアレイ領域およびこれに隣
接する領域（ｎ型埋込み層１１０が形成された領域）の
みを図示し、周辺回路領域の図示は省略する。

【００１１】まず、図１５に示すように、半導体基板１
００の表面を熱酸化して酸化シリコン膜１１４を形成し
た後、半導体基板１００の全面にＣＶＤ法で窒化シリコ
ン膜１１５を堆積し、次に、フォトレジスト１１６をマ
スクにしたエッチングで窒化シリコン膜１１５をパター
ニングすることにより、ｎ型アイソレーション層（１０
９）を形成する領域に窒化シリコン膜１１５を残す。

【００１２】次に、フォトレジスト１１６を除去した
後、図１６に示すように、半導体基板１００の表面を熱
酸化し、窒化シリコン膜１１５で覆われていない領域の
酸化シリコン膜１１４を成長させて厚い酸化シリコン膜
１１４ａを形成する。

【００１３】次に、窒化シリコン膜１１５をエッチング
で除去した後、図１７に示すように、厚い酸化シリコン
膜１１４ａをマスクにして半導体基板１００にｎ型不純
物（例えばリン）をイオン注入し、続いて、図１８に示
すように、半導体基板１００を熱処理してこのｎ型不純
物を引延し拡散することにより、ｎ型アイソレーション
層１０９を形成する。

【００１４】次に、半導体基板１００の表面の酸化シリ
コン膜１１４および厚い酸化シリコン膜１１４ａをウェ
ットエッチングで除去した後、図１９に示すように、半
導体基板１００の表面を熱酸化して新たな酸化シリコン
膜１１７を形成する。酸化シリコン膜１１４と酸化シリ
コン膜１１４ａとは膜厚が異なるので、これらの膜を除
去すると半導体基板１００の表面に段差が生じ、ｎ型ア
イソレーション層１０９を形成した領域が他の領域（厚
い酸化シリコン膜１１４ａで覆われていた領域）に比べ
て高段差となる。

【００１５】次に、図２０に示すように、半導体基板１
００の全面にＣＶＤ法で窒化シリコン膜１１８を堆積し
た後、フォトレジスト１１９をマスクにしたエッチング
で窒化シリコン膜１１８をパターニングし、メモリアレ
イ領域の半導体基板１００上に窒化シリコン膜１１８を
残す。続いて、上記フォトレジスト１１９および窒化シ
リコン膜１１８をマスクにしてメモリアレイ領域に隣接
する領域にｎ型不純物（例えばアンチモン）をイオン注
入する。

【００１６】次に、フォトレジスト１１９を除去した
後、図２１に示すように、半導体基板１００を熱処理し
てｎ型不純物を引延し拡散することにより、メモリアレ
イ領域に隣接する領域にｎ型埋込み層１１０を形成す
る。この熱処理により、ｎ型埋込み層１１０の表面を覆
っていた酸化シリコン膜１１７が成長して厚い酸化シリ
コン膜１１７ａとなる。

【００１７】次に、メモリアレイ領域の表面を覆う窒化
シリコン膜１１８をエッチングで除去した後、図２２に
示すように、厚い酸化シリコン膜１１７ａをマスクにし
て半導体基板１００にｐ型不純物（例えばＢＦ₂)をイオ
ン注入し、続いて、図２３に示すように、このｐ型不純
物を引延し拡散してｎ型アイソレーション層１０９の上
部にｐ型埋込み層１０５を形成する。

【００１８】次に、半導体基板１００の表面の酸化シリ
コン膜１１７および厚い酸化シリコン膜１１７ａをウェ
ットエッチングで除去する。このとき、酸化シリコン膜
１１７と酸化シリコン膜１１７ａとは膜厚が異なるの
で、図２４に示すように、半導体基板１００の表面に段
差が生じ、ｐ型埋込み層１０５を形成した領域、すなわ
ちメモリアレイ領域がこれに隣接する領域（ｎ型埋込み
層１１０を形成した領域）に比べて高段差になる。

【００１９】ところが、ｎ型埋込み層１１０のうち、そ
の下部にｎ型アイソレーション層１０９が延在している
領域とその他の領域との間には、ｎ型アイソレーション
層１０９を形成する工程（図１９参照）ですでに段差が
形成されているので、結局、メモリアレイ領域と、ｎ型
埋込み層１１０のうち、その下部にｎ型アイソレーショ
ン層１０９が延在していない領域との間には、図２４の
矢印で示すような大きい段差が生じる。

【００２０】そのため、次の工程で半導体基板１００上
にエピタキシャル層を成長させ、次に、メモリアレイ領
域のエピタキシャル層にｐ型ウエル１０１を、またｎ型
埋込み層１１０の上部のエピタキシャル層にｎ型ウエル
１１１をそれぞれ形成すると、前記の段差に起因してｐ
型ウエル１０１の主面とｎ型ウエル１１１の主面との
間、すなわちメモリアレイ領域の端部に段差が生じる。

【００２１】この結果、後の工程でｐ型ウエル１０１の
主面にメモリセルを形成する際、上記段差に起因してメ
モリアレイ領域の内部と端部とでフォトレジストの膜厚
にばらつきが生じ、これによって、メモリアレイ領域の
内部に形成されたメモリセルとメモリアレイ領域の端部
に形成されたメモリセルとの間に特性のばらつきが生じ
るため、メモリアレイ領域の端部でビット不良が発生し
易くなる。

【００２２】本発明の目的は、メモリアレイ領域のウエ
ルの下部にこのウエルと同じ導電型の埋込み層を介して
これらと異なる導電型のアイソレーション層を設ける半
導体集積回路装置の製造方法において、上記メモリアレ
イ領域の端部の段差を低減することのできる技術を提供
することにある。

【００２３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００２４】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００２５】本発明の半導体集積回路装置の製造方法
は、第１導電型の半導体基体内に第２導電型の第１半導
体層を形成し、次いで、前記第２導電型の第１半導体層
に第１導電型の第２半導体層を形成した後、前記第１導
電型の第２半導体層に隣接して第２導電型の第３半導体
層を形成し、その後、前記第１導電型の第２半導体層に
第１導電型の第４半導体層を形成すると共に、前記第２
導電型の第３半導体層の上部に前記第１導電型の第４半
導体層に隣接して第２導電型の第５半導体層を形成する
半導体集積回路装置の製造方法であって、以下の工程
（ａ）〜（ｇ）を含むものである。

【００２６】（ａ）第１導電型の半導体基体の主面上に
第１の酸化シリコン膜を形成した後、前記第１の酸化シ
リコン膜上に第１の窒化シリコン膜を形成し、次いで、
第１のフォトレジストをマスクにしたエッチングで前記
第１の窒化シリコン膜をパターニングする工程、（ｂ）
前記第１のフォトレジストおよび前記第１の窒化シリコ
ン膜をマスクにして前記半導体基体の主面に第２導電型
の不純物を導入した後、前記第１のフォトレジストを除
去し、次いで、前記半導体基体の主面を熱酸化すること
により、前記第２導電型の不純物が導入された領域の前
記第１の酸化シリコン膜を成長させて厚膜化する工程、
（ｃ）前記第１の窒化シリコン膜を除去した後、前記半
導体基体を熱処理することにより、前記第２導電型の不
純物を引延し拡散して第２導電型の第１半導体層を形成
する工程、（ｄ）前記第１の酸化シリコン膜を除去した
後、前記半導体基体の主面上に第２の酸化シリコン膜を
形成し、次いで、前記第２の酸化シリコン膜上に第２の
窒化シリコン膜を形成した後、第２のフォトレジストを
マスクにしたエッチングで前記第２の窒化シリコン膜を
パターニングする工程、（ｅ）前記第２のフォトレジス
トおよび前記第２の窒化シリコン膜をマスクにして前記
半導体基体の主面に第２導電型の不純物を導入した後、
前記第２のフォトレジストを除去し、次いで、前記半導
体基体を熱処理することにより、前記第２導電型の不純
物を引延し拡散して第２導電型の第３半導体層を形成す
ると共に、前記第２導電型の第３半導体層上の前記第２
の酸化シリコン膜を成長させて厚膜化する工程、（ｆ）
前記第２の窒化シリコン膜を除去した後、前記厚膜化さ
れた第２の酸化シリコン膜をマスクにして前記第２導電
型の第１半導体層の主面に第１導電型の不純物を導入
し、次いで、前記半導体基体を熱処理することにより、
前記第１導電型の不純物を引延し拡散して第１導電型の
第２半導体層を形成する工程、（ｇ）前記第２の酸化シ
リコン膜を除去した後、前記第１導電型の第２半導体層
上に第１導電型の第４半導体層を形成すると共に、前記
第２導電型の第３半導体層上に第２導電型の第５半導体
層を形成する工程。

【００２７】

【作用】上記した手段によれば、第２導電型の第１半導
体層を形成する工程（ｃ）では、この第１半導体層の形
成された領域が他の領域に比べて低段差となり、この第
１半導体層の上部に第１導電型の第２半導体層を形成す
る工程では、この第２半導体層の形成された領域が他の
領域に比べて高段差となるので、これらの段差が互いに
相殺され、この第１導電型の第２半導体層とこれに隣接
して形成される第２導電型の第３半導体層との間の段差
を低減することができる。

【００２８】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００２９】本実施例は、ｎチャネル型のＭＩＳＦＥＴ
を含んで構成されるメモリセルと、ｎチャネル型ＭＩＳ
ＦＥＴ、ｐチャネル型ＭＩＳＦＥＴおよびｎｐｎ型バイ
ポーラトランジスタを含んで構成される周辺回路とで集
積回路を構成するバイポーラ−ＣＭＯＳ ＬＳＩの製造
方法に適用したものである。

【００３０】まず、図１に示すように、ｐ型の単結晶シ
リコンからなる半導体基板１の表面を熱酸化して酸化シ
リコン膜２を形成した後、半導体基板１の全面にＣＶＤ
法で窒化シリコン膜３を堆積する。

【００３１】次に、図２に示すように、フォトレジスト
４をマスクにしたエッチングで窒化シリコン膜４をパタ
ーニングし、メモリアレイ領域の窒化シリコン膜３を除
去した後、このフォトレジスト４および窒化シリコン膜
３をマスクにして半導体基板１の主面にｎ型不純物（例
えばリン）をイオン注入する。

【００３２】次に、上記フォトレジスト４を除去した
後、図３に示すように、半導体基板１の表面を熱酸化し
て上記ｎ型不純物を導入した領域の酸化シリコン膜２を
成長させることにより、厚い酸化シリコン膜２ａを形成
する。

【００３３】次に、上記窒化シリコン膜１１５をエッチ
ングで除去した後、図４に示すように、半導体基板１を
熱処理して前記ｎ型不純物を引延し拡散することによ
り、メモリアレイ領域の半導体基板１にｎ型アイソレー
ション層５を形成する。

【００３４】次に、上記ｎ型アイソレーション層５の上
部を覆う厚い酸化シリコン膜２ａおよび他の領域の酸化
シリコン膜２をウェットエッチングで除去した後、図５
に示すように、半導体基板１の表面を熱酸化して酸化シ
リコン膜６を形成する。酸化シリコン膜２と酸化シリコ
ン膜２ａとは膜厚が異なるので、これらの膜を除去する
と半導体基板１の表面に段差が生じ、厚い酸化シリコン
膜２ａで覆われていた領域すなわちｎ型アイソレーショ
ン層５の形成された領域が他の領域に比べて低段差とな
る。

【００３５】次に、図６に示すように、半導体基板１の
全面にＣＶＤ法で窒化シリコン膜７を堆積した後、フォ
トレジスト８をマスクにしたエッチングで窒化シリコン
膜７をパターニングしてｎ型埋込み層を形成する領域の
窒化シリコン膜７を除去し、続いて、このフォトレジス
ト８および窒化シリコン膜７をマスクにして半導体基板
１の主面にｎ型不純物（例えばアンチモン）をイオン注
入する。

【００３６】次に、上記フォトレジスト８を除去した
後、図７に示すように、半導体基板１の表面を熱処理す
ることにより、上記ｎ型不純物を引延し拡散してｎ型埋
込み層９，１０，１１を形成する。この熱処理により、
ｎ型埋込み層９，１０，１１のそれぞれの表面を覆って
いる酸化シリコン膜６が成長して厚い酸化シリコン膜６
ａとなる。

【００３７】次に、上記窒化シリコン膜７をエッチング
で除去した後、図８に示すように、厚い酸化シリコン膜
６ａをマスクにして半導体基板１にｐ型不純物（例えば
ＢＦ₂)をイオン注入し、続いて、図９に示すように、半
導体基板１を熱処理してこのｐ型不純物を引延し拡散す
ることにより、ｐ型埋込み層１２，１３，１４を形成す
る。

【００３８】次に、図１０に示すように、ｎ型埋込み層
９，１０，１１のそれぞれの表面を覆っている厚い酸化
シリコン膜６ａおよび他の領域の酸化シリコン膜６をウ
ェットエッチングで除去する。酸化シリコン膜６と酸化
シリコン膜６ａとは膜厚が異なるので、これらの膜を除
去すると半導体基板１の表面に段差が生じる。

【００３９】このとき、図１１（図１０の○印で囲んだ
領域の拡大図）に示したｐ型埋込み層１２（メモリアレ
イ領域）とｎ型埋込み層９との境界部に着目すると、ｎ
型埋込み層９の上部には厚い酸化シリコン膜６ａが形成
されており、ｐ型埋込み層１２の上部にはこれよりも薄
い酸化シリコン膜６が形成されていたので、これらの膜
をエッチングで除去すると、ｐ型埋込み層１２（メモリ
アレイ領域）側がｎ型埋込み層９側に比べて高段差にな
る。

【００４０】ところが、ｎ型埋込み層９のうち、その下
部にｎ型アイソレーション層５が延在している領域とそ
の他の領域との間には、ｎ型アイソレーション層５を形
成したとき（図５参照）に前者が後者よりも低くなるよ
うな段差が生じているので、結局これらの段差が互いに
相殺され、ｐ型埋込み層１２（メモリアレイ領域）と、
ｎ型埋込み層９のうち、その下部にｎ型アイソレーショ
ン層５が延在していない領域との間には、図１１の矢印
で示すような僅かな段差しか生じない。

【００４１】次に、半導体基板１上にエピタキシャル層
を成長させ、図１２に示すように、メモリアレイ領域の
ｐ型埋込み層１２の上部のエピタキシャル層にｐ型ウエ
ル１５、ｐ型埋込み層１３の上部のエピタキシャル層に
ｐ型ウエル１５、周辺回路領域のｐ型埋込み層１４の上
部のエピタキシャル層にｐ型ウエル１７をそれぞれ形成
し、メモリアレイ領域に隣接するｎ型埋込み層９の上部
のエピタキシャル層にｎ型ウエル１８、周辺回路領域の
ｎ型埋込み層１０，１１の上部のエピタキシャル層にｎ
型ウエル１９，２０をそれぞれ形成する。

【００４２】その後、周知のバイポーラ−ＣＭＯＳプロ
セスに従って、メモリアレイ領域のｐ型ウエル１５の主
面にｎチャネル型のＭＩＳＦＥＴを含んで構成されるメ
モリセルを形成し、周辺回路領域のｎ型ウエル１９の主
面にｐチャネル型のＭＩＳＦＥＴ、ｐ型ウエル１７の主
面にｎチャネル型のＭＩＳＦＥＴ、ｎ型ウエル２０の主
面にｎｐｎ型バイポーラトランジスタをそれぞれ形成す
る。

【００４３】以上の構成からなる本実施例によれば、メ
モリアレイ領域のｐ型ウエル１５とこれに隣接するｎ型
ウエル１８との間の段差を低減することができるので、
メモリアレイ領域（ｐ型ウエル１５）の端部に形成され
るメモリセルの特性ばらつきを防止し、バイポーラ−Ｃ
ＭＯＳ ＬＳＩの信頼性、製造歩留りを向上させること
ができる。

【００４４】また、本実施例の半導体基板構造を実現す
るプロセスは、製造工程数が前述した従来方法の製造工
程数と同じであるため、製造工程を増やすことなく上記
の効果を得ることができる。

【００４５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。

【００４６】例えば前記実施例において、メモリアレイ
領域の下部に設けられるｎ型アイソレーション層５は、
図１３(a) に示すように、その全周がｎ型埋込み層９に
延在するように形成してもよく、あるいは、同図(b) に
示すように、その一部がｎ型埋込み層９に延在するよう
に形成してもよい。このようにすると、メモリアレイ領
域端部の段差をさらに低減することができる。

【００４７】前記実施例では、バイポーラ−ＣＭＯＳメ
モリに適用した場合について説明したが、これに限定さ
れるものではなく、バイポーラ−ＣＭＯＳを用いた論理
ＬＳＩに適用することもできる。

【００４８】また、バイポーラ−ＣＭＯＳデバイスのみ
に限定されるものではなく、例えば三重ウエル構造のＣ
ＭＯＳデバイスの製造方法に適用することもできる。

【００４９】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００５０】本発明によれば、アイソレーション層を形
成した領域の端部の段差を低減することができるので、
半導体基板の主面を平坦化することができ、アイソレー
ション層を形成した領域の端部に形成される半導体装置
の特性ばらつきを防止することができる。

【００５１】また、本発明によれば、製造工程を増やす
ことなく上記の効果を得ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。

【図２】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。

【図３】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。

【図４】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。

【図５】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。

【図６】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。

【図７】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。

【図８】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。

【図９】本発明の一実施例である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。

【図１０】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。

【図１１】図１０の一部を拡大して示す半導体基板の要
部断面図である。

【図１２】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。

【図１３】(a),(b)は、本発明の他の実施例である半導
体集積回路装置のｎ型アイソレーション層を示す平面図
である。

【図１４】本発明者が検討した半導体集積回路装置の製
造方法を示す半導体基板の要部断面図である。

【図１５】本発明者が検討した半導体集積回路装置の製
造方法を示す半導体基板の要部断面図である。

【図１６】本発明者が検討した半導体集積回路装置の製
造方法を示す半導体基板の要部断面図である。

【図１７】本発明者が検討した半導体集積回路装置の製
造方法を示す半導体基板の要部断面図である。

【図１８】本発明者が検討した半導体集積回路装置の製
造方法を示す半導体基板の要部断面図である。

【図１９】本発明者が検討した半導体集積回路装置の製
造方法を示す半導体基板の要部断面図である。

【図２０】本発明者が検討した半導体集積回路装置の製
造方法を示す半導体基板の要部断面図である。

【図２１】本発明者が検討した半導体集積回路装置の製
造方法を示す半導体基板の要部断面図である。

【図２２】本発明者が検討した半導体集積回路装置の製
造方法を示す半導体基板の要部断面図である。

【図２３】本発明者が検討した半導体集積回路装置の製
造方法を示す半導体基板の要部断面図である。

【図２４】本発明者が検討した半導体集積回路装置の製
造方法を示す半導体基板の要部断面図である。

【符号の説明】

１ 半導体基板 ２ 酸化シリコン膜 ２ａ 酸化シリコン膜 ３ 窒化シリコン膜 ４ フォトレジスト ５ ｎ型アイソレーション層 ６ 酸化シリコン膜 ６ａ 酸化シリコン膜 ７ 窒化シリコン膜 ８ フォトレジスト ９ ｎ型埋込み層 １０ ｎ型埋込み層 １１ ｎ型埋込み層 １２ ｐ型埋込み層 １３ ｐ型埋込み層 １４ ｐ型埋込み層 １５ ｐ型ウエル １６ ｐ型ウエル １７ ｐ型ウエル １８ ｎ型ウエル １９ ｎ型ウエル ２０ ｎ型ウエル １００ 半導体基板 １０１ 酸化シリコン膜 １０２ ｎ型ウエル １０３ ｐ型ウエル １０４ ｎ型ウエル １０５ ｐ型埋込み層 １０６ ｎ型埋込み層 １０７ ｐ型埋込み層 １０８ ｎ型埋込み層 １０９ ｐ型アイソレーション層 １１０ ｎ型埋込み層 １１１ ｎ型ウエル １１２ ｐ型埋込み層 １１３ ｐ型埋ウエル １１４ 酸化シリコン膜 １１４ａ 酸化シリコン膜 １１５ 窒化シリコン膜 １１６ フォトレジスト １１７ 酸化シリコン膜 １１８ 窒化シリコン膜 １１９ フォトレジスト

フロントページの続き (72)発明者 福田 和司 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基体内に第２導電型
   の第１半導体層を形成し、次いで、前記第２導電型の第
   １半導体層に第１導電型の第２半導体層を形成した後、
   前記第１導電型の第２半導体層に隣接して第２導電型の
   第３半導体層を形成し、その後、前記第１導電型の第２
   半導体層に第１導電型の第４半導体層を形成すると共
   に、前記第２導電型の第３半導体層の上部に前記第１導
   電型の第４半導体層に隣接して第２導電型の第５半導体
   層を形成する半導体集積回路装置の製造方法であって、
   以下の工程（ａ）〜（ｇ）を含むことを特徴とする半導
   体集積回路装置の製造方法。 （ａ）第１導電型の半導体基体の主面上に第１の酸化シ
   リコン膜を形成した後、前記第１の酸化シリコン膜上に
   第１の窒化シリコン膜を形成し、次いで、第１のフォト
   レジストをマスクにしたエッチングで前記第１の窒化シ
   リコン膜をパターニングする工程、（ｂ）前記第１のフ
   ォトレジストおよび前記第１の窒化シリコン膜をマスク
   にして前記半導体基体の主面に第２導電型の不純物を導
   入した後、前記第１のフォトレジストを除去し、次い
   で、前記半導体基体の主面を熱酸化することにより、前
   記第２導電型の不純物が導入された領域の前記第１の酸
   化シリコン膜を成長させて厚膜化する工程、（ｃ）前記
   第１の窒化シリコン膜を除去した後、前記半導体基体を
   熱処理することにより、前記第２導電型の不純物を引延
   し拡散して第２導電型の第１半導体層を形成する工程、
   （ｄ）前記第１の酸化シリコン膜を除去した後、前記半
   導体基体の主面上に第２の酸化シリコン膜を形成し、次
   いで、前記第２の酸化シリコン膜上に第２の窒化シリコ
   ン膜を形成した後、第２のフォトレジストをマスクにし
   たエッチングで前記第２の窒化シリコン膜をパターニン
   グする工程、（ｅ）前記第２のフォトレジストおよび前
   記第２の窒化シリコン膜をマスクにして前記半導体基体
   の主面に第２導電型の不純物を導入した後、前記第２の
   フォトレジストを除去し、次いで、前記半導体基体を熱
   処理することにより、前記第２導電型の不純物を引延し
   拡散して第２導電型の第３半導体層を形成すると共に、
   前記第２導電型の第３半導体層上の前記第２の酸化シリ
   コン膜を成長させて厚膜化する工程、（ｆ）前記第２の
   窒化シリコン膜を除去した後、前記厚膜化された第２の
   酸化シリコン膜をマスクにして前記第２導電型の第１半
   導体層の主面に第１導電型の不純物を導入し、次いで、
   前記半導体基体を熱処理することにより、前記第１導電
   型の不純物を引延し拡散して第１導電型の第２半導体層
   を形成する工程、（ｇ）前記第２の酸化シリコン膜を除
   去した後、前記第１導電型の第２半導体層上に第１導電
   型の第４半導体層を形成すると共に、前記第２導電型の
   第３半導体層上に第２導電型の第５半導体層を形成する
   工程。
2. 【請求項２】 前記第１導電型の第２半導体層および前
   記第２導電型の第３半導体層を形成した後、前記半導体
   基体上にエピタキシャル層を成長させることを特徴とす
   る請求項１記載の半導体集積回路装置の製造方法。
3. 【請求項３】 前記第２導電型の第１半導体層の端部を
   前記第２導電型の第３半導体層の下に延在させることを
   特徴とする請求項１記載の半導体集積回路装置の製造方
   法。
4. 【請求項４】 前記第１導電型の第４半導体層の主面上
   にメモリセルを形成することを特徴とする請求項１記載
   の半導体集積回路装置の製造方法。
5. 【請求項５】 前記メモリセルは第２導電型のＭＩＳＦ
   ＥＴを含んで構成され、周辺回路は第１導電型のＭＩＳ
   ＦＥＴ、第２導電型のＭＩＳＦＥＴおよびバイポーラト
   ランジスタを含んで構成されることを特徴とする請求項
   ４記載の半導体集積回路装置の製造方法。