JPH01134963A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01134963A JPH01134963A JP29336287A JP29336287A JPH01134963A JP H01134963 A JPH01134963 A JP H01134963A JP 29336287 A JP29336287 A JP 29336287A JP 29336287 A JP29336287 A JP 29336287A JP H01134963 A JPH01134963 A JP H01134963A
- Authority
- JP
- Japan
- Prior art keywords
- region
- polycrystalline silicon
- oxide film
- type
- silicon layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 25
- 238000009792 diffusion process Methods 0.000 claims abstract description 12
- 230000005669 field effect Effects 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 2
- 239000013078 crystal Substances 0.000 claims 1
- 239000000758 substrate Substances 0.000 abstract description 7
- 230000015572 biosynthetic process Effects 0.000 abstract description 6
- 238000005468 ion implantation Methods 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 3
- 230000003647 oxidation Effects 0.000 abstract description 3
- 238000007254 oxidation reaction Methods 0.000 abstract description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract 1
- 229910052796 boron Inorganic materials 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、特にシリコンゲー）ＭＯＳ型電界
効果トランジスタとバイポーラトランジスタを同一基板
上に形成した集積回路装置の製造方法に関する。
効果トランジスタとバイポーラトランジスタを同一基板
上に形成した集積回路装置の製造方法に関する。
バイポーラトランジスタと相補型ＭＯＳ電界効果トラン
ジスタ（以下ＣＭＯＳ）ランジスタと記す）を同一基板
上に形成した集積回路は、ＣＭＯＳトランジスタの低消
費電力動作と、バイポーラトランジスタの高速動作、高
駆動能力を同時に実現出来ることから、近年多くの試み
が報告されている。
ジスタ（以下ＣＭＯＳ）ランジスタと記す）を同一基板
上に形成した集積回路は、ＣＭＯＳトランジスタの低消
費電力動作と、バイポーラトランジスタの高速動作、高
駆動能力を同時に実現出来ることから、近年多くの試み
が報告されている。
従来報告されているＢｉ−０ＭＯ３ＩＣの製造方法を第
２図（ａ）、 （ｂ）を用いて説明すると、先ずＰ型基
板１にＮ十埋込層２、Ｐ埋込層３を形成しＮ型エピタキ
ャシャル層４を形成する。次にＰ型ウェル領域５及びＮ
型ウェル領域６を形成し素子分離酸化膜７を形成する。
２図（ａ）、 （ｂ）を用いて説明すると、先ずＰ型基
板１にＮ十埋込層２、Ｐ埋込層３を形成しＮ型エピタキ
ャシャル層４を形成する。次にＰ型ウェル領域５及びＮ
型ウェル領域６を形成し素子分離酸化膜７を形成する。
次にゲート酸化膜を形成後ゲート多結晶シリコン層８を
形成し、バイポーラトランジスタのベース領域９を形成
する。
形成し、バイポーラトランジスタのベース領域９を形成
する。
次にバイポーラトランジスタのエミッタ拡散窓を開口し
、第２の多結晶シリコン層１０でエミッタ拡散窓を覆う
様に形成する。次にＮｃｈＭＯＳ）ランジスタのソース
ドレイン領域１１と、バイポーラトランジスタのエミッ
タ１２を同時に形成し、ＰｃｈＭＯＳ）ランジスタのソ
ースドレイン領域１３と、バイポーラトランジスタのベ
ースコンタクト領域１４を同時に形成する。
、第２の多結晶シリコン層１０でエミッタ拡散窓を覆う
様に形成する。次にＮｃｈＭＯＳ）ランジスタのソース
ドレイン領域１１と、バイポーラトランジスタのエミッ
タ１２を同時に形成し、ＰｃｈＭＯＳ）ランジスタのソ
ースドレイン領域１３と、バイポーラトランジスタのベ
ースコンタクト領域１４を同時に形成する。
以上述べて来た様に、従来法によるＢ１−ＣＭＯＳＩＣ
製造プロセスはエミッタ拡散窓上に第２の多結晶シリコ
ン層を形成することによりコンタクト開口時のマスク合
わせズレな見込む必要がなく、エミッタ領域を小さく形
成出来、バイポーラトランジスタの高速化が可能である
という利点があるが、バイポーラトランジスタのベース
領域と、第２の多結晶シリコン層との間には薄いゲート
酸化膜しかなく、ベースエミッタ間にＭＯＳ型容量が形
成され、エミッタの拡散領域の接合容量に加えて、ＭＯ
Ｓ型容量が加わるため実質的にエミッタベース間容量が
低減されず、高速化に対しては十分な効果が得られない
。又、この容量低減のため、ゲート酸化膜を厚くすると
、ＭＯＳ）ランジスタのｇｍが低下してしまうという欠
点がある。又、ゲート酸化膜を薄い状態のままでベース
上に厚い酸化膜を形成するため、熱酸化等を行うと、ゲ
ート多結晶シリコンが細ってしまうという欠点が生じる
。
製造プロセスはエミッタ拡散窓上に第２の多結晶シリコ
ン層を形成することによりコンタクト開口時のマスク合
わせズレな見込む必要がなく、エミッタ領域を小さく形
成出来、バイポーラトランジスタの高速化が可能である
という利点があるが、バイポーラトランジスタのベース
領域と、第２の多結晶シリコン層との間には薄いゲート
酸化膜しかなく、ベースエミッタ間にＭＯＳ型容量が形
成され、エミッタの拡散領域の接合容量に加えて、ＭＯ
Ｓ型容量が加わるため実質的にエミッタベース間容量が
低減されず、高速化に対しては十分な効果が得られない
。又、この容量低減のため、ゲート酸化膜を厚くすると
、ＭＯＳ）ランジスタのｇｍが低下してしまうという欠
点がある。又、ゲート酸化膜を薄い状態のままでベース
上に厚い酸化膜を形成するため、熱酸化等を行うと、ゲ
ート多結晶シリコンが細ってしまうという欠点が生じる
。
本発明は上述したバイポーラトランジスタの特性劣化を
伴うことなく、ＭＯＳ）ランジスタとバイポーラトラン
ジスタを同一基板に形成出来る製造プロセスを提供する
ものである。
伴うことなく、ＭＯＳ）ランジスタとバイポーラトラン
ジスタを同一基板に形成出来る製造プロセスを提供する
ものである。
本発明のＢｉ−０ＭＯＳＩＣ製造プロセスは０ＭＯ３）
ランジスタのゲート多結晶シリコン層を成長後、バイポ
ーラトランジスタのベース形成領域のみ多結晶シリコン
層を除去する工程と、基板を酸化することによりベース
上に厚い酸化膜を形成し、多結晶シリコン層をマスクと
して、イオン注入を行いバイポーラトランジスタのベー
ス領域を形成する工程と、このベース領域上にエミッタ
拡散窓を開口する工程と、エミッタ拡散窓を覆う様に第
２の多結晶シリコン層を形成する工程と、ゲート多結晶
シリコン電極を加工する工程とを有している。
ランジスタのゲート多結晶シリコン層を成長後、バイポ
ーラトランジスタのベース形成領域のみ多結晶シリコン
層を除去する工程と、基板を酸化することによりベース
上に厚い酸化膜を形成し、多結晶シリコン層をマスクと
して、イオン注入を行いバイポーラトランジスタのベー
ス領域を形成する工程と、このベース領域上にエミッタ
拡散窓を開口する工程と、エミッタ拡散窓を覆う様に第
２の多結晶シリコン層を形成する工程と、ゲート多結晶
シリコン電極を加工する工程とを有している。
次に、本発明について図面を用いて詳細に説明する。本
発明の一実施例の構造並び製造方法を第１図（ａ）〜（
ｄ）に示す。先ず、第１図（ａ）に示す様にＰ型基板１
にＮ＋型型埋領領域２Ｐ型埋込領域３を形成し、Ｎ型エ
ピタキャシャル層４を成長させる。ＮｃｈＭＯ３）ラン
ジスタ形成領域とバイポーラ絶縁領域にＰ型頭域５を形
成し、ＰｃｈＭＯＳトランジスタ形成領域にＮ型ウェル
領域６を形成する。次に素子分離酸化膜７を形成し、ゲ
ート酸化膜を２５０〜３５０人形成後多結晶シリコン層
８を４０００〜６０００人形成する。
発明の一実施例の構造並び製造方法を第１図（ａ）〜（
ｄ）に示す。先ず、第１図（ａ）に示す様にＰ型基板１
にＮ＋型型埋領領域２Ｐ型埋込領域３を形成し、Ｎ型エ
ピタキャシャル層４を成長させる。ＮｃｈＭＯ３）ラン
ジスタ形成領域とバイポーラ絶縁領域にＰ型頭域５を形
成し、ＰｃｈＭＯＳトランジスタ形成領域にＮ型ウェル
領域６を形成する。次に素子分離酸化膜７を形成し、ゲ
ート酸化膜を２５０〜３５０人形成後多結晶シリコン層
８を４０００〜６０００人形成する。
次に同図Ｃｂ）に示す様にバイポーラトランジスタのベ
ース形成領域上の多結晶シリコン層を除去し酸化により
ベース形成領域上に酸化膜を１０００人〜２０００人形
成後、多結晶シリコン層をマスクにポロンのイオン注入
を注入エネルギー３０〜７０ＫｅＶ、注入量ＩＸＩ ０
１３〜ＩＸ１０”ｃｍ−２の条件で形成する。
ース形成領域上の多結晶シリコン層を除去し酸化により
ベース形成領域上に酸化膜を１０００人〜２０００人形
成後、多結晶シリコン層をマスクにポロンのイオン注入
を注入エネルギー３０〜７０ＫｅＶ、注入量ＩＸＩ ０
１３〜ＩＸ１０”ｃｍ−２の条件で形成する。
次に同図（ｃ）に示す様に、エミッタ拡散窓を開口後、
第２の多結晶シリコン層を成長し、エミッタ拡散窓を覆
う様に形成する。
第２の多結晶シリコン層を成長し、エミッタ拡散窓を覆
う様に形成する。
次に同図（ｄ）に示す様に、ゲート多結晶シリコン電極
を加工する。
を加工する。
以上説明したように本発明は、ベース領域上の酸化膜厚
をゲート酸化膜厚に関係なく自由に設定出来るため、エ
ミッタ部の第２の多結晶シリコン層とベース領域との間
に生じるＭＯＳ型容量を大幅に削減出来、エミッタベー
ス間の全体の容量が小さくなるためバイポーラトランジ
スタの高速化が可能であるという効果がある。
をゲート酸化膜厚に関係なく自由に設定出来るため、エ
ミッタ部の第２の多結晶シリコン層とベース領域との間
に生じるＭＯＳ型容量を大幅に削減出来、エミッタベー
ス間の全体の容量が小さくなるためバイポーラトランジ
スタの高速化が可能であるという効果がある。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めに工程順に示した断面図、第２図（ａ）、 （ｂ）は
従来技術を示す断面図である。 １・・・・・・Ｐ型半導体基板、２・・・・・・Ｎ＋型
埋込層、３・・・・・・Ｐ型埋込層、４・・・・・・Ｎ
型エピ層、５・・・・・・Ｐ型ウェル領域、６・・・・
・・Ｎ型ウェル領域、７・・・・・・素子分離酸化膜、
８・・・・・・ゲート多結晶シリコン、９・・・・・・
Ｐ型ベース領域、１０・・・・・・多結晶シリコン層、
１１・・・・・・Ｎｃｈソースドレイン領域、１２・・
・・・・エミッタ領域、１３・・・・・・Ｐｃｈソース
ドレイン領域、１４・・・・・・ベースコンタクト領域
。 代理人 弁理士 内 原 音 （ｄ） 躬１図
めに工程順に示した断面図、第２図（ａ）、 （ｂ）は
従来技術を示す断面図である。 １・・・・・・Ｐ型半導体基板、２・・・・・・Ｎ＋型
埋込層、３・・・・・・Ｐ型埋込層、４・・・・・・Ｎ
型エピ層、５・・・・・・Ｐ型ウェル領域、６・・・・
・・Ｎ型ウェル領域、７・・・・・・素子分離酸化膜、
８・・・・・・ゲート多結晶シリコン、９・・・・・・
Ｐ型ベース領域、１０・・・・・・多結晶シリコン層、
１１・・・・・・Ｎｃｈソースドレイン領域、１２・・
・・・・エミッタ領域、１３・・・・・・Ｐｃｈソース
ドレイン領域、１４・・・・・・ベースコンタクト領域
。 代理人 弁理士 内 原 音 （ｄ） 躬１図
Claims (1)
- シリコンゲートＭＯＳ型電界効果トランジスタと、バ
イポーラトランジスタを含む半導体装置に於て、シリコ
ンゲートＭＯＳ型電界効果トランジスタのゲート多結晶
シリコン層を成長する工程と、前記多結晶シリコン層を
バイポーラトランジスタのベース領域のみエッチング除
去する工程と、該バイポーラトランジスタのベース領域
上に酸化膜を形成する工程と、バイポーラトランジスタ
のエミッタ拡散窓を開口し、第２の多結晶シリコン層で
エミッタ拡散窓を覆う工程と、ゲート多結晶電極を形成
する工程とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29336287A JPH01134963A (ja) | 1987-11-19 | 1987-11-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29336287A JPH01134963A (ja) | 1987-11-19 | 1987-11-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01134963A true JPH01134963A (ja) | 1989-05-26 |
Family
ID=17793806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29336287A Pending JPH01134963A (ja) | 1987-11-19 | 1987-11-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01134963A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6225179B1 (en) | 1998-03-02 | 2001-05-01 | Nec Corporation | Semiconductor integrated bi-MOS circuit having isolating regions different in thickness between bipolar area and MOS area and process of fabrication thereof |
-
1987
- 1987-11-19 JP JP29336287A patent/JPH01134963A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6225179B1 (en) | 1998-03-02 | 2001-05-01 | Nec Corporation | Semiconductor integrated bi-MOS circuit having isolating regions different in thickness between bipolar area and MOS area and process of fabrication thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0824144B2 (ja) | 半導体装置の製造方法 | |
| JPH0557741B2 (ja) | ||
| JPH01134963A (ja) | 半導体装置の製造方法 | |
| JPH0351309B2 (ja) | ||
| JPH09293797A (ja) | 半導体装置およびその製造方法 | |
| JP2996694B2 (ja) | 半導体スタックトｃｍｏｓ装置の製造方法 | |
| JP3303550B2 (ja) | 半導体装置の製造方法 | |
| JPH03262154A (ja) | ＢｉＣＭＯＳ型半導体集積回路の製造方法 | |
| JPH06302826A (ja) | 絶縁ゲート電界効果トランジスタ及びその製造方法 | |
| JPS63181378A (ja) | 半導体装置の製造方法 | |
| JPH0365024B2 (ja) | ||
| JPH07273340A (ja) | Ｓｏｉ型トランジスタ | |
| JPS61251165A (ja) | Ｂｉ−ＭＩＳ集積回路の製造方法 | |
| JPH04303963A (ja) | 半導体装置 | |
| JP2892436B2 (ja) | 半導体装置の製造方法 | |
| JP3260009B2 (ja) | 半導体装置及びその製造方法 | |
| JPS6292359A (ja) | 半導体装置の製造方法 | |
| JPS632365A (ja) | 半導体集積回路の製造方法 | |
| JPH04346263A (ja) | Ｂｉ−ＣＭＯＳ半導体装置の製造方法 | |
| JPS61251164A (ja) | Ｂｉ−ＭＩＳ集積回路の製造方法 | |
| JPS6376470A (ja) | 半導体装置の製造方法 | |
| JPH05144932A (ja) | 半導体装置の製造方法 | |
| JPS6011471B2 (ja) | 半導体装置 | |
| JPH04350971A (ja) | 半導体装置の製造方法 | |
| JPH05218315A (ja) | 半導体装置の製造方法 |