JPS6011471B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6011471B2 JPS6011471B2 JP49142202A JP14220274A JPS6011471B2 JP S6011471 B2 JPS6011471 B2 JP S6011471B2 JP 49142202 A JP49142202 A JP 49142202A JP 14220274 A JP14220274 A JP 14220274A JP S6011471 B2 JPS6011471 B2 JP S6011471B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- region
- oxide film
- substrate portion
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Local Oxidation Of Silicon (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、半導体装置、特に相補型ＭＩＳ電界効果半導
体装置に関する。
体装置に関する。
従来、ＭＩＳ電界効果半導体装置を製造するにあたり、
シリコン窒化物等の難酸化怪物質を用い半導体基板表面
の凹凸を減じ、金属配線層の欠陥を減らす方法が多用さ
れている。
シリコン窒化物等の難酸化怪物質を用い半導体基板表面
の凹凸を減じ、金属配線層の欠陥を減らす方法が多用さ
れている。
この方法の一例を第１図に従って説明する。Ｎ型シリコ
ン基板１の一部をシリコン窒化物層２で覆い、高温酸化
性雰囲気内でシリコン窒化物層で覆われていない部分に
厚い酸化シリコン膜３を成長させる（第１図ａ）。シリ
コン室化物層２を除去し、露出したシリコン基板表面の
一部にゲート酸化膜層４及び多結晶シリコン層５を形成
するｂ。不純物を含む雰囲気内でソース・ドレィン拡散
層６を形成するｃ。ソースドレィン拡散層６上の酸化膜
７を貫通しソース・ドレィン拡散層６に達する孔８を開
孔するｄ。最後に金属配線層９を形成するｅ。以上の様
に、従来の半導体装置では半導体基板への電気的接続を
基板表面から取る事は困難である。なぜならば〜もし第
１図ｄの工程で厚い酸化シリコン膜を貫通する孔を開孔
しようとすれば一般にソース・ドレィン拡散層上の酸化
シリコン膜は厚いシリコン膜より数倍も薄い為、同一の
写真食刻工程では困難であった。特に相補型ＭＩＳ電界
効果装暦においては、Ｐ、Ｎどちらかの犠性のトランジ
スタの基体領域が半導体基板の裏面から絶縁されている
為に、表面から基体への電気的接続を取る事が必要であ
り、これが相補型ＭＩＳ電界効果装置を製造する場合に
、シリコン窒化膜等の灘酸化性被膜を利用して基板表面
の凹凸を減ずる方法を適用することが困難な理由であっ
た。
ン基板１の一部をシリコン窒化物層２で覆い、高温酸化
性雰囲気内でシリコン窒化物層で覆われていない部分に
厚い酸化シリコン膜３を成長させる（第１図ａ）。シリ
コン室化物層２を除去し、露出したシリコン基板表面の
一部にゲート酸化膜層４及び多結晶シリコン層５を形成
するｂ。不純物を含む雰囲気内でソース・ドレィン拡散
層６を形成するｃ。ソースドレィン拡散層６上の酸化膜
７を貫通しソース・ドレィン拡散層６に達する孔８を開
孔するｄ。最後に金属配線層９を形成するｅ。以上の様
に、従来の半導体装置では半導体基板への電気的接続を
基板表面から取る事は困難である。なぜならば〜もし第
１図ｄの工程で厚い酸化シリコン膜を貫通する孔を開孔
しようとすれば一般にソース・ドレィン拡散層上の酸化
シリコン膜は厚いシリコン膜より数倍も薄い為、同一の
写真食刻工程では困難であった。特に相補型ＭＩＳ電界
効果装暦においては、Ｐ、Ｎどちらかの犠性のトランジ
スタの基体領域が半導体基板の裏面から絶縁されている
為に、表面から基体への電気的接続を取る事が必要であ
り、これが相補型ＭＩＳ電界効果装置を製造する場合に
、シリコン窒化膜等の灘酸化性被膜を利用して基板表面
の凹凸を減ずる方法を適用することが困難な理由であっ
た。
又絶縁体上に成長された半導体結晶を利用するいわゆる
ＳＯＳ技術の場合にも半導体表面より基体領域へ電気的
接続を取る事が必要である。本発明の目的は、鍵酸化性
被膜を用いて半導体基体表面の凹凸を減じた半導体ＭＩ
Ｓ電界効果装置において、基板表面より基体領域の電気
的後続を容易に取る事にあり、あわせてその電気的接続
の為の領域の縮小化を計るものであり、その効果は相補
型ＭＩＳ電界効果装置において箸るしい半導体装置を提
供することである。本発明の特徴は、半導体基板に一部
埋設せる厚い酸化膜に隣接せるＰ型の基板部分にＮチャ
ンネル型トランジスタが設けられ、該厚い酸化膜に隣接
せるＮ型の基板部分にＰチャンネル型トランジスタが設
けられ相補型ＭＩＳ電界効果装置を具備せる半導体装置
において、前記Ｐ型の基板部分には該基板部分よりも高
不純物濃度のＰ型領域がＮチャンネル型トランジスタの
ソース、ドレィン領域のうちの一方の領域と前記厚い酸
化膜とにそれぞれ接して設けられ、第１の配線層が該Ｐ
型領域と該Ｎチャンネル型トランジスタの一方の領域と
の接合表面において両領域を短絡するごとく接続し、該
Ｎチャンネル型トランジスタのソース、ドレイン領域の
うちの他方の領域に接続せる第２の配線層は該Ｐ型の基
板部分には接しておらず、前記Ｎ型の基板部分には該基
板部分よりも高不純物濃度のＮ型領域がＰチャンネル型
トランジスタのソース、ドレィン領域のうちの一方の領
域と前記厚い酸化膜とにそれぞれ接して設けられ、第３
の配線層が該Ｎ型領域と該Ｐチャンネル型トランジスタ
の一方の領域との接合表面において両領域を短縮するご
とく接続し、該Ｐチャンネル型トランジスタのソース、
ドレィン領域のうちの他方の領域に接続せる第４の配線
層は該Ｎ型の基板部分には接していない半導体装置にあ
る。
ＳＯＳ技術の場合にも半導体表面より基体領域へ電気的
接続を取る事が必要である。本発明の目的は、鍵酸化性
被膜を用いて半導体基体表面の凹凸を減じた半導体ＭＩ
Ｓ電界効果装置において、基板表面より基体領域の電気
的後続を容易に取る事にあり、あわせてその電気的接続
の為の領域の縮小化を計るものであり、その効果は相補
型ＭＩＳ電界効果装置において箸るしい半導体装置を提
供することである。本発明の特徴は、半導体基板に一部
埋設せる厚い酸化膜に隣接せるＰ型の基板部分にＮチャ
ンネル型トランジスタが設けられ、該厚い酸化膜に隣接
せるＮ型の基板部分にＰチャンネル型トランジスタが設
けられ相補型ＭＩＳ電界効果装置を具備せる半導体装置
において、前記Ｐ型の基板部分には該基板部分よりも高
不純物濃度のＰ型領域がＮチャンネル型トランジスタの
ソース、ドレィン領域のうちの一方の領域と前記厚い酸
化膜とにそれぞれ接して設けられ、第１の配線層が該Ｐ
型領域と該Ｎチャンネル型トランジスタの一方の領域と
の接合表面において両領域を短絡するごとく接続し、該
Ｎチャンネル型トランジスタのソース、ドレイン領域の
うちの他方の領域に接続せる第２の配線層は該Ｐ型の基
板部分には接しておらず、前記Ｎ型の基板部分には該基
板部分よりも高不純物濃度のＮ型領域がＰチャンネル型
トランジスタのソース、ドレィン領域のうちの一方の領
域と前記厚い酸化膜とにそれぞれ接して設けられ、第３
の配線層が該Ｎ型領域と該Ｐチャンネル型トランジスタ
の一方の領域との接合表面において両領域を短縮するご
とく接続し、該Ｐチャンネル型トランジスタのソース、
ドレィン領域のうちの他方の領域に接続せる第４の配線
層は該Ｎ型の基板部分には接していない半導体装置にあ
る。
本発明を図面を用いて詳細に説明する。
第２図は本発明の一実施例の製造を工程順に示した断面
図であり、Ｎ型シリコン基板１１の表面にイオン注入技
術等を用い、Ｐ型拡散層（Ｐ−ウェル）１２を選択拡散
する（第２図ａ）。
図であり、Ｎ型シリコン基板１１の表面にイオン注入技
術等を用い、Ｐ型拡散層（Ｐ−ウェル）１２を選択拡散
する（第２図ａ）。
基板１表面に部分的にシリコン窒化膜１３を形成し高温
酸化性雰囲気中で基板に一部埋設せる厚いフィールド酸
化膜１４を成長させるｂ。シリコン窒化膜１３を除去し
露出したシリコン上にＮチャンネルトランジスタ用ゲー
ト酸化膜１５及びＰチャンネルトランジスタ用ゲート酸
化膜１６を成長させ、その上にＮチャンネルゲート電極
用多結晶シリコン膜１７、Ｐチャンネルゲート電極用多
結晶シリコン膜１８を形成するｃ。基板上にホウ素を含
んだ酸化膜を成長させ、選択的にェンチングしてＰ−ウ
ヱル１２を覆う部分１９及び基板１を覆う部分２０のみ
残す。基板をリンを含む雰囲気内で熱処理して露出した
シリコン表面にＮ型拡散層２１，２２，２４を形成し、
同時にホウ素を含んだ酸化膜１９，２０よりホウ素を拡
散しＰ型拡散層２３，２５，２６を形成するｄ。なお、
Ｎ型層２１，２２，２４をイオン打込で形成し、Ｐ型層
２３，２５，２６はＮ型層とは時間的に別に形成しても
よい。ホウ素を含んだ酸化膜１９，２０を除去した後、
或いは、ホウ素を含んだ酸化膜１９，２０を残したまま
、拡散層２１，２２，２３，２４，２５，２６の表面に
酸化膜２７を成長させ、拡散層２１，２２，２３，２４
，２５，２６に達する孔２８，２９，３０，３１を開孔
する。配化膜２７は酸化膜１４よりはるかに薄いので一
回の選択エッチング工程で関孔可能である。関孔部２９
はＮ型拡散層及びＰ型拡散層への共通の開孔であり、閥
孔部３川まＰ型拡散層２５及びＮ型拡散層２４への共通
の関孔である。Ｎ型拡散層２２，２４はＰ型拡散層２３
，２５と自己整合的に密着して形成されている為、共通
の開孔部である２９，３０はＰ、Ｎ両拡散層が自己整合
的でない場合と比較して小さい面積しか必要としないｅ
。最後に金層配線層３２を選択的に形成し相互配線を行
うｆ。Ｎ型拡散層２２はＮチャンネルＭＩＳトランジス
タのソースとして動作する領域で、金属配線層３２を通
じて、自己整合的に密着したＰ型拡散層２３に接続され
、Ｐーウェル１２と短絡されている。
酸化性雰囲気中で基板に一部埋設せる厚いフィールド酸
化膜１４を成長させるｂ。シリコン窒化膜１３を除去し
露出したシリコン上にＮチャンネルトランジスタ用ゲー
ト酸化膜１５及びＰチャンネルトランジスタ用ゲート酸
化膜１６を成長させ、その上にＮチャンネルゲート電極
用多結晶シリコン膜１７、Ｐチャンネルゲート電極用多
結晶シリコン膜１８を形成するｃ。基板上にホウ素を含
んだ酸化膜を成長させ、選択的にェンチングしてＰ−ウ
ヱル１２を覆う部分１９及び基板１を覆う部分２０のみ
残す。基板をリンを含む雰囲気内で熱処理して露出した
シリコン表面にＮ型拡散層２１，２２，２４を形成し、
同時にホウ素を含んだ酸化膜１９，２０よりホウ素を拡
散しＰ型拡散層２３，２５，２６を形成するｄ。なお、
Ｎ型層２１，２２，２４をイオン打込で形成し、Ｐ型層
２３，２５，２６はＮ型層とは時間的に別に形成しても
よい。ホウ素を含んだ酸化膜１９，２０を除去した後、
或いは、ホウ素を含んだ酸化膜１９，２０を残したまま
、拡散層２１，２２，２３，２４，２５，２６の表面に
酸化膜２７を成長させ、拡散層２１，２２，２３，２４
，２５，２６に達する孔２８，２９，３０，３１を開孔
する。配化膜２７は酸化膜１４よりはるかに薄いので一
回の選択エッチング工程で関孔可能である。関孔部２９
はＮ型拡散層及びＰ型拡散層への共通の開孔であり、閥
孔部３川まＰ型拡散層２５及びＮ型拡散層２４への共通
の関孔である。Ｎ型拡散層２２，２４はＰ型拡散層２３
，２５と自己整合的に密着して形成されている為、共通
の開孔部である２９，３０はＰ、Ｎ両拡散層が自己整合
的でない場合と比較して小さい面積しか必要としないｅ
。最後に金層配線層３２を選択的に形成し相互配線を行
うｆ。Ｎ型拡散層２２はＮチャンネルＭＩＳトランジス
タのソースとして動作する領域で、金属配線層３２を通
じて、自己整合的に密着したＰ型拡散層２３に接続され
、Ｐーウェル１２と短絡されている。
Ｐーウェル１２の電気的接続をＰ型拡散層２３を通じて
表面より取り出す事も容易である。同様にＰチャンネル
肌Ｓトランジスタのソースとして動作するＰ型拡散層２
５は金属配線層３２Ｎ型拡散層２４を通じてＮ型基板１
１と短絡されている。以上の様に本発明においてはＭＩ
Ｓ電界効果装置の基体領域からの電気的接続を半導体基
板表面から、容易に取り出す事が可能で、又電気的接続
に必要な面積を縮小する事が可能である。
表面より取り出す事も容易である。同様にＰチャンネル
肌Ｓトランジスタのソースとして動作するＰ型拡散層２
５は金属配線層３２Ｎ型拡散層２４を通じてＮ型基板１
１と短絡されている。以上の様に本発明においてはＭＩ
Ｓ電界効果装置の基体領域からの電気的接続を半導体基
板表面から、容易に取り出す事が可能で、又電気的接続
に必要な面積を縮小する事が可能である。
第２図の実施例においてＮ型不純物の拡散源を、不純物
を含有した酸化膜等の固体にする事、或いはＰ、Ｎ両方
の不純物拡散源を固体とする事が可能である。
を含有した酸化膜等の固体にする事、或いはＰ、Ｎ両方
の不純物拡散源を固体とする事が可能である。
又、本発明はゲート電極材料を多結晶シリコンとせず金
属を使用した構造への適用も可能である。
属を使用した構造への適用も可能である。
第１図は従来の肌Ｓ電界効果装置における製造工程を示
す図、第２図は本発明の実施例の相補型肌Ｓ電界効果装
置の製造工程を示す図である。
す図、第２図は本発明の実施例の相補型肌Ｓ電界効果装
置の製造工程を示す図である。
Claims (1)
- １ 半導体基板に一部埋設せる厚い酸化膜に隣接せるＰ
型の基板部分にＮチヤンネル型トランジスタが設けられ
、該厚い酸化膜に隣接せるＮ型の基板部分にＰチヤンネ
ル型トランジスタが設けられた相補型ＭＩＳ電界効果装
置を具備せる半導体装置において、前記Ｐ型の基板部分
には該基板部分よりも高不純物濃度のＰ型領域がＮチヤ
ンネル型トランジスタのソース、ドレイン領域のうちの
一方の領域と前記厚い酸化膜とにそれぞれ接して設けら
れ、第１の配線層が該Ｐ型領域と該Ｎチヤンネル型トラ
ンジスタの一方の領域との接合表面において両領域を短
絡するごとく接続し、該Ｎチヤネル型トランジスタのソ
ース、ドレイン領域のうちの他方の領域に接続せる第２
の配線層は該Ｐ型の基板部分には接しておらず、前記Ｎ
型の基板部分には該基板部分よりも高不純物濃度のＮ型
領域がＰチヤンネル型トランジスタのソース、ドレイン
領域のうちの一方の領域と前記厚い酸化膜とにそれぞれ
接して設けられ、第３の配線層が該Ｎ型領域と該Ｐチヤ
ンネル型トランジスタの一方の領域との接合表面におい
て両領域を短絡するごとく接続し、該Ｐチヤンネル型ト
ランジスタのソース、ドルイン領域のうちの他方の領域
に接続せる第４の配線層は該Ｎ型の基板部分には接して
いないことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49142202A JPS6011471B2 (ja) | 1974-12-10 | 1974-12-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49142202A JPS6011471B2 (ja) | 1974-12-10 | 1974-12-10 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60263374A Division JPS61190974A (ja) | 1985-11-22 | 1985-11-22 | 相補型ｍｉｓ電界効果半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5168186A JPS5168186A (en) | 1976-06-12 |
| JPS6011471B2 true JPS6011471B2 (ja) | 1985-03-26 |
Family
ID=15309754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49142202A Expired JPS6011471B2 (ja) | 1974-12-10 | 1974-12-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6011471B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61190974A (ja) * | 1985-11-22 | 1986-08-25 | Nec Corp | 相補型ｍｉｓ電界効果半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4917688A (ja) * | 1972-06-05 | 1974-02-16 | ||
| JPS4984587A (ja) * | 1972-12-19 | 1974-08-14 |
-
1974
- 1974-12-10 JP JP49142202A patent/JPS6011471B2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4917688A (ja) * | 1972-06-05 | 1974-02-16 | ||
| JPS4984587A (ja) * | 1972-12-19 | 1974-08-14 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5168186A (en) | 1976-06-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4033797A (en) | Method of manufacturing a complementary metal-insulation-semiconductor circuit | |
| JPS59130465A (ja) | Ｍｉｓ半導体装置の製造方法 | |
| JPH07120705B2 (ja) | 素子間分離領域を有する半導体装置の製造方法 | |
| JPH01151268A (ja) | 半導体装置の製造方法 | |
| JPS6011471B2 (ja) | 半導体装置 | |
| JPH0351309B2 (ja) | ||
| JP2996694B2 (ja) | 半導体スタックトｃｍｏｓ装置の製造方法 | |
| JPS63181378A (ja) | 半導体装置の製造方法 | |
| JPH0127589B2 (ja) | ||
| JPS63128626A (ja) | 半導体集積回路装置のコンタクト形成方法 | |
| JPH0247849A (ja) | 半導体装置 | |
| JPH1117028A (ja) | 半導体記憶装置 | |
| JP3521921B2 (ja) | 半導体装置の製造方法 | |
| JP2971083B2 (ja) | 半導体装置 | |
| JPS63133662A (ja) | 半導体装置の製造方法 | |
| JP2506864B2 (ja) | Ｍｏｓ半導体装置の製造方法 | |
| JPH02201932A (ja) | 高耐圧ｍｏｓ電界効果トランジスタ | |
| JP2988067B2 (ja) | 絶縁型電界効果トランジスタの製造方法 | |
| JPH02150058A (ja) | バイポーラｃｍｏｓ複合型半導体装置 | |
| JP2596097B2 (ja) | 半導体装置の製造方法 | |
| JPS61190974A (ja) | 相補型ｍｉｓ電界効果半導体装置 | |
| JPH02192125A (ja) | 縦型ｍｏｓｆｅｔの製造方法 | |
| JPH02125474A (ja) | 電界効果トランジスタの製造方法 | |
| JPH04237160A (ja) | バイポーラｃｍｏｓ複合型半導体装置 | |
| JPS6047749B2 (ja) | 半導体装置の製造方法 |