JPH04237160A - バイポーラｃｍｏｓ複合型半導体装置 - Google Patents
バイポーラｃｍｏｓ複合型半導体装置Info
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- JPH04237160A JPH04237160A JP549291A JP549291A JPH04237160A JP H04237160 A JPH04237160 A JP H04237160A JP 549291 A JP549291 A JP 549291A JP 549291 A JP549291 A JP 549291A JP H04237160 A JPH04237160 A JP H04237160A
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Links
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は同一半導体基板にバイポ
ーラトランジスタおよびＭＯＳトランジスタが形成され
ているバイポーラＣＭＯＳ複合型半導体装置に関する。
ーラトランジスタおよびＭＯＳトランジスタが形成され
ているバイポーラＣＭＯＳ複合型半導体装置に関する。
【０００２】
【従来の技術】図２は、従来のバイポーラＣＭＯＳ複合
型半導体装置の一例を示す断面図である。同図において
は、Ｐ型半導体基板１上に形成されているフィールド酸
化膜３により、３個の素子領域が相互に絶縁分離され，
形成されている。
型半導体装置の一例を示す断面図である。同図において
は、Ｐ型半導体基板１上に形成されているフィールド酸
化膜３により、３個の素子領域が相互に絶縁分離され，
形成されている。
【０００３】同図における左側の素子領域はＰチャネル
ＭＯＳトランジスタ領域である。この領域において、半
導体基板１上にはＮウエル拡散領域６が形成されている
。Ｎウエル拡散領域６上にはゲート酸化膜２０が形成さ
れており、ゲート酸化膜２０上には多結晶シリコンから
なるＰチャネルゲート電極１４が選択的に形成されてい
る。Ｎウエル拡散領域６表面には、Ｐチャネルゲート電
極１４に対して自己整合的にＰ＋ 型ソース・ドレイン
拡散領域７が形成されている。フィールド酸化膜３，Ｐ
チャネルゲート電極１４，およびゲート酸化膜２０上に
は燐を高濃度に添加したシリコン酸化物（以下、ＰＳＧ
という）からなる絶縁膜４が被覆されており、絶縁膜４
およびゲート酸化膜２０の所定位置にはＰ＋ 型ソース
・ドレイン拡散領域７に到達するコンタクト孔が設けら
れている。このコンタクト孔により、金属配線１３はＰ
＋ 型ソース・ドレイン拡散領域７と接続されている。
ＭＯＳトランジスタ領域である。この領域において、半
導体基板１上にはＮウエル拡散領域６が形成されている
。Ｎウエル拡散領域６上にはゲート酸化膜２０が形成さ
れており、ゲート酸化膜２０上には多結晶シリコンから
なるＰチャネルゲート電極１４が選択的に形成されてい
る。Ｎウエル拡散領域６表面には、Ｐチャネルゲート電
極１４に対して自己整合的にＰ＋ 型ソース・ドレイン
拡散領域７が形成されている。フィールド酸化膜３，Ｐ
チャネルゲート電極１４，およびゲート酸化膜２０上に
は燐を高濃度に添加したシリコン酸化物（以下、ＰＳＧ
という）からなる絶縁膜４が被覆されており、絶縁膜４
およびゲート酸化膜２０の所定位置にはＰ＋ 型ソース
・ドレイン拡散領域７に到達するコンタクト孔が設けら
れている。このコンタクト孔により、金属配線１３はＰ
＋ 型ソース・ドレイン拡散領域７と接続されている。
【０００４】図２中央に形成された素子領域は、Ｎチャ
ネルＭＯＳトランジスタ領域である。この素子領域にお
いて、半導体基板１表面にはＰ＋ 型埋込み層が形成さ
れており、Ｐ＋ 型埋込み層上にＰウエル拡散領域５が
形成されている。Ｐウエル拡散領域５上には、ゲート酸
化膜２０が形成されている。ゲート酸化膜２０上には多
結晶シリコンからなるＮチャネルゲート電極１５が選択
的に形成されている。Ｐウエル拡散領域５表面には、Ｎ
チャネルゲート電極１５に対して自己整合的にＮ＋ 型
ソース・ドレイン拡散領域８が形成されている。フィー
ルド酸化膜３，Ｎチャネルゲート電極１５，およびゲー
ト酸化膜２０上にはＰＳＧからなる絶縁膜４が被覆され
ており、絶縁膜４およびゲート酸化膜２０の所定位置に
はＮ＋ 型ソース・ドレイン拡散領域８に到達するコン
タクト孔が設けられている。このコンタクト孔により、
金属配線１３はＮ＋ 型ソース・ドレイン拡散領域８と
接続されている。
ネルＭＯＳトランジスタ領域である。この素子領域にお
いて、半導体基板１表面にはＰ＋ 型埋込み層が形成さ
れており、Ｐ＋ 型埋込み層上にＰウエル拡散領域５が
形成されている。Ｐウエル拡散領域５上には、ゲート酸
化膜２０が形成されている。ゲート酸化膜２０上には多
結晶シリコンからなるＮチャネルゲート電極１５が選択
的に形成されている。Ｐウエル拡散領域５表面には、Ｎ
チャネルゲート電極１５に対して自己整合的にＮ＋ 型
ソース・ドレイン拡散領域８が形成されている。フィー
ルド酸化膜３，Ｎチャネルゲート電極１５，およびゲー
ト酸化膜２０上にはＰＳＧからなる絶縁膜４が被覆され
ており、絶縁膜４およびゲート酸化膜２０の所定位置に
はＮ＋ 型ソース・ドレイン拡散領域８に到達するコン
タクト孔が設けられている。このコンタクト孔により、
金属配線１３はＮ＋ 型ソース・ドレイン拡散領域８と
接続されている。
【０００５】図２右側の素子領域は、バイポーラトラン
ジスタ領域である。バイポーラトランジスタ領域におい
て、半導体基板１表面にＮ＋ 埋込み層が形成されてお
り、半導体基板１上にはＮ型エピタキシャル層２が形成
されている。Ｎ型エピタキシャル層２表面からＮ＋ 埋
込み層に到達する領域に、Ｎ＋ 型コレクタ拡散領域１
２が形成されている。またＮ型エピタキシャル層２表面
には、Ｐ型拡散領域９が形成されている。さらにＰ型拡
散領域９表面にはＮ＋ 型エミッタ拡散領域１１が形成
されており、Ｐ型拡散領域９右端部にはＰ＋ 型ベース
拡散領域１０が形成されている。Ｎ型エピタキシャル層
２上には、マスク酸化膜１９が形成されている。Ｎ＋
型エミッタ拡散領域１１上のマスク酸化膜１９にはコン
タクト孔が設けられ、コンタクト孔を埋込んでＮ＋ 型
エミッタ拡散領域１１と接続した多結晶シリコンからな
るエミッタ電極１７がマスク酸化膜１９上に選択的に形
成されている。エミッタ電極１７，およびマスク酸化膜
１９上には絶縁膜４が被覆されており、絶縁膜４，並び
にマスク酸化膜１９の所定位置には、Ｐ＋ 型ベース拡
散領域１０，およびＮ＋ 型コレクタ拡散領域１２に到
達するコンタクト孔が設けられている。また絶縁膜４の
所定位置には、エミッタ電極１７に到達するコンタクト
孔が設けられている。金属配線１３は、これらのコンタ
クト孔を埋込んで絶縁膜４上に選択的に形成される。こ
れにより、各金属配線１３はＰ＋ 型ベース拡散領域１
０，エミッタ電極１７，およびＮ＋ 型コレクタ拡散領
域１２と接続されている。
ジスタ領域である。バイポーラトランジスタ領域におい
て、半導体基板１表面にＮ＋ 埋込み層が形成されてお
り、半導体基板１上にはＮ型エピタキシャル層２が形成
されている。Ｎ型エピタキシャル層２表面からＮ＋ 埋
込み層に到達する領域に、Ｎ＋ 型コレクタ拡散領域１
２が形成されている。またＮ型エピタキシャル層２表面
には、Ｐ型拡散領域９が形成されている。さらにＰ型拡
散領域９表面にはＮ＋ 型エミッタ拡散領域１１が形成
されており、Ｐ型拡散領域９右端部にはＰ＋ 型ベース
拡散領域１０が形成されている。Ｎ型エピタキシャル層
２上には、マスク酸化膜１９が形成されている。Ｎ＋
型エミッタ拡散領域１１上のマスク酸化膜１９にはコン
タクト孔が設けられ、コンタクト孔を埋込んでＮ＋ 型
エミッタ拡散領域１１と接続した多結晶シリコンからな
るエミッタ電極１７がマスク酸化膜１９上に選択的に形
成されている。エミッタ電極１７，およびマスク酸化膜
１９上には絶縁膜４が被覆されており、絶縁膜４，並び
にマスク酸化膜１９の所定位置には、Ｐ＋ 型ベース拡
散領域１０，およびＮ＋ 型コレクタ拡散領域１２に到
達するコンタクト孔が設けられている。また絶縁膜４の
所定位置には、エミッタ電極１７に到達するコンタクト
孔が設けられている。金属配線１３は、これらのコンタ
クト孔を埋込んで絶縁膜４上に選択的に形成される。こ
れにより、各金属配線１３はＰ＋ 型ベース拡散領域１
０，エミッタ電極１７，およびＮ＋ 型コレクタ拡散領
域１２と接続されている。
【０００６】従来のバイポーラＣＭＯＳ複合型半導体装
置は上述の如く構成されており、ゲート電極１４，１５
およびエミッタ電極１７は同一膜厚の多結晶シリコン膜
により形成されている。ゲート電極１５の多結晶シリコ
ン膜には不純物として燐，および砒素が添加されており
、ゲート電極１４の多結晶シリコン膜には燐，およびボ
ロンが添加されている。エミッタ電極１７の多結晶シリ
コン膜には砒素が添加されている。また、ソース・ドレ
イン拡散領域７，８，およびベース拡散領域１０，およ
びコレクタ拡散領域１２には、アルミニウム等からなる
金属配線１３が直接接続されている。
置は上述の如く構成されており、ゲート電極１４，１５
およびエミッタ電極１７は同一膜厚の多結晶シリコン膜
により形成されている。ゲート電極１５の多結晶シリコ
ン膜には不純物として燐，および砒素が添加されており
、ゲート電極１４の多結晶シリコン膜には燐，およびボ
ロンが添加されている。エミッタ電極１７の多結晶シリ
コン膜には砒素が添加されている。また、ソース・ドレ
イン拡散領域７，８，およびベース拡散領域１０，およ
びコレクタ拡散領域１２には、アルミニウム等からなる
金属配線１３が直接接続されている。
【０００７】
【発明が解決しようとする課題】しかしながら上述の従
来のバイポーラＣＭＯＳ複合型半導体装置においては、
バイポーラトランジスタのベース拡散領域１０，および
コレクタ拡散領域１２には多結晶シリコン膜による引き
出し電極が無いため、絶縁膜４，並びにマスク酸化膜１
９に開口された深いコンタクト孔を通じて導通をとる必
要があり、金属配線１３用のアルミニウム膜等の被覆性
（ステップカバレッジ）が悪くなり、この部分での金属
配線１３の抵抗値の増大，断線が起りやすくなる。
来のバイポーラＣＭＯＳ複合型半導体装置においては、
バイポーラトランジスタのベース拡散領域１０，および
コレクタ拡散領域１２には多結晶シリコン膜による引き
出し電極が無いため、絶縁膜４，並びにマスク酸化膜１
９に開口された深いコンタクト孔を通じて導通をとる必
要があり、金属配線１３用のアルミニウム膜等の被覆性
（ステップカバレッジ）が悪くなり、この部分での金属
配線１３の抵抗値の増大，断線が起りやすくなる。
【０００８】また、通常のＭＯＳトランジスタのゲート
酸化膜２０の膜厚は約２５〜４５ｎｍであり、バイポー
ラトランジスタのマスク酸化膜１９の膜厚は約１８０〜
２５０ｎｍである。各電極間を絶縁するための絶縁膜４
の膜厚は約７００〜１０００ｎｍである。製造工程にお
いてはこれらの膜を同時にエッチングするため、最も膜
厚と厚いベース拡散領域１０，およびコレクタ拡散領域
１２上の絶縁膜４，並びにマスク酸化膜１９を基板表面
まで開口できるエッチング時間に設定してエッチングを
行なっている。従って、ソース・ドレイン拡散層領域７
，８，およびゲート電極１４，１５，およびエミッタ電
極１７上に形成されるコンタクト孔はオーバーエッチン
グされて設計値より大きな径となる。これによりコンタ
クト孔の余裕を見込んでおく必要があり、素子寸法の縮
小に対する大きな制約となる。
酸化膜２０の膜厚は約２５〜４５ｎｍであり、バイポー
ラトランジスタのマスク酸化膜１９の膜厚は約１８０〜
２５０ｎｍである。各電極間を絶縁するための絶縁膜４
の膜厚は約７００〜１０００ｎｍである。製造工程にお
いてはこれらの膜を同時にエッチングするため、最も膜
厚と厚いベース拡散領域１０，およびコレクタ拡散領域
１２上の絶縁膜４，並びにマスク酸化膜１９を基板表面
まで開口できるエッチング時間に設定してエッチングを
行なっている。従って、ソース・ドレイン拡散層領域７
，８，およびゲート電極１４，１５，およびエミッタ電
極１７上に形成されるコンタクト孔はオーバーエッチン
グされて設計値より大きな径となる。これによりコンタ
クト孔の余裕を見込んでおく必要があり、素子寸法の縮
小に対する大きな制約となる。
【０００９】さらに、エミッタ電極１７の多結晶シリコ
ンおよびソース・ドレイン拡散層領域７，８表面の単結
晶シリコンが、異方性エッチングのオーバーエッチング
によりダメージを受け、半導体装置の電気的特性に悪影
響を与えることになる。
ンおよびソース・ドレイン拡散層領域７，８表面の単結
晶シリコンが、異方性エッチングのオーバーエッチング
によりダメージを受け、半導体装置の電気的特性に悪影
響を与えることになる。
【００１０】さらにまた、上述したコンタクト孔は非常
に小さいため、コンタクト孔開口後に、半導体装置の電
気的特性を検査することが不可能になる。
に小さいため、コンタクト孔開口後に、半導体装置の電
気的特性を検査することが不可能になる。
【００１１】本発明の目的はかかる問題点を解消するバ
イポーラＣＭＯＳ複合型半導体装置を提供することにあ
る。
イポーラＣＭＯＳ複合型半導体装置を提供することにあ
る。
【００１２】
【課題を解決するための手段】本発明のバイポーラＣＭ
ＯＳ複合型半導体装置は、同一膜厚の多結晶シリコンに
より形成されたベース電極，エミッタ電極，コレクタ電
極，ソース電極，ドレイン電極，およびゲート電極を有
し、ベース電極，エミッタ電極，コレクタ電極，ソース
電極，およびドレイン電極は各々の金属配線とベース拡
散領域，エミッタ拡散領域，コレクタ拡散領域，ソース
拡散領域，およびドレイン拡散領域との間を電気的に接
続する。さらに本発明のバイポーラＣＭＯＳ複合型半導
体装置は、ベース電極，エミッタ電極，コレクタ電極，
ソース電極，およびドレイン電極と半導体基板の間に同
一膜厚の絶縁膜を有している。
ＯＳ複合型半導体装置は、同一膜厚の多結晶シリコンに
より形成されたベース電極，エミッタ電極，コレクタ電
極，ソース電極，ドレイン電極，およびゲート電極を有
し、ベース電極，エミッタ電極，コレクタ電極，ソース
電極，およびドレイン電極は各々の金属配線とベース拡
散領域，エミッタ拡散領域，コレクタ拡散領域，ソース
拡散領域，およびドレイン拡散領域との間を電気的に接
続する。さらに本発明のバイポーラＣＭＯＳ複合型半導
体装置は、ベース電極，エミッタ電極，コレクタ電極，
ソース電極，およびドレイン電極と半導体基板の間に同
一膜厚の絶縁膜を有している。
【００１３】
【実施例】次に本発明について図面を参照して説明する
。図１は本発明の一実施例を説明するための断面図であ
る。本実施例と従来のバイポーラＣＭＯＳ複合型半導体
装置との相違点は、バイポーラトランジスタおよびＭＯ
Ｓトランジスタの電極構造に係わる点にある。
。図１は本発明の一実施例を説明するための断面図であ
る。本実施例と従来のバイポーラＣＭＯＳ複合型半導体
装置との相違点は、バイポーラトランジスタおよびＭＯ
Ｓトランジスタの電極構造に係わる点にある。
【００１４】Ｎ型エピタキシャル層２上，Ｐ＋ 型ソー
ス・ドレイン拡散領域７上，およびＮ＋ 型ソース・ド
レイン拡散領域８上にはマスク酸化膜１９が形成されて
おり、マスク酸化膜１９にはＰ＋ 型ベース拡散領域１
０，Ｎ＋ 型エミッタ拡散領域１１，Ｎ＋ 型コレクタ
拡散領域１２，Ｐ＋ 型ソース・ドレイン拡散領域７，
およびＮ＋ 型ソース・ドレイン拡散領域８に到達する
コンタクト孔が設けられている。またマスク酸化膜１９
上には、ベース電極１６，エミッタ電極１７，コレクタ
電極１８，Ｎチャネルソース・ドレイン電極２１，およ
びＰチャネルソース・ドレイン電極２２が前記コンタク
ト孔を埋込んで選択的に形成されている。Ｐチャネルゲ
ート電極１４，Ｎチャネルゲート電極１５，ベース電極
１６，エミッタ電極１７，コレクタ電極１８，Ｎチャネ
ルソース・ドレイン電極２１，およびＰチャネルソース
・ドレイン電極２２は、同一膜厚の多結晶シリコンによ
り形成されている。Ｐチャネルゲート電極１４，Ｎチャ
ネルゲート電極１５，ベース電極１６，エミッタ電極１
７，コレクタ電極１８，Ｎチャネルソース・ドレイン電
極２１，およびＰチャネルソース・ドレイン電極２２上
にはＰＳＧからなる絶縁膜４が形成され、絶縁膜４の所
定位置にはＰチャネルゲート電極１４，Ｎチャネルゲー
ト電極１５，ベース電極１６，エミッタ電極１７，コレ
クタ電極１８，Ｎチャネルソース・ドレイン電極２１，
およびＰチャネルソース・ドレイン電極２２に到達する
コンタクト孔が設けられ、これらのコンタクト孔を埋込
んだ例えばアルミニウムからなる金属配線１３が形成さ
れている。
ス・ドレイン拡散領域７上，およびＮ＋ 型ソース・ド
レイン拡散領域８上にはマスク酸化膜１９が形成されて
おり、マスク酸化膜１９にはＰ＋ 型ベース拡散領域１
０，Ｎ＋ 型エミッタ拡散領域１１，Ｎ＋ 型コレクタ
拡散領域１２，Ｐ＋ 型ソース・ドレイン拡散領域７，
およびＮ＋ 型ソース・ドレイン拡散領域８に到達する
コンタクト孔が設けられている。またマスク酸化膜１９
上には、ベース電極１６，エミッタ電極１７，コレクタ
電極１８，Ｎチャネルソース・ドレイン電極２１，およ
びＰチャネルソース・ドレイン電極２２が前記コンタク
ト孔を埋込んで選択的に形成されている。Ｐチャネルゲ
ート電極１４，Ｎチャネルゲート電極１５，ベース電極
１６，エミッタ電極１７，コレクタ電極１８，Ｎチャネ
ルソース・ドレイン電極２１，およびＰチャネルソース
・ドレイン電極２２は、同一膜厚の多結晶シリコンによ
り形成されている。Ｐチャネルゲート電極１４，Ｎチャ
ネルゲート電極１５，ベース電極１６，エミッタ電極１
７，コレクタ電極１８，Ｎチャネルソース・ドレイン電
極２１，およびＰチャネルソース・ドレイン電極２２上
にはＰＳＧからなる絶縁膜４が形成され、絶縁膜４の所
定位置にはＰチャネルゲート電極１４，Ｎチャネルゲー
ト電極１５，ベース電極１６，エミッタ電極１７，コレ
クタ電極１８，Ｎチャネルソース・ドレイン電極２１，
およびＰチャネルソース・ドレイン電極２２に到達する
コンタクト孔が設けられ、これらのコンタクト孔を埋込
んだ例えばアルミニウムからなる金属配線１３が形成さ
れている。
【００１５】
【発明の効果】以上説明したように本発明は、バイポー
ラトランジスタにおけるベース拡散領域，エミッタ拡散
領域，コレクタ拡散領域に接続されるベース電極，エミ
ッタ電極，コレクタ電極と、ＭＯＳトランジスタにおけ
るソース・ドレイン拡散領域に接続されるソース・ドレ
イン電極と、ゲート電極とが同一の膜厚の多結晶シリコ
ンで形成されている。さらに本発明は、ベース電極，エ
ミッタ電極，コレクタ電極，およびソース・ドレイン電
極と半導体基板との間に形成された酸化膜の膜厚が同一
である。この結果、各々のコンタクト孔の深さは同一に
なり、特定のコンタクト孔の径のオーバーエッチは回避
することができる。これにより、金属配線のステップカ
バレッジは改善され、特定のコンタクト孔に対する設計
寸法のマージンをとる必要は無くなり、オーバーエッチ
による基板へのダメージを緩和することが可能となる。 さらに、コンタクト孔を開口した段階で、半導体装置の
電気的特性を検査することができ、製造工程途中での不
具合点を早期発見できる。
ラトランジスタにおけるベース拡散領域，エミッタ拡散
領域，コレクタ拡散領域に接続されるベース電極，エミ
ッタ電極，コレクタ電極と、ＭＯＳトランジスタにおけ
るソース・ドレイン拡散領域に接続されるソース・ドレ
イン電極と、ゲート電極とが同一の膜厚の多結晶シリコ
ンで形成されている。さらに本発明は、ベース電極，エ
ミッタ電極，コレクタ電極，およびソース・ドレイン電
極と半導体基板との間に形成された酸化膜の膜厚が同一
である。この結果、各々のコンタクト孔の深さは同一に
なり、特定のコンタクト孔の径のオーバーエッチは回避
することができる。これにより、金属配線のステップカ
バレッジは改善され、特定のコンタクト孔に対する設計
寸法のマージンをとる必要は無くなり、オーバーエッチ
による基板へのダメージを緩和することが可能となる。 さらに、コンタクト孔を開口した段階で、半導体装置の
電気的特性を検査することができ、製造工程途中での不
具合点を早期発見できる。
【図１】本発明の一実施例を説明するための断面図であ
る。
る。
【図２】従来の技術を説明するための断面図である。
１ Ｐ型半導体基板
２ Ｎ型エピタキシャル層
３ フィールド酸化膜
４ 絶縁膜
５ Ｐウエル拡散領域
６ Ｎウエル拡散領域
７ Ｐ型ソース・ドレイン拡散領域８ Ｎ
型ソース・ドレイン拡散領域９ Ｐ型拡散領域 １０ Ｐ＋ 型ベース拡散領域 １１ Ｎ＋ 型エミッタ拡散領域１２ Ｎ
＋ 型コレクタ拡散領域１３ 金属配線 １４ Ｐチャネルゲート電極 １５ Ｎチャネルゲート電極 １６ ベース電極 １７ エミッタ電極 １８ コレクタ電極 １９ マスク酸化膜 ２０ ゲート酸化膜
型ソース・ドレイン拡散領域９ Ｐ型拡散領域 １０ Ｐ＋ 型ベース拡散領域 １１ Ｎ＋ 型エミッタ拡散領域１２ Ｎ
＋ 型コレクタ拡散領域１３ 金属配線 １４ Ｐチャネルゲート電極 １５ Ｎチャネルゲート電極 １６ ベース電極 １７ エミッタ電極 １８ コレクタ電極 １９ マスク酸化膜 ２０ ゲート酸化膜
Claims (1)
- 【請求項１】 同一半導体基板にバイポーラトランジ
スタおよびＭＯＳトランジスタが形成されているバイポ
ーラＣＭＯＳ複合型半導体装置において、前記バイポー
ラトランジスタのベース拡散領域に接続され、多結晶シ
リコンから形成されたベース電極と、前記バイポーラト
ランジスタのエミッタ拡散領域に接続され、前記ベース
電極と同一膜厚の多結晶シリコンから形成されたエミッ
タ電極と前記バイポーラトランジスタのコレクタ拡散領
域に接続され、前記ベース電極と同一膜厚の多結晶シリ
コンから形成されたコレクタ電極と前記ＭＯＳトランジ
スタのソース拡散領域に接続され、前記ベース電極と同
一膜厚の多結晶シリコンから形成されたソース電極と、
前記ＭＯＳトランジスタのドレイン拡散領域に接続され
、前記ベース電極と同一膜厚の多結晶シリコンから形成
されたドレイン電極と、前記ベース電極と同一膜厚の多
結晶シリコンから形成された前記ＭＯＳトランジスタの
ゲート電極と、前記ベース電極と前記半導体基板との間
に形成された絶縁膜と、前記ベース電極と前記半導体基
板との間に形成された前記絶縁膜と同一の膜厚を有し、
前記エミッタ電極と前記半導体基板との間に形成された
絶縁膜と、前記ベース電極と前記半導体基板との間に形
成された前記絶縁膜と同一の膜厚を有し、前記コレクタ
電極と前記半導体基板との間に形成された絶縁膜と、前
記ベース電極と前記半導体基板との間に形成された前記
絶縁膜と同一の膜厚を有し、前記ソース電極と前記半導
体基板との間に形成された絶縁膜と前記ベース電極と前
記半導体基板との間に形成された前記絶縁膜と同一の膜
厚を有し、前記ドレイン電極と前記半導体基板との間に
形成された絶縁膜と、を有することを特徴とするバイポ
ーラＣＭＯＳ複合型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP549291A JPH04237160A (ja) | 1991-01-22 | 1991-01-22 | バイポーラｃｍｏｓ複合型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP549291A JPH04237160A (ja) | 1991-01-22 | 1991-01-22 | バイポーラｃｍｏｓ複合型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04237160A true JPH04237160A (ja) | 1992-08-25 |
Family
ID=11612740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP549291A Pending JPH04237160A (ja) | 1991-01-22 | 1991-01-22 | バイポーラｃｍｏｓ複合型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04237160A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012058145A (ja) * | 2010-09-10 | 2012-03-22 | Nippon Soken Inc | センサの検知制御器および乗員検知装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5775453A (en) * | 1980-10-29 | 1982-05-12 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
| JPS61251164A (ja) * | 1985-04-30 | 1986-11-08 | Fujitsu Ltd | Ｂｉ−ＭＩＳ集積回路の製造方法 |
-
1991
- 1991-01-22 JP JP549291A patent/JPH04237160A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5775453A (en) * | 1980-10-29 | 1982-05-12 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
| JPS61251164A (ja) * | 1985-04-30 | 1986-11-08 | Fujitsu Ltd | Ｂｉ−ＭＩＳ集積回路の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012058145A (ja) * | 2010-09-10 | 2012-03-22 | Nippon Soken Inc | センサの検知制御器および乗員検知装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980317 |