JP2562868B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置及びその製造方法に関し、例え
ば高抵抗負荷型MOSスタティックRAMに好適な半導体装置
及びその製造方法に関するものである。
ば高抵抗負荷型MOSスタティックRAMに好適な半導体装置
及びその製造方法に関するものである。
［従来の技術］ 高抵抗負荷型MOSスタティックRAMのメモリセルは、２
個の高抵抗と４個のＮ型MOSトランジスタで構成されて
おり、その微細化にともない配線用に２層の多結晶シリ
コンを採用した製造方法が一般的なものとなっている。
そして、第２層多結晶シリコンは直接導電層であるN+拡
散層や第１層多結晶シリコンと結線されている。
個の高抵抗と４個のＮ型MOSトランジスタで構成されて
おり、その微細化にともない配線用に２層の多結晶シリ
コンを採用した製造方法が一般的なものとなっている。
そして、第２層多結晶シリコンは直接導電層であるN+拡
散層や第１層多結晶シリコンと結線されている。
第２図は従来からの代表的なメモリセルの要部構造を
示す模式断面図である。図において、10はＰ型基板又は
所定の基板に形成されたＰ型ウエルで、本図の場合はＰ
型基板である。12はフィールド酸化膜、14はゲート酸化
膜、16はN+の第１層多結晶シリコン（第１の多結晶シリ
コン層）、18はN+拡散層、20はCVD法によって形成され
た酸化膜（以下CVD酸化膜という）、22はN+拡散層18へ
のダイレクトコンタクト、24はN+の第２層多結晶シリコ
ン（第２の多結晶シリコン層）、26は第２層多結晶シリ
コン24の中に設けられた高抵抗部である。なお、この高
抵抗部26の形成以後の工程で形成される部分は省略され
ている。
示す模式断面図である。図において、10はＰ型基板又は
所定の基板に形成されたＰ型ウエルで、本図の場合はＰ
型基板である。12はフィールド酸化膜、14はゲート酸化
膜、16はN+の第１層多結晶シリコン（第１の多結晶シリ
コン層）、18はN+拡散層、20はCVD法によって形成され
た酸化膜（以下CVD酸化膜という）、22はN+拡散層18へ
のダイレクトコンタクト、24はN+の第２層多結晶シリコ
ン（第２の多結晶シリコン層）、26は第２層多結晶シリ
コン24の中に設けられた高抵抗部である。なお、この高
抵抗部26の形成以後の工程で形成される部分は省略され
ている。
次に、以上のような構造のメモリセルの製造方法につ
いて述べる。まず、Ｐ型基板10又はＰ型ウエルの主表面
を選択酸化し、フィールド酸化膜12を形成する。つい
で、チャネル用の不純物イオン注入を行った後、ゲート
酸化膜14を形成する。その上に、アンドーピングの多結
晶シリコンが堆積されると共に、リン（Ｐ）が蒸着等の
方法により堆積される。この場合、多結晶シリコンにリ
ンがドープされて低抵抗化された多結晶シリコン層が得
られる。そして、所定のパターニング後、エッチングに
より第１層多結晶シリコン16のゲート電極が形成され
る。
いて述べる。まず、Ｐ型基板10又はＰ型ウエルの主表面
を選択酸化し、フィールド酸化膜12を形成する。つい
で、チャネル用の不純物イオン注入を行った後、ゲート
酸化膜14を形成する。その上に、アンドーピングの多結
晶シリコンが堆積されると共に、リン（Ｐ）が蒸着等の
方法により堆積される。この場合、多結晶シリコンにリ
ンがドープされて低抵抗化された多結晶シリコン層が得
られる。そして、所定のパターニング後、エッチングに
より第１層多結晶シリコン16のゲート電極が形成され
る。
ついで、このゲート電極をセルフアライメントのマス
クとしてヒ素（As）のイオン注入がＰ型基板10の主表面
に対して行われ、N+拡散層18が形成される。そして、全
面にCVD酸化膜20が形成されると共に、所定のパターニ
ングが行われ、ダイレクトコンタクト22を形成するため
のエッチングがCVD酸化膜20に対して行われ、コンタク
トホール27が形成される。
クとしてヒ素（As）のイオン注入がＰ型基板10の主表面
に対して行われ、N+拡散層18が形成される。そして、全
面にCVD酸化膜20が形成されると共に、所定のパターニ
ングが行われ、ダイレクトコンタクト22を形成するため
のエッチングがCVD酸化膜20に対して行われ、コンタク
トホール27が形成される。
さらに、アンドーピングの多結晶シリコンの堆積が行
われ、所定のパターニングの後、エッチングが行われ
る。そして、高抵抗部26上のレジストを残してヒ素の注
入が行われ、適宜の拡散工程を経て、低抵抗の第２層多
結晶シリコン24が形成される。この場合、アンドーピン
グの多結晶シリコンは高抵抗であるから、高抵抗部26は
高抵抗特性を保持するが、他の部分はヒ素の注入により
低抵抗化されて導電配線として使用される。
われ、所定のパターニングの後、エッチングが行われ
る。そして、高抵抗部26上のレジストを残してヒ素の注
入が行われ、適宜の拡散工程を経て、低抵抗の第２層多
結晶シリコン24が形成される。この場合、アンドーピン
グの多結晶シリコンは高抵抗であるから、高抵抗部26は
高抵抗特性を保持するが、他の部分はヒ素の注入により
低抵抗化されて導電配線として使用される。
なお、以上の工程の後は、詳細説明は省略するが、通
常のコンタクト、アルミ配線、パッシベーション等が行
われ、高抵抗型MOSスタティックRAMが完成する。
常のコンタクト、アルミ配線、パッシベーション等が行
われ、高抵抗型MOSスタティックRAMが完成する。
［発明が解決しようとする課題］ 上記のような従来の半導体装置及びその製造方法で
は、これによって形成されるスタティックRAMは、その
第２層多結晶シリコン24に高抵抗部26とその他の低抵抗
部を形成して、高抵抗素子と低抵抗配線の両方に使用し
ているから、高抵抗部26の抵抗値が低下することのない
ように、低抵抗部を形成するための注入不純物が横方向
すなわち高抵抗部26の中に拡散しないように抑制する必
要があった。このため、拡散係数の小さいヒ素を低抵抗
化のための不純物源として選択していた。
は、これによって形成されるスタティックRAMは、その
第２層多結晶シリコン24に高抵抗部26とその他の低抵抗
部を形成して、高抵抗素子と低抵抗配線の両方に使用し
ているから、高抵抗部26の抵抗値が低下することのない
ように、低抵抗部を形成するための注入不純物が横方向
すなわち高抵抗部26の中に拡散しないように抑制する必
要があった。このため、拡散係数の小さいヒ素を低抵抗
化のための不純物源として選択していた。
一方、第２図にみられるように、ダイレクトコンタク
ト上では多結晶シリコンはカバレッジが良いため垂直に
掘られたコンタクトホール27の壁に沿って隙間無く堆積
されている。また、一般にイオン注入は、チャネリング
効果を防ぐ必要性から、第３図の矢印のように、通常注
入対象面に垂直の方向ではなく例えば数度傾いた方向か
ら行われている。第２層多結晶シリコン24に対するヒ素
の注入についても同様であり、加えて、ヒ素は上述した
ように拡散係数が低い。
ト上では多結晶シリコンはカバレッジが良いため垂直に
掘られたコンタクトホール27の壁に沿って隙間無く堆積
されている。また、一般にイオン注入は、チャネリング
効果を防ぐ必要性から、第３図の矢印のように、通常注
入対象面に垂直の方向ではなく例えば数度傾いた方向か
ら行われている。第２層多結晶シリコン24に対するヒ素
の注入についても同様であり、加えて、ヒ素は上述した
ように拡散係数が低い。
したがって、第２層多結晶シリコン24のうち特にダイ
レクトコンタクト22の部分には、ヒ素が満足される状態
に注入されない部分が生ずることになる。
レクトコンタクト22の部分には、ヒ素が満足される状態
に注入されない部分が生ずることになる。
また、最近のように微細化が要求される場合には、熱
処理を最少限に止めるのが通例であるため、注入された
ヒ素の拡散も不十分となり、ダイレクトコンタクト22の
抵抗値が高くなってしまうという問題が生じてきた。
処理を最少限に止めるのが通例であるため、注入された
ヒ素の拡散も不十分となり、ダイレクトコンタクト22の
抵抗値が高くなってしまうという問題が生じてきた。
この発明は上述のような問題点を解決するためになさ
れたもので、不純物のイオン注入の均一化を図るととも
に、不純物拡散のための熱処理を低温で行っても良好な
ダイレクトコンタクトが達成できる半導体装置及びその
製造方法を提供することを目的とするものである。
れたもので、不純物のイオン注入の均一化を図るととも
に、不純物拡散のための熱処理を低温で行っても良好な
ダイレクトコンタクトが達成できる半導体装置及びその
製造方法を提供することを目的とするものである。
［課題を解決するための手段］ この発明に係る半導体装置の製造方法は、基板上に選
択的に不純物拡散層及び全面に絶縁膜を形成する工程
と、上記絶縁膜にコンタクトホールを形成する工程と、
不純物がドープされた多結晶シリコンを全面に堆積する
工程と、上記多結晶シリコンを上記コンタクトホール内
のみに選択的に残存させる工程と、全面にアンドープの
導電層を形成し、パターニングする工程と、上記アンド
ープの導電層に選択的に不純物をイオン注入する工程
と、熱処理により上記イオン注入された不純物を活性化
させるとともに、上記コンタクトホール内の多結晶シリ
コン中の不純物を拡散させ、上記基板及び上記導電層の
境界接続部に不純物領域を形成する工程とを有するもの
である。
択的に不純物拡散層及び全面に絶縁膜を形成する工程
と、上記絶縁膜にコンタクトホールを形成する工程と、
不純物がドープされた多結晶シリコンを全面に堆積する
工程と、上記多結晶シリコンを上記コンタクトホール内
のみに選択的に残存させる工程と、全面にアンドープの
導電層を形成し、パターニングする工程と、上記アンド
ープの導電層に選択的に不純物をイオン注入する工程
と、熱処理により上記イオン注入された不純物を活性化
させるとともに、上記コンタクトホール内の多結晶シリ
コン中の不純物を拡散させ、上記基板及び上記導電層の
境界接続部に不純物領域を形成する工程とを有するもの
である。
そして、上述の製造方法において、上記多結晶シリコ
ンにドープされる不純物はリンであり、上記導電層にイ
オン注入される不純物はヒ素であることが望ましい。
ンにドープされる不純物はリンであり、上記導電層にイ
オン注入される不純物はヒ素であることが望ましい。
また、この発明に係る半導体装置は、第１の導電層
と、この導電層上に設けられた絶縁層と、この絶縁層に
設けられたコンタクトホールと、このコンタクトホール
内に設けられた不純物を含む多結晶シリコンと、上記絶
縁層上に設けられた第２の導電層を有し、上記第１の導
電層及び第２の導電層は上記コンタクトホール内の多結
晶シリコンと接続されるとともに、この接続領域は上記
多結晶シリコンの不純物が拡散されてなる不純物領域で
構成されるものである。
と、この導電層上に設けられた絶縁層と、この絶縁層に
設けられたコンタクトホールと、このコンタクトホール
内に設けられた不純物を含む多結晶シリコンと、上記絶
縁層上に設けられた第２の導電層を有し、上記第１の導
電層及び第２の導電層は上記コンタクトホール内の多結
晶シリコンと接続されるとともに、この接続領域は上記
多結晶シリコンの不純物が拡散されてなる不純物領域で
構成されるものである。
［作用］ この発明においては、N+拡散層上に形成されたダイレ
クトコンタクトホールがリンを同時添加した多結晶シリ
コンで丁度埋め込まれるからその面は平らかになり、つ
いで、その上に堆積されるアンドープの第２の多結晶シ
リコン層のこの部分の凹凸がなくなる。この為、その後
に行うヒ素のイオン注入工程においてヒ素が入らない場
所、つまりいわばデッドスペースのような所が非常に少
なくなるから、低抵抗化のための熱処理温度も低くても
よくなる。
クトコンタクトホールがリンを同時添加した多結晶シリ
コンで丁度埋め込まれるからその面は平らかになり、つ
いで、その上に堆積されるアンドープの第２の多結晶シ
リコン層のこの部分の凹凸がなくなる。この為、その後
に行うヒ素のイオン注入工程においてヒ素が入らない場
所、つまりいわばデッドスペースのような所が非常に少
なくなるから、低抵抗化のための熱処理温度も低くても
よくなる。
また、埋め込まれたリンドープ多結晶シリコン中のリ
ンは拡散係数が大きいので、低温の熱処理でも効率よく
N+拡散層（導電層）に拡散され、この接続領域に第２の
低抵抗層による不純物領域が形成される。その結果ダイ
レクトコンタクトのオーミック性がさらに良くなる。そ
して、この現象は上述のリンドープ多結晶シリコンすな
わち第２の低抵抗層とヒ素がドープされた第２の多結晶
シリコンすなわち第１の低抵抗層との間の接触面につい
ても同様であるので、配線全体としてみても、ダイレク
トコンタクトの部分のオーミック性は良好な特性をもっ
て確保される。
ンは拡散係数が大きいので、低温の熱処理でも効率よく
N+拡散層（導電層）に拡散され、この接続領域に第２の
低抵抗層による不純物領域が形成される。その結果ダイ
レクトコンタクトのオーミック性がさらに良くなる。そ
して、この現象は上述のリンドープ多結晶シリコンすな
わち第２の低抵抗層とヒ素がドープされた第２の多結晶
シリコンすなわち第１の低抵抗層との間の接触面につい
ても同様であるので、配線全体としてみても、ダイレク
トコンタクトの部分のオーミック性は良好な特性をもっ
て確保される。
［実施例］ 以下、この発明による半導体装置をその製造方法とと
もに、添付図面に示す実施例に基づいて詳細に説明す
る。なお、第２図、第３図の従来例と同様の構成部分に
ついては、同一符号を用いることとする。
もに、添付図面に示す実施例に基づいて詳細に説明す
る。なお、第２図、第３図の従来例と同様の構成部分に
ついては、同一符号を用いることとする。
第１図の（Ａ）〜（Ｄ）には、この発明に係る半導体
装置の製造方法の一実施例が主要な製造工程毎に断面図
によって示されている。つまり、（Ａ）〜（Ｄ）は、い
ずれもダイレクトコンタクト乃至N+拡散層の近辺を示す
要部拡大断面図である。そして、この発明による半導体
装置は、その特徴的な構造が第１図（Ｄ）によって示さ
れている。
装置の製造方法の一実施例が主要な製造工程毎に断面図
によって示されている。つまり、（Ａ）〜（Ｄ）は、い
ずれもダイレクトコンタクト乃至N+拡散層の近辺を示す
要部拡大断面図である。そして、この発明による半導体
装置は、その特徴的な構造が第１図（Ｄ）によって示さ
れている。
はじめに製造方法について説明する。まず、第１図
（Ａ）に示されているコンタクトホール27の形成まで
は、上述の従来例と同様の方法で形成される。すなわ
ち、Ｐ型基板（又はＰ型ウエル）10の主表面に対し、選
択的にフィールド酸化膜12が形成される。つぎに、チャ
ネル用のイオンが注入された後、ゲート酸化膜14が形成
される。
（Ａ）に示されているコンタクトホール27の形成まで
は、上述の従来例と同様の方法で形成される。すなわ
ち、Ｐ型基板（又はＰ型ウエル）10の主表面に対し、選
択的にフィールド酸化膜12が形成される。つぎに、チャ
ネル用のイオンが注入された後、ゲート酸化膜14が形成
される。
さらに、アンドーピングの多結晶シリコンが堆積され
ると共に、リンの拡散が行われて低抵抗化される。そし
て、所定のパターニング及びエッチングが行われてゲー
ト電極として使用される第１層多結晶シリコン16が形成
される。
ると共に、リンの拡散が行われて低抵抗化される。そし
て、所定のパターニング及びエッチングが行われてゲー
ト電極として使用される第１層多結晶シリコン16が形成
される。
ついで、第１層多結晶シリコン16をセルフアライメン
トのマスクとしてヒ素の注入が行われ、導電層のN+拡散
層18が形成される。そして、CVD酸化膜20がその上に形
成された後、所定のパターニング及びエッチングによっ
て、ダイレクトコンタクトを形成するためのコンタクト
ホール27が形成される。
トのマスクとしてヒ素の注入が行われ、導電層のN+拡散
層18が形成される。そして、CVD酸化膜20がその上に形
成された後、所定のパターニング及びエッチングによっ
て、ダイレクトコンタクトを形成するためのコンタクト
ホール27が形成される。
つぎに、第１図（Ｂ）のように、リンが同時添加され
た多結晶シリコン層28が堆積・形成される。このリンド
ープの多結晶シリコン層28の膜厚は、好ましくは、コン
タクトホール27の短辺の長さの半分に設定される。この
ようにすると、コンタクトホール27はほぼ一様に隙間無
く多結晶シリコン層28で埋め込まれるようになる。
た多結晶シリコン層28が堆積・形成される。このリンド
ープの多結晶シリコン層28の膜厚は、好ましくは、コン
タクトホール27の短辺の長さの半分に設定される。この
ようにすると、コンタクトホール27はほぼ一様に隙間無
く多結晶シリコン層28で埋め込まれるようになる。
この状態で、多結晶シリコンの異方性エッチングを行
うと、第１図（Ｃ）にみられるように、コンタクトホー
ル27内の多結晶シリコン層28aのみがダイレクトコンタ
クトの領域として選択的に殘される。
うと、第１図（Ｃ）にみられるように、コンタクトホー
ル27内の多結晶シリコン層28aのみがダイレクトコンタ
クトの領域として選択的に殘される。
つぎに、その上に、アンドーピングの第２層多結晶シ
リコン30が堆積・形成される。そうすると、第１図
（Ｄ）に示すように、コンタクトホール27がリンドープ
の多結晶シリコン層28aで埋められているため、第２層
多結晶シリコン30は滑らかな表面状態となる。
リコン30が堆積・形成される。そうすると、第１図
（Ｄ）に示すように、コンタクトホール27がリンドープ
の多結晶シリコン層28aで埋められているため、第２層
多結晶シリコン30は滑らかな表面状態となる。
この状態で、従来技術と同様に、高抵抗部26の形成領
域にレジストを残してヒ素をイオン注入したのち、熱処
理を行ってヒ素を活性化する。この時、多結晶シリコン
層28aによってコンタクトホール27が埋め込まれてその
上面が平坦になっているので、特にこの部分の第２層多
結晶シリコン30は平坦化されている。したがって、第３
図で説明したように、斜め方向からヒ素のイオン注入が
実施されても影になってヒ素が打込まれない、つまりヒ
素が入らない場所は少なくなる。したがって、高温の熱
処理によってヒ素をドライブインする必要がなくなる。
域にレジストを残してヒ素をイオン注入したのち、熱処
理を行ってヒ素を活性化する。この時、多結晶シリコン
層28aによってコンタクトホール27が埋め込まれてその
上面が平坦になっているので、特にこの部分の第２層多
結晶シリコン30は平坦化されている。したがって、第３
図で説明したように、斜め方向からヒ素のイオン注入が
実施されても影になってヒ素が打込まれない、つまりヒ
素が入らない場所は少なくなる。したがって、高温の熱
処理によってヒ素をドライブインする必要がなくなる。
また、多結晶シリコン層28a中のリンはこれに接続す
るN+拡散層18及び第２多結晶シリコン層30へも上述の低
温熱処理によって拡散するので、これらの境界接続部に
はリンによる不純物領域が形成される。この不純物領域
によって各接続部のオーミック性が高められるから、満
足されるコンタクト部の導通性が達成される。
るN+拡散層18及び第２多結晶シリコン層30へも上述の低
温熱処理によって拡散するので、これらの境界接続部に
はリンによる不純物領域が形成される。この不純物領域
によって各接続部のオーミック性が高められるから、満
足されるコンタクト部の導通性が達成される。
その後、PSG（リンガラス）の堆積、コンタクトホー
ルの形成、アルミ配線、パッシベーション等従来と同様
の工程を経て、スタティックRAMの形成が終了する。
ルの形成、アルミ配線、パッシベーション等従来と同様
の工程を経て、スタティックRAMの形成が終了する。
以上、第１図（Ｄ）に見られるように、この発明によ
る半導体装置は、N+拡散層18の導電層と、この上に設け
られたCVD酸化膜20の絶縁層と、この絶縁層に設けられ
たコンタクトホール27と、このホール内に設けられた多
結晶シリコン28aの第２の低抵抗層と、絶縁層上に設け
られた多結晶シリコン層30の第１の低抵抗層とを有する
ものである。そして、このようにして、導電層及び第１
の低抵抗層は第２の低抵抗層と接続されているが、この
接続領域には第２の低抵抗層による不純物領域が形成さ
れてオーミック性の向上が図られていることをその特徴
としているものである。
る半導体装置は、N+拡散層18の導電層と、この上に設け
られたCVD酸化膜20の絶縁層と、この絶縁層に設けられ
たコンタクトホール27と、このホール内に設けられた多
結晶シリコン28aの第２の低抵抗層と、絶縁層上に設け
られた多結晶シリコン層30の第１の低抵抗層とを有する
ものである。そして、このようにして、導電層及び第１
の低抵抗層は第２の低抵抗層と接続されているが、この
接続領域には第２の低抵抗層による不純物領域が形成さ
れてオーミック性の向上が図られていることをその特徴
としているものである。
なお、上記実施例では、第１図（Ｂ），（Ｃ）に示す
ように、リンドープの多結晶シリコン層28を堆積した
後、エッチングを行いコンタクトホール27を多結晶シリ
コン層28aで平坦に埋め込んでいるが、この平坦化エッ
チングは次のような方法であってもよい。すなわち、粘
度の低いレジストあるいはスピンオンガラスを回転塗布
して表面の凹部を埋め、その後レジストあるいはスピン
オンガラスと多結晶シリコンのエッチング比がほぼ等し
いガスプラズマでエッチングする。
ように、リンドープの多結晶シリコン層28を堆積した
後、エッチングを行いコンタクトホール27を多結晶シリ
コン層28aで平坦に埋め込んでいるが、この平坦化エッ
チングは次のような方法であってもよい。すなわち、粘
度の低いレジストあるいはスピンオンガラスを回転塗布
して表面の凹部を埋め、その後レジストあるいはスピン
オンガラスと多結晶シリコンのエッチング比がほぼ等し
いガスプラズマでエッチングする。
さらに、例えば第１の多結晶シリコン層の上にコンタ
クトホールを設け、このコンタクトホールを介して第２
の多結晶シリコン層と上述の第１の多結晶シリコン層と
を導通・接続する場合のように、多層の多結晶シリコン
が配線に使用される半導体装置に対して適用可能である
ことは言うまでもない。
クトホールを設け、このコンタクトホールを介して第２
の多結晶シリコン層と上述の第１の多結晶シリコン層と
を導通・接続する場合のように、多層の多結晶シリコン
が配線に使用される半導体装置に対して適用可能である
ことは言うまでもない。
また、上述の実施例では、NMOS型スタティックRAMの
場合について説明したが、この発明はこれに限定される
ものではなく、他の導電型の半導体装置においても、こ
の方法を適用することは可能である。
場合について説明したが、この発明はこれに限定される
ものではなく、他の導電型の半導体装置においても、こ
の方法を適用することは可能である。
［発明の効果］ 以上のようにこの発明によれば、上層の多結晶シリコ
ン層とその下側の低抵抗層とのダイレクトコンタクトを
リンを同時添加した多結晶シリコンにてコンタクトホー
ル内に選択的に埋め込んで形成するので、このダイレク
トコンタクト上に堆積・形成された第２の多結晶シリコ
ン層の表面の段差が小さくなり、その後の低抵抗化のた
めに注入される不純物イオンが打込まれない領域がほと
んどなくなる。したがって、この不純物の活性化のため
に行う熱処理温度は低くてもすみ、しかも、良好な特性
を有するダイレクトコンタクトが形成できる。
ン層とその下側の低抵抗層とのダイレクトコンタクトを
リンを同時添加した多結晶シリコンにてコンタクトホー
ル内に選択的に埋め込んで形成するので、このダイレク
トコンタクト上に堆積・形成された第２の多結晶シリコ
ン層の表面の段差が小さくなり、その後の低抵抗化のた
めに注入される不純物イオンが打込まれない領域がほと
んどなくなる。したがって、この不純物の活性化のため
に行う熱処理温度は低くてもすみ、しかも、良好な特性
を有するダイレクトコンタクトが形成できる。
さらに、リンが上述の低温熱処理でも第１の低抵抗層
やN+拡散層に容易に拡散され、その接続境界に第２の低
抵抗層による不純物領域が形成されるので、オーミック
性はさらに向上し、ダイレクトコンタクト不良の防止を
より確実にする副次的な効果も大きい。
やN+拡散層に容易に拡散され、その接続境界に第２の低
抵抗層による不純物領域が形成されるので、オーミック
性はさらに向上し、ダイレクトコンタクト不良の防止を
より確実にする副次的な効果も大きい。
第１図（Ａ）〜（Ｄ）はこの発明による半導体装置の製
造方法の一実施例を示す主要工程の断面図、第２図は従
来の工程による半導体装置の一例を示す断面図、第３図
はイオン注入を説明する断面図である。 図において、16は第１層多結晶シリコン、18はN+拡散
層、27はコンタクトホール、28,28aは多結晶シリコン
層、30は第２層多結晶シリコンである。 なお、図中同一符号は同一又は相当部分を示す。
造方法の一実施例を示す主要工程の断面図、第２図は従
来の工程による半導体装置の一例を示す断面図、第３図
はイオン注入を説明する断面図である。 図において、16は第１層多結晶シリコン、18はN+拡散
層、27はコンタクトホール、28,28aは多結晶シリコン
層、30は第２層多結晶シリコンである。 なお、図中同一符号は同一又は相当部分を示す。
Claims (3)
- 【請求項１】基板上に選択的に不純物拡散層及び全面に
絶縁膜を形成する工程と、 上記絶縁膜にコンタクトホールを形成する工程と、 不純物がドープされた多結晶シリコンを全面に堆積する
工程と、 上記多結晶シリコンを上記コンタクトホール内のみに選
択的に残存させる工程と、 全面にアンドープの導電層を形成し、パターニングする
工程と、 上記アンドープの導電層に選択的に不純物をイオン注入
する工程と、 熱処理により上記イオン注入された不純物を活性化させ
るとともに、上記コンタクトホール内の多結晶シリコン
中の不純物を拡散させ、上記基板及び上記導電層の境界
接続部に不純物領域を形成する工程と を有することを特徴とする半導体装置の製造方法。 - 【請求項２】上記多結晶シリコンにドープされる不純物
はリンであり、上記導電層にイオン注入される不純物は
ヒ素であることを特徴とする特許請求の範囲第１項記載
の半導体装置の製造方法。 - 【請求項３】第１の導電層と、この導電層上に設けられ
た絶縁層と、この絶縁層に設けられたコンタクトホール
と、このコンタクトホール内に設けられた不純物を含む
多結晶シリコンと、上記絶縁層上に設けられた第２の導
電層を有し、 上記第１の導電層及び第２の導電層は上記コンタクトホ
ール内の多結晶シリコンと接続されるとともに、この接
続領域は上記多結晶シリコンの不純物が拡散されてなる
不純物領域であることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60026465A JP2562868B2 (ja) | 1985-02-15 | 1985-02-15 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60026465A JP2562868B2 (ja) | 1985-02-15 | 1985-02-15 | 半導体装置及びその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4313043A Division JPH05211131A (ja) | 1992-11-24 | 1992-11-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61187330A JPS61187330A (ja) | 1986-08-21 |
| JP2562868B2 true JP2562868B2 (ja) | 1996-12-11 |
Family
ID=12194265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60026465A Expired - Lifetime JP2562868B2 (ja) | 1985-02-15 | 1985-02-15 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2562868B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55165681A (en) * | 1979-06-11 | 1980-12-24 | Mitsubishi Electric Corp | Preparation of semiconductor device |
| JPS5658245A (en) * | 1979-10-16 | 1981-05-21 | Mitsubishi Electric Corp | Production of semiconductor device |
-
1985
- 1985-02-15 JP JP60026465A patent/JP2562868B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61187330A (ja) | 1986-08-21 |
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