JP2001358088A - 半導体装置 - Google Patents
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01L21/8232—Field-effect technology
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- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】デュアルゲートの各ゲートにイオン注入された
不純物が相互に拡散することがなく、トランジスタの特
性が劣化することのないようにする。 【解決手段】ｐ型ゲート２２及びｎ型ゲート２３に跨る
ように形成されたゲート電極メタル膜２４を長くしてい
るので、各ゲートにイオン注入された不純物が相互に拡
散することがなく、トランジスタの特性が劣化すること
がない。
不純物が相互に拡散することがなく、トランジスタの特
性が劣化することのないようにする。 【解決手段】ｐ型ゲート２２及びｎ型ゲート２３に跨る
ように形成されたゲート電極メタル膜２４を長くしてい
るので、各ゲートにイオン注入された不純物が相互に拡
散することがなく、トランジスタの特性が劣化すること
がない。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関す
るものである。
るものである。
【０００２】
【従来の技術】従来、一般に、デュアル（ｄｕａｌ）ゲ
ートを有する半導体装置においては、ポリシリコン（Ｐ
ｏｌｙ−Ｓｉ）膜にＢ又はＢＦ2 をイオン注入（インプ
ラ）したｐ+ 領域と、Ｐ又はＡｓをイオン注入したｎ+
領域を形成し、その後、前記ポリシリコン膜上に、例え
ばＷＳｉ2 （タングステンシリサイド）の薄膜からなる
ゲート電極メタル膜を前記ｐ+ 領域及びｎ+ 領域に跨る
ように形成し、ｐ+ ゲートとｎ+ ゲートとが隣接して存
在する構造を有する。
ートを有する半導体装置においては、ポリシリコン（Ｐ
ｏｌｙ−Ｓｉ）膜にＢ又はＢＦ2 をイオン注入（インプ
ラ）したｐ+ 領域と、Ｐ又はＡｓをイオン注入したｎ+
領域を形成し、その後、前記ポリシリコン膜上に、例え
ばＷＳｉ2 （タングステンシリサイド）の薄膜からなる
ゲート電極メタル膜を前記ｐ+ 領域及びｎ+ 領域に跨る
ように形成し、ｐ+ ゲートとｎ+ ゲートとが隣接して存
在する構造を有する。
【０００３】ここで、前記ｐ+ ゲートとｎ+ ゲートの間
には、イオン注入されていない幅の狭い直線状の領域が
存在する。
には、イオン注入されていない幅の狭い直線状の領域が
存在する。
【０００４】図２は前記従来の半導体装置におけるデュ
アルゲートの製造工程断面図、図３は前記従来の半導体
装置におけるデュアルゲートの斜視図である。
アルゲートの製造工程断面図、図３は前記従来の半導体
装置におけるデュアルゲートの斜視図である。
【０００５】図２（ａ）に示されるように、シリコン基
板等の半導体基板１０上に形成されたポリシリコン膜１
１に、Ｂ又はＢＦ2 をイオン注入してｐ+ 領域１２を、
また、Ｐ又はＡｓをイオン注入してｎ+ 領域１３を形成
する。次いで、図２（ｂ）に示されるように、例えばＷ
Ｓｉ2 の薄膜からなるゲート電極メタル膜１４を前記ｐ
+ 領域１２及びｎ+ 領域１３に跨るように形成する。
板等の半導体基板１０上に形成されたポリシリコン膜１
１に、Ｂ又はＢＦ2 をイオン注入してｐ+ 領域１２を、
また、Ｐ又はＡｓをイオン注入してｎ+ 領域１３を形成
する。次いで、図２（ｂ）に示されるように、例えばＷ
Ｓｉ2 の薄膜からなるゲート電極メタル膜１４を前記ｐ
+ 領域１２及びｎ+ 領域１３に跨るように形成する。
【０００６】これにより、図３に示されるように、前記
ｐ+ 領域１２及びｎ+ 領域１３が、各々、ｐ+ ゲート１
２及びｎ+ ゲート１３として機能するデュアルゲートを
有する半導体装置を得ることができる。
ｐ+ 領域１２及びｎ+ 領域１３が、各々、ｐ+ ゲート１
２及びｎ+ ゲート１３として機能するデュアルゲートを
有する半導体装置を得ることができる。
【０００７】
【発明が解決しようとする課題】しかしながら、前記従
来の半導体装置においては、前記ｐ+ ゲート１２とｎ+
ゲート１３とが隣接する付近で、ゲート電極メタル膜１
４を通路として、前記ｐ + ゲート１２及びｎ+ ゲート１
３にイオン注入された不純物が、前記ゲート電極メタル
膜１４を通路として、他の領域内に相互に拡散し、トラ
ンジスタの特性が劣化してしまう。
来の半導体装置においては、前記ｐ+ ゲート１２とｎ+
ゲート１３とが隣接する付近で、ゲート電極メタル膜１
４を通路として、前記ｐ + ゲート１２及びｎ+ ゲート１
３にイオン注入された不純物が、前記ゲート電極メタル
膜１４を通路として、他の領域内に相互に拡散し、トラ
ンジスタの特性が劣化してしまう。
【０００８】図４は従来の半導体装置において、イオン
注入された不純物がゲート電極メタル膜１４を通路とし
て他の領域内に相互に拡散する状態を示す断面図であ
る。
注入された不純物がゲート電極メタル膜１４を通路とし
て他の領域内に相互に拡散する状態を示す断面図であ
る。
【０００９】図に示されるように、前記ｐ+ ゲート１２
とｎ+ ゲート１３とが隣接する付近では、前記ｐ+ ゲー
ト１２及びｎ+ ゲート１３が近接しており、前記ｐ+ ゲ
ート１２及びｎ+ ゲート１３を結ぶゲート電極メタル膜
１４の距離が短いので、前記ゲート電極メタル膜１４を
通路とした場合、不純物の移動すべき距離が短く、移動
が容易である。このため、前記ｐ+ ゲート１２及びｎ+
ゲート１３にイオン注入されたＢ、ＢＦ2 、Ｐ、Ａｓ等
の不純物が、前記ゲート電極メタル膜１４を通路とし
て、他のゲート内に容易に拡散してしまう。
とｎ+ ゲート１３とが隣接する付近では、前記ｐ+ ゲー
ト１２及びｎ+ ゲート１３が近接しており、前記ｐ+ ゲ
ート１２及びｎ+ ゲート１３を結ぶゲート電極メタル膜
１４の距離が短いので、前記ゲート電極メタル膜１４を
通路とした場合、不純物の移動すべき距離が短く、移動
が容易である。このため、前記ｐ+ ゲート１２及びｎ+
ゲート１３にイオン注入されたＢ、ＢＦ2 、Ｐ、Ａｓ等
の不純物が、前記ゲート電極メタル膜１４を通路とし
て、他のゲート内に容易に拡散してしまう。
【００１０】そして、前記ｐ+ ゲート１２及びｎ+ ゲー
ト１３にイオン注入された不純物が、他の領域内に相互
に拡散すると、前記ｐ+ ゲート１２及びｎ+ ゲート１３
は所定の特性を発揮できず、トランジスタの特性が劣化
してしまう。
ト１３にイオン注入された不純物が、他の領域内に相互
に拡散すると、前記ｐ+ ゲート１２及びｎ+ ゲート１３
は所定の特性を発揮できず、トランジスタの特性が劣化
してしまう。
【００１１】本発明は、前記従来の半導体装置の問題点
を解決して、デュアルゲートの各ゲートにイオン注入さ
れた不純物が相互に拡散することがなく、トランジスタ
の特性が劣化することのない半導体装置を提供すること
を目的とする。
を解決して、デュアルゲートの各ゲートにイオン注入さ
れた不純物が相互に拡散することがなく、トランジスタ
の特性が劣化することのない半導体装置を提供すること
を目的とする。
【００１２】
【課題を解決するための手段】そのために、本発明の半
導体装置においては、ｐ型ポリシリコンゲートと、ｎ型
ポリシリコンゲートと、前記ｐ型ポリシリコンゲート及
び前記ｎ型ポリシリコンゲートに跨るように形成された
ゲート電極メタル膜とを含むデュアルゲートを有し、前
記ｐ型ポリシリコンゲート及び前記ｎ型ポリシリコンゲ
ート内の不純物の拡散通路としての前記ゲート電極メタ
ル膜が距離を長い。
導体装置においては、ｐ型ポリシリコンゲートと、ｎ型
ポリシリコンゲートと、前記ｐ型ポリシリコンゲート及
び前記ｎ型ポリシリコンゲートに跨るように形成された
ゲート電極メタル膜とを含むデュアルゲートを有し、前
記ｐ型ポリシリコンゲート及び前記ｎ型ポリシリコンゲ
ート内の不純物の拡散通路としての前記ゲート電極メタ
ル膜が距離を長い。
【００１３】本発明の他の半導体装置においては、ｐ型
ポリシリコンゲートと、ｎ型ポリシリコンゲートと、前
記ｐ型ポリシリコンゲート及び前記ｎ型ポリシリコンゲ
ートに跨るように形成されたゲート電極メタル膜とを含
むデュアルゲートを有し、前記ｐ型ポリシリコンゲート
及び前記ｎ型ポリシリコンゲート内の不純物の拡散通路
としての前記ゲート電極メタル膜の拡散抵抗が大きい。
ポリシリコンゲートと、ｎ型ポリシリコンゲートと、前
記ｐ型ポリシリコンゲート及び前記ｎ型ポリシリコンゲ
ートに跨るように形成されたゲート電極メタル膜とを含
むデュアルゲートを有し、前記ｐ型ポリシリコンゲート
及び前記ｎ型ポリシリコンゲート内の不純物の拡散通路
としての前記ゲート電極メタル膜の拡散抵抗が大きい。
【００１４】本発明の更に他の半導体装置においては、
ｐ型ポリシリコンゲートと、ｎ型ポリシリコンゲート
と、前記ｐ型ポリシリコンゲート及び前記ｎ型ポリシリ
コンゲートに跨るように形成されたゲート電極メタル膜
とを含むデュアルゲートを有し、前記ｐ型ポリシリコン
ゲート及び前記ｎ型ポリシリコンゲート内の不純物の通
路としての前記ゲート電極メタル膜に前記不純物を吸収
する領域が接続されている。
ｐ型ポリシリコンゲートと、ｎ型ポリシリコンゲート
と、前記ｐ型ポリシリコンゲート及び前記ｎ型ポリシリ
コンゲートに跨るように形成されたゲート電極メタル膜
とを含むデュアルゲートを有し、前記ｐ型ポリシリコン
ゲート及び前記ｎ型ポリシリコンゲート内の不純物の通
路としての前記ゲート電極メタル膜に前記不純物を吸収
する領域が接続されている。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。
て図面を参照しながら詳細に説明する。
【００１６】図１は本発明の第１の実施の形態における
デュアルゲートの断面図、図５は本発明の第１の実施の
形態におけるイオン注入された不純物がゲート電極メタ
ル膜を通路として他の領域内に相互に拡散する状態を示
す断面図である。
デュアルゲートの断面図、図５は本発明の第１の実施の
形態におけるイオン注入された不純物がゲート電極メタ
ル膜を通路として他の領域内に相互に拡散する状態を示
す断面図である。
【００１７】本実施の形態において、半導体装置は、図
１に示されるように、ｐ型ポリシリコンゲートとしての
ｐ+ ゲート２２及びｎ型ポリシリコンゲートとしてのｎ
+ ゲート２３からなるデュアル（ｄｕａｌ）ゲートを有
する。前記デュアルゲートは、シリコン基板等の半導体
基板２０上に形成されたポリシリコン（Ｐｏｌｙ−Ｓ
ｉ）膜２１にＢ又はＢＦ2 をイオン注入（インプラ）し
てｐ+ 領域を、また、Ｐ又はＡｓをイオン注入してｎ+
領域を形成し、次いで、例えばＷＳｉ2 （タングステン
シリサイド）の薄膜からなるゲート電極メタル膜２４を
前記ｐ+ 領域及びｎ+ 領域に跨るように形成することに
より得ることができる。ここで、前記ｐ+領域及びｎ+
領域は、各々、ｐ+ ゲート２２及びｎ+ ゲート２３とし
て機能する。
１に示されるように、ｐ型ポリシリコンゲートとしての
ｐ+ ゲート２２及びｎ型ポリシリコンゲートとしてのｎ
+ ゲート２３からなるデュアル（ｄｕａｌ）ゲートを有
する。前記デュアルゲートは、シリコン基板等の半導体
基板２０上に形成されたポリシリコン（Ｐｏｌｙ−Ｓ
ｉ）膜２１にＢ又はＢＦ2 をイオン注入（インプラ）し
てｐ+ 領域を、また、Ｐ又はＡｓをイオン注入してｎ+
領域を形成し、次いで、例えばＷＳｉ2 （タングステン
シリサイド）の薄膜からなるゲート電極メタル膜２４を
前記ｐ+ 領域及びｎ+ 領域に跨るように形成することに
より得ることができる。ここで、前記ｐ+領域及びｎ+
領域は、各々、ｐ+ ゲート２２及びｎ+ ゲート２３とし
て機能する。
【００１８】さらに、前記ｐ+ ゲート２２及びｎ+ ゲー
ト２３の間に、Ｂ、Ｐ、Ａｓ等の不純物をイオン注入し
ていないノンドープ（Ｎｏｎ−ｄｏｐｅ）のポリシリコ
ン領域からなる長いゲート電極領域２１を形成し、前記
ｐ+ ゲート２２及びｎ+ ゲート２３の間隔が広くなって
いる。ここで、前記ゲート電極領域２１の長さａは、５
０〔μｍ〕以上であることが望ましい。
ト２３の間に、Ｂ、Ｐ、Ａｓ等の不純物をイオン注入し
ていないノンドープ（Ｎｏｎ−ｄｏｐｅ）のポリシリコ
ン領域からなる長いゲート電極領域２１を形成し、前記
ｐ+ ゲート２２及びｎ+ ゲート２３の間隔が広くなって
いる。ここで、前記ゲート電極領域２１の長さａは、５
０〔μｍ〕以上であることが望ましい。
【００１９】図５に示されるように、前記ｐ+ ゲート２
２及びｎ+ ゲート２３にイオン注入されたＢ、ＢＦ2 、
Ｐ、Ａｓ等の不純物が拡散する場合、前記ゲート電極メ
タル膜２４が前記不純物の通路となるが、前記ｐ+ ゲー
ト２２及びｎ+ ゲート２３の間に、ノンドープのポリシ
リコン領域からなる長いゲート電極領域２１が形成され
ているので、前記不純物の拡散通路としてのゲート電極
メタル膜２４の距離が長くなり、前記不純物は他のゲー
ト内に拡散し難い。
２及びｎ+ ゲート２３にイオン注入されたＢ、ＢＦ2 、
Ｐ、Ａｓ等の不純物が拡散する場合、前記ゲート電極メ
タル膜２４が前記不純物の通路となるが、前記ｐ+ ゲー
ト２２及びｎ+ ゲート２３の間に、ノンドープのポリシ
リコン領域からなる長いゲート電極領域２１が形成され
ているので、前記不純物の拡散通路としてのゲート電極
メタル膜２４の距離が長くなり、前記不純物は他のゲー
ト内に拡散し難い。
【００２０】ここで、ゲート電極メタル膜２４がＷＳｉ
2 の薄膜からなる場合には、ＷＳｉ 2 膜中の不純物拡散
速度が低いので、通常、半導体装置の製造プロセスにお
いて使用される最高熱処理温度である１０００〔℃〕程
度に加熱しても、前記ｐ+ ゲート２２及びｎ+ ゲート２
３にイオン注入された不純物が拡散して他方のゲートに
到達する量は極めて少ない。
2 の薄膜からなる場合には、ＷＳｉ 2 膜中の不純物拡散
速度が低いので、通常、半導体装置の製造プロセスにお
いて使用される最高熱処理温度である１０００〔℃〕程
度に加熱しても、前記ｐ+ ゲート２２及びｎ+ ゲート２
３にイオン注入された不純物が拡散して他方のゲートに
到達する量は極めて少ない。
【００２１】このように、本実施の形態においては、ｐ
+ ゲート２２及びｎ+ ゲート２３の間にノンドープのポ
リシリコン領域からなる長いゲート電極領域３１が形成
され、不純物の通路となるゲート電極メタル膜２４の距
離が長いので、各ゲートにイオン注入された不純物が相
互に拡散することがなく、トランジスタの特性が劣化す
ることがない。
+ ゲート２２及びｎ+ ゲート２３の間にノンドープのポ
リシリコン領域からなる長いゲート電極領域３１が形成
され、不純物の通路となるゲート電極メタル膜２４の距
離が長いので、各ゲートにイオン注入された不純物が相
互に拡散することがなく、トランジスタの特性が劣化す
ることがない。
【００２２】次に、本発明の第２の実施の形態について
説明する。
説明する。
【００２３】なお、第１の実施の形態と同じ構造のもの
及び同じ方法については、その説明を省略する。
及び同じ方法については、その説明を省略する。
【００２４】図６は本発明の第２の実施の形態における
デュアルゲートの断面図、図７は、本発明の第２の実施
の形態においてイオン注入された不純物がゲート電極メ
タル膜を通路として他の領域内に相互に拡散する状態を
示す断面図である。
デュアルゲートの断面図、図７は、本発明の第２の実施
の形態においてイオン注入された不純物がゲート電極メ
タル膜を通路として他の領域内に相互に拡散する状態を
示す断面図である。
【００２５】本実施の形態において、デュアルゲートを
形成するには、先ず、シリコン基板等の半導体基板４０
上に形成されたポリシリコン膜４１に、Ｂ又はＢＦ2 を
イオン注入してｐ+ 領域であるｐ+ ゲート４２を、ま
た、Ｐ又はＡｓをイオン注入してｎ+ 領域であるｎ+ ゲ
ート４３を形成する。
形成するには、先ず、シリコン基板等の半導体基板４０
上に形成されたポリシリコン膜４１に、Ｂ又はＢＦ2 を
イオン注入してｐ+ 領域であるｐ+ ゲート４２を、ま
た、Ｐ又はＡｓをイオン注入してｎ+ 領域であるｎ+ ゲ
ート４３を形成する。
【００２６】次いで、全面に絶縁膜であるＳｉＮ膜を厚
さ１００〔Å〕程度、例えばプラズマＣＶＤ法により形
成する。その後、ホトリソグラフィー技術を使用したエ
ッチングにより、前記ＳｉＮ膜をパターニングして、図
６に示されるように、ｐ+ ゲート４２とｎ+ ゲート４３
とが隣接する領域に跨るようにＳｉＮ膜４４を残し、次
いで、その上に、例えばＷＳｉ2 の薄膜からなるゲート
電極メタル膜４５を形成する。
さ１００〔Å〕程度、例えばプラズマＣＶＤ法により形
成する。その後、ホトリソグラフィー技術を使用したエ
ッチングにより、前記ＳｉＮ膜をパターニングして、図
６に示されるように、ｐ+ ゲート４２とｎ+ ゲート４３
とが隣接する領域に跨るようにＳｉＮ膜４４を残し、次
いで、その上に、例えばＷＳｉ2 の薄膜からなるゲート
電極メタル膜４５を形成する。
【００２７】図７に示されるように、前記ｐ+ ゲート４
２及びｎ+ ゲート４３にイオン注入されたＢ、Ｐ、Ａｓ
等の不純物が拡散する場合、前記ゲート電極メタル膜４
５が前記不純物の通路となるが、前記ｐ+ ゲート４２と
ｎ+ ゲート４３とが隣接する領域に跨るように、絶縁膜
であるＳｉＮ膜４４が形成され、前記不純物が前記ゲー
ト電極メタル膜４５に侵入する場所が離れているので、
前記不純物の通路としての前記ゲート電極メタル膜４５
の距離が長くなり、前記不純物は他のゲート内に拡散し
難い。
２及びｎ+ ゲート４３にイオン注入されたＢ、Ｐ、Ａｓ
等の不純物が拡散する場合、前記ゲート電極メタル膜４
５が前記不純物の通路となるが、前記ｐ+ ゲート４２と
ｎ+ ゲート４３とが隣接する領域に跨るように、絶縁膜
であるＳｉＮ膜４４が形成され、前記不純物が前記ゲー
ト電極メタル膜４５に侵入する場所が離れているので、
前記不純物の通路としての前記ゲート電極メタル膜４５
の距離が長くなり、前記不純物は他のゲート内に拡散し
難い。
【００２８】このように、本実施の形態においては、ｐ
+ ゲート４２及びｎ+ ゲート４３とが隣接する領域に跨
るように、絶縁膜であるＳｉＮ膜４４が形成されている
ので、各ゲートにイオン注入された不純物が相互に拡散
することがなく、トランジスタの特性が劣化することが
ない。
+ ゲート４２及びｎ+ ゲート４３とが隣接する領域に跨
るように、絶縁膜であるＳｉＮ膜４４が形成されている
ので、各ゲートにイオン注入された不純物が相互に拡散
することがなく、トランジスタの特性が劣化することが
ない。
【００２９】次に、本発明の第３の実施の形態について
説明する。
説明する。
【００３０】なお、第１及び第２の実施の形態と同じ構
造のもの及び同じ方法については、その説明を省略す
る。
造のもの及び同じ方法については、その説明を省略す
る。
【００３１】図８は本発明の第３の実施の形態における
デュアルゲートの断面図、図９は本発明の第３の実施の
形態においてイオン注入された不純物がゲート電極メタ
ル膜を通路として他の領域内に相互に拡散する状態を示
す断面図である。
デュアルゲートの断面図、図９は本発明の第３の実施の
形態においてイオン注入された不純物がゲート電極メタ
ル膜を通路として他の領域内に相互に拡散する状態を示
す断面図である。
【００３２】本実施の形態においては、前記第２の実施
の形態におけるＳｉＮ膜４４に代えて、ＷＮ膜５１を、
図８に示されるように、ｐ+ ＋ゲート４２とｎ+ ＋ゲー
ト４３とが隣接する領域に跨るように形成し、次いで、
その上に、例えばＷＳｉ2 の薄膜からなるゲート電極メ
タル膜５２を形成する。なお、前記ＷＮ膜５４の厚さは
１００〔Å〕程度である。
の形態におけるＳｉＮ膜４４に代えて、ＷＮ膜５１を、
図８に示されるように、ｐ+ ＋ゲート４２とｎ+ ＋ゲー
ト４３とが隣接する領域に跨るように形成し、次いで、
その上に、例えばＷＳｉ2 の薄膜からなるゲート電極メ
タル膜５２を形成する。なお、前記ＷＮ膜５４の厚さは
１００〔Å〕程度である。
【００３３】図９に示されるように、前記ｐ+ ゲート４
２及びｎ+ ゲート４３にイオン注入されたＢ、Ｐ、Ａｓ
等の不純物が拡散する場合、前記ゲート電極メタル膜５
２が前記不純物の通路となるが、前記ｐ+ ゲート４２と
ｎ+ ゲート４３とが隣接する領域に跨るように、前記不
純物に対するバリヤー性を有するＷＮ膜５１が形成さ
れ、前記不純物が前記ゲート電極メタル膜５２に侵入す
る場所が離れているので、前記不純物の通路としての前
記ゲート電極メタル膜５２の距離が長くなり、前記不純
物は他のゲート内に拡散し難い。
２及びｎ+ ゲート４３にイオン注入されたＢ、Ｐ、Ａｓ
等の不純物が拡散する場合、前記ゲート電極メタル膜５
２が前記不純物の通路となるが、前記ｐ+ ゲート４２と
ｎ+ ゲート４３とが隣接する領域に跨るように、前記不
純物に対するバリヤー性を有するＷＮ膜５１が形成さ
れ、前記不純物が前記ゲート電極メタル膜５２に侵入す
る場所が離れているので、前記不純物の通路としての前
記ゲート電極メタル膜５２の距離が長くなり、前記不純
物は他のゲート内に拡散し難い。
【００３４】このように、本実施の形態においては、ｐ
+ ゲート４２及びｎ+ ゲート４３とが隣接する領域に跨
るように、ＷＮ膜５１が形成されているので、各ゲート
にイオン注入された不純物が相互に拡散することがな
く、トランジスタの特性が劣化することがない。
+ ゲート４２及びｎ+ ゲート４３とが隣接する領域に跨
るように、ＷＮ膜５１が形成されているので、各ゲート
にイオン注入された不純物が相互に拡散することがな
く、トランジスタの特性が劣化することがない。
【００３５】さらに、ＷＮ膜５１は導電性を有するの
で、前記第２の実施の形態よりも電気抵抗の低いゲート
電極を得ることができる。
で、前記第２の実施の形態よりも電気抵抗の低いゲート
電極を得ることができる。
【００３６】次に、本発明の第４の実施の形態について
説明する。
説明する。
【００３７】なお、第１〜３の実施の形態と同じ構造の
もの及び同じ方法については、その説明を省略する。
もの及び同じ方法については、その説明を省略する。
【００３８】図１０は本発明の第４の実施の形態におけ
るデュアルゲートの断面図、図１１は本発明の第４の実
施の形態においてイオン注入された不純物がゲート電極
メタル膜を通路として他の領域内に相互に拡散する状態
を示す断面図である。
るデュアルゲートの断面図、図１１は本発明の第４の実
施の形態においてイオン注入された不純物がゲート電極
メタル膜を通路として他の領域内に相互に拡散する状態
を示す断面図である。
【００３９】本実施の形態においては、前記第２及び第
３の実施の形態におけるＳｉＮ膜４４及びＷＮ膜５１に
代えて、ＴｉＮ膜６１を、図１０に示されるように、ｐ
+ ゲート４２とｎ+ ゲート４３とが隣接する領域に跨る
ように形成し、次いで、その上に、例えばＷＳｉ2 の薄
膜からなるゲート電極メタル膜６２を形成する。なお、
前記ＴｉＮ膜６１の厚さは１００〔Å〕程度である。
３の実施の形態におけるＳｉＮ膜４４及びＷＮ膜５１に
代えて、ＴｉＮ膜６１を、図１０に示されるように、ｐ
+ ゲート４２とｎ+ ゲート４３とが隣接する領域に跨る
ように形成し、次いで、その上に、例えばＷＳｉ2 の薄
膜からなるゲート電極メタル膜６２を形成する。なお、
前記ＴｉＮ膜６１の厚さは１００〔Å〕程度である。
【００４０】図１１に示されるように、前記ｐ+ ゲート
４２及びｎ+ ゲート４３にイオン注入されたＢ、Ｐ、Ａ
ｓ等の不純物が拡散する場合、前記ゲート電極メタル膜
６２が前記不純物の通路となるが、前記ｐ+ ゲート４２
とｎ+ ゲート４３とが隣接する領域に跨るように、前記
不純物に対するバリヤー性を有するＴｉＮ膜６１が形成
され、前記不純物が前記ゲート電極メタル膜６２に侵入
する場所が離れているので、前記不純物の通路としての
前記ゲート電極メタル膜６２の距離が長くなり、前記不
純物は他のゲート内に拡散し難い。
４２及びｎ+ ゲート４３にイオン注入されたＢ、Ｐ、Ａ
ｓ等の不純物が拡散する場合、前記ゲート電極メタル膜
６２が前記不純物の通路となるが、前記ｐ+ ゲート４２
とｎ+ ゲート４３とが隣接する領域に跨るように、前記
不純物に対するバリヤー性を有するＴｉＮ膜６１が形成
され、前記不純物が前記ゲート電極メタル膜６２に侵入
する場所が離れているので、前記不純物の通路としての
前記ゲート電極メタル膜６２の距離が長くなり、前記不
純物は他のゲート内に拡散し難い。
【００４１】このように、本実施の形態においては、ｐ
+ ゲート４２及びｎ+ ゲート４３とが隣接する領域に跨
るように、ＴｉＮ膜６１が形成されているので、各ゲー
トにイオン注入された不純物が相互に拡散することがな
く、トランジスタの特性が劣化することがない。
+ ゲート４２及びｎ+ ゲート４３とが隣接する領域に跨
るように、ＴｉＮ膜６１が形成されているので、各ゲー
トにイオン注入された不純物が相互に拡散することがな
く、トランジスタの特性が劣化することがない。
【００４２】また、ＴｉＮ膜６１は導電性を有するの
で、前記第２の実施の形態よりも電気抵抗の低いゲート
電極を得ることができる。
で、前記第２の実施の形態よりも電気抵抗の低いゲート
電極を得ることができる。
【００４３】さらに、ＴｉはＳｉとの反応性が高いの
で、ＴｉＮ膜６１の組成をＴｉ−ｒｉｃｈ（Ｔｉリッ
チ）にすることによって、前記ＴｉＮ膜６１の下面に接
するポリシリコン膜及び上面に接するＷＳｉ2 の薄膜か
らなるゲート電極メタル膜６２と軽い反応性を持たせる
ことができ、前記ポリシリコン膜、ＴｉＮ膜６１及びゲ
ート電極メタル膜６２の密着性が高い。そのため、ポリ
シリコン膜からゲート電極メタル膜６２へのＳｉの供給
が前記ＷＮ膜６１によって妨げられる前記第３の実施の
形態より、前記ゲート電極メタル膜６２は密着性が高
く、剥がれ難い。
で、ＴｉＮ膜６１の組成をＴｉ−ｒｉｃｈ（Ｔｉリッ
チ）にすることによって、前記ＴｉＮ膜６１の下面に接
するポリシリコン膜及び上面に接するＷＳｉ2 の薄膜か
らなるゲート電極メタル膜６２と軽い反応性を持たせる
ことができ、前記ポリシリコン膜、ＴｉＮ膜６１及びゲ
ート電極メタル膜６２の密着性が高い。そのため、ポリ
シリコン膜からゲート電極メタル膜６２へのＳｉの供給
が前記ＷＮ膜６１によって妨げられる前記第３の実施の
形態より、前記ゲート電極メタル膜６２は密着性が高
く、剥がれ難い。
【００４４】次に、本発明の第５の実施の形態について
説明する。
説明する。
【００４５】なお、第１〜４の実施の形態と同じ構造の
もの及び同じ方法については、その説明を省略する。
もの及び同じ方法については、その説明を省略する。
【００４６】図１２は、本発明の第５の実施の形態にお
けるデュアルゲートのゲート電極メタル膜の平面図、図
１３は、本発明の第５の実施の形態においてゲート電極
メタル膜の結晶粒界の状態を示す図である。
けるデュアルゲートのゲート電極メタル膜の平面図、図
１３は、本発明の第５の実施の形態においてゲート電極
メタル膜の結晶粒界の状態を示す図である。
【００４７】本実施の形態において、ｐ+ ゲートとｎ+
ゲートとが隣接する領域に跨るようにＷＳｉ2 の薄膜か
らなるゲート電極メタル膜を形成し、次いで、ホトリソ
グラフィー技術を使用したエッチングにより、前記ゲー
ト電極メタル膜をパターニングして、図１２に示される
ように、ｐ+ ゲート上のゲート電極メタル膜７１、ｎ +
ゲート上のゲート電極メタル膜７２、並びに、前記ゲー
ト電極メタル膜７１及び７２を連結するｐ+ ゲートとｎ
+ ゲートの中間領域上の幅の狭いゲート電極メタル膜７
３とを形成する。
ゲートとが隣接する領域に跨るようにＷＳｉ2 の薄膜か
らなるゲート電極メタル膜を形成し、次いで、ホトリソ
グラフィー技術を使用したエッチングにより、前記ゲー
ト電極メタル膜をパターニングして、図１２に示される
ように、ｐ+ ゲート上のゲート電極メタル膜７１、ｎ +
ゲート上のゲート電極メタル膜７２、並びに、前記ゲー
ト電極メタル膜７１及び７２を連結するｐ+ ゲートとｎ
+ ゲートの中間領域上の幅の狭いゲート電極メタル膜７
３とを形成する。
【００４８】ここで、前記ゲート電極メタル膜７３の幅
ｂは、局所的に０．０５〔μｍ〕以下になるようにす
る。
ｂは、局所的に０．０５〔μｍ〕以下になるようにす
る。
【００４９】これにより、前記ゲート電極メタル膜７
１、７２及び７３を構成するＷＳｉ2の結晶粒界（グレ
インバウンダリー）の状態は、図１３に示すようなる。
ここで、通常、半導体装置の製造プロセスにおける熱処
理により、ＷＳｉ2 の結晶粒の平均直径（グレインサイ
ズ）は、０．０２〜０．０５〔μｍ〕程度となっている
ので、幅ｂが０．０５〔μｍ〕以下である前記ゲート電
極メタル膜７３においては、幅方向の結晶粒界が支配的
となり、該結晶粒界が竹の節のように前記ゲート電極メ
タル膜７３を横切る結晶粒界構造、すなわち、バンブー
（ｂａｍｂｏｏ）構造になる。ところで、前記ｐ+ ゲー
ト及びｎ+ ゲートにイオン注入されたＢ、Ｐ、Ａｓ等の
不純物がゲート電極メタル膜を通路として拡散する場
合、主にＷＳｉ2 の結晶粒界を通過するのであるから、
前記バンブー構造となった箇所においては、前記不純物
の通過は著しく妨げられる。そのため、前記不純物の通
路としての前記ゲート電極メタル膜の抵抗が大きくな
り、前記不純物は他のゲート内に拡散し難い。
１、７２及び７３を構成するＷＳｉ2の結晶粒界（グレ
インバウンダリー）の状態は、図１３に示すようなる。
ここで、通常、半導体装置の製造プロセスにおける熱処
理により、ＷＳｉ2 の結晶粒の平均直径（グレインサイ
ズ）は、０．０２〜０．０５〔μｍ〕程度となっている
ので、幅ｂが０．０５〔μｍ〕以下である前記ゲート電
極メタル膜７３においては、幅方向の結晶粒界が支配的
となり、該結晶粒界が竹の節のように前記ゲート電極メ
タル膜７３を横切る結晶粒界構造、すなわち、バンブー
（ｂａｍｂｏｏ）構造になる。ところで、前記ｐ+ ゲー
ト及びｎ+ ゲートにイオン注入されたＢ、Ｐ、Ａｓ等の
不純物がゲート電極メタル膜を通路として拡散する場
合、主にＷＳｉ2 の結晶粒界を通過するのであるから、
前記バンブー構造となった箇所においては、前記不純物
の通過は著しく妨げられる。そのため、前記不純物の通
路としての前記ゲート電極メタル膜の抵抗が大きくな
り、前記不純物は他のゲート内に拡散し難い。
【００５０】このように、本実施の形態においては、ゲ
ート電極メタル膜７１及び７２を連結するｐ+ ゲートと
ｎ+ ゲートの中間領域上のゲート電極メタル膜７３の幅
を極めて狭く形成するので、各ゲートにイオン注入され
た不純物が相互に拡散することがなく、トランジスタの
特性が劣化することがない。
ート電極メタル膜７１及び７２を連結するｐ+ ゲートと
ｎ+ ゲートの中間領域上のゲート電極メタル膜７３の幅
を極めて狭く形成するので、各ゲートにイオン注入され
た不純物が相互に拡散することがなく、トランジスタの
特性が劣化することがない。
【００５１】次に、本発明の第６の実施の形態について
説明する。
説明する。
【００５２】なお、第１〜５の実施の形態と同じ構造の
もの及び同じ方法については、その説明を省略する。
もの及び同じ方法については、その説明を省略する。
【００５３】図１４は本発明の第６の実施の形態におけ
るデュアルゲートのゲート電極メタル膜の平面図、図１
５は本発明の第６の実施の形態においてゲート電極メタ
ル膜の結晶粒界の状態を示す図である。
るデュアルゲートのゲート電極メタル膜の平面図、図１
５は本発明の第６の実施の形態においてゲート電極メタ
ル膜の結晶粒界の状態を示す図である。
【００５４】本実施の形態において、ｐ+ ゲートとｎ+
ゲートとが隣接する領域に跨るようにＷＳｉ2 の薄膜か
らなるゲート電極メタル膜を形成し、次いで、ホトリソ
グラフィー技術を使用したエッチングにより、前記ゲー
ト電極メタル膜をパターニングして、図１４に示される
ように、ｐ+ ゲート上のゲート電極メタル膜８１、及び
ｎ+ ゲート上のゲート電極メタル膜８２を連結するｐ+
ゲートとｎ+ ゲートの中間領域上の部分に虫食い状に複
数のスポット（欠損部）８３を形成する。
ゲートとが隣接する領域に跨るようにＷＳｉ2 の薄膜か
らなるゲート電極メタル膜を形成し、次いで、ホトリソ
グラフィー技術を使用したエッチングにより、前記ゲー
ト電極メタル膜をパターニングして、図１４に示される
ように、ｐ+ ゲート上のゲート電極メタル膜８１、及び
ｎ+ ゲート上のゲート電極メタル膜８２を連結するｐ+
ゲートとｎ+ ゲートの中間領域上の部分に虫食い状に複
数のスポット（欠損部）８３を形成する。
【００５５】ここで、前記スポット８３の間の距離ｃ
は、局所的に０．０５〔μｍ〕以下になるようにする。
は、局所的に０．０５〔μｍ〕以下になるようにする。
【００５６】これにより、前記ゲート電極メタル膜８１
及び８２を構成するＷＳｉ2 の結晶粒界の状態は、図１
５に示されるようになる。ここで、通常、半導体装置の
製造プロセスにおける熱処理により、ＷＳｉ2 の結晶粒
の平均直径は、０．０２〜０．０５〔μｍ〕程度となっ
ているので、前記スポット８３の間の距離ｃが０．０５
〔μｍ〕以下である前記中間領域上の部分においては、
バンブー構造になる。そのため、第５の実施の形態と同
様に、前記不純物の通路としての前記ゲート電極メタル
膜の抵抗が大きくなり、前記不純物は他のゲート内に拡
散し難い。
及び８２を構成するＷＳｉ2 の結晶粒界の状態は、図１
５に示されるようになる。ここで、通常、半導体装置の
製造プロセスにおける熱処理により、ＷＳｉ2 の結晶粒
の平均直径は、０．０２〜０．０５〔μｍ〕程度となっ
ているので、前記スポット８３の間の距離ｃが０．０５
〔μｍ〕以下である前記中間領域上の部分においては、
バンブー構造になる。そのため、第５の実施の形態と同
様に、前記不純物の通路としての前記ゲート電極メタル
膜の抵抗が大きくなり、前記不純物は他のゲート内に拡
散し難い。
【００５７】このように、本実施の形態においては、ゲ
ート電極メタル膜８１及び８２を連結するｐ+ ゲートと
ｎ+ ゲートの中間領域上の部分に虫食い状にスポット８
３を形成するので、各ゲートにイオン注入された不純物
が相互に拡散することがなく、トランジスタの特性が劣
化することがない。
ート電極メタル膜８１及び８２を連結するｐ+ ゲートと
ｎ+ ゲートの中間領域上の部分に虫食い状にスポット８
３を形成するので、各ゲートにイオン注入された不純物
が相互に拡散することがなく、トランジスタの特性が劣
化することがない。
【００５８】また、ゲート電極メタル膜の幅は、全体と
してはそれほど狭くならないので、電気抵抗の上昇を抑
制することができ、前記第５の実施の形態よりも電気抵
抗の低いゲート電極を得ることができる。
してはそれほど狭くならないので、電気抵抗の上昇を抑
制することができ、前記第５の実施の形態よりも電気抵
抗の低いゲート電極を得ることができる。
【００５９】次に、本発明の第７の実施の形態について
説明する。
説明する。
【００６０】なお、第１〜６の実施の形態と同じ構造の
もの及び同じ方法については、その説明を省略する。
もの及び同じ方法については、その説明を省略する。
【００６１】図１６は本発明の第７の実施の形態におけ
るデュアルゲートの平面図、図１７は本発明の第７の実
施の形態におけるデュアルゲートの斜視図である。
るデュアルゲートの平面図、図１７は本発明の第７の実
施の形態におけるデュアルゲートの斜視図である。
【００６２】本実施の形態においては、先ず、半導体基
板上に形成されたポリシリコン膜にｐ+ ゲート９１及び
ｎ+ ゲート９２を形成する。さらに、前記ｐ+ ゲート９
１及びｎ+ ゲート９２の間に、不純物をイオン注入して
いないノンドープのポリシリコン領域からなるゲート電
極領域を形成する。次いで、その上にゲート電極メタル
膜を形成する 次に、ホトリソグラフィー技術を使用したエッチングに
より、前記ゲート電極メタル膜及びその下のポリシリコ
ン膜をパターニングして、図１６に示されるように、前
記ｐ+ ゲート９１及びｎ+ ゲート９２の間のノンドープ
のポリシリコン領域が、図において上下の方向へ延長し
た部分９３を含む、略十文字状のデュアルゲートが形成
される。
板上に形成されたポリシリコン膜にｐ+ ゲート９１及び
ｎ+ ゲート９２を形成する。さらに、前記ｐ+ ゲート９
１及びｎ+ ゲート９２の間に、不純物をイオン注入して
いないノンドープのポリシリコン領域からなるゲート電
極領域を形成する。次いで、その上にゲート電極メタル
膜を形成する 次に、ホトリソグラフィー技術を使用したエッチングに
より、前記ゲート電極メタル膜及びその下のポリシリコ
ン膜をパターニングして、図１６に示されるように、前
記ｐ+ ゲート９１及びｎ+ ゲート９２の間のノンドープ
のポリシリコン領域が、図において上下の方向へ延長し
た部分９３を含む、略十文字状のデュアルゲートが形成
される。
【００６３】これにより、デュアルゲートは、図１７に
示されるような形状となるので、前記ｐ+ ゲート９１及
びｎ+ ゲート９２内の不純物が前記ゲート電極メタル膜
を通路として拡散する場合に、前記不純物の大部分は前
記ノンドープのポリシリコン領域が延長した部分９３の
内部に吸収され、対向する位置にある他のゲート内に拡
散し難い。
示されるような形状となるので、前記ｐ+ ゲート９１及
びｎ+ ゲート９２内の不純物が前記ゲート電極メタル膜
を通路として拡散する場合に、前記不純物の大部分は前
記ノンドープのポリシリコン領域が延長した部分９３の
内部に吸収され、対向する位置にある他のゲート内に拡
散し難い。
【００６４】このように、本実施の形態においては、ｐ
+ ゲート９１及びｎ+ ゲート９２の間に、不純物を吸収
する領域として、ノンドープのポリシリコン領域が延長
した部分９３が形成されているので、各ゲートにイオン
注入された不純物が相互に拡散することがなく、トラン
ジスタの特性が劣化することがない。
+ ゲート９１及びｎ+ ゲート９２の間に、不純物を吸収
する領域として、ノンドープのポリシリコン領域が延長
した部分９３が形成されているので、各ゲートにイオン
注入された不純物が相互に拡散することがなく、トラン
ジスタの特性が劣化することがない。
【００６５】次に、本発明の第８の実施の形態について
説明する。
説明する。
【００６６】なお、第１〜７の実施の形態と同じ構造の
もの及び同じ方法については、その説明を省略する。
もの及び同じ方法については、その説明を省略する。
【００６７】図１８は本発明の第８の実施の形態におけ
るデュアルゲートの平面図、図１９は本発明の第８の実
施の形態においてイオン注入された不純物がゲート電極
メタル膜を通路として拡散する状態を示す平面図であ
る。
るデュアルゲートの平面図、図１９は本発明の第８の実
施の形態においてイオン注入された不純物がゲート電極
メタル膜を通路として拡散する状態を示す平面図であ
る。
【００６８】本実施の形態においては、先ず、半導体基
板上に形成されたポリシリコン膜に、ｐ+ ゲート１０１
及びｎ+ ゲート１０２を形成する。なお、前記ｐ+ ゲー
ト１０１及びｎ+ ゲート１０２の周囲は、不純物をイオ
ン注入していないノンドープのポリシリコン領域からな
る。次いで、その上に、ゲート電極メタル膜を形成す
る。
板上に形成されたポリシリコン膜に、ｐ+ ゲート１０１
及びｎ+ ゲート１０２を形成する。なお、前記ｐ+ ゲー
ト１０１及びｎ+ ゲート１０２の周囲は、不純物をイオ
ン注入していないノンドープのポリシリコン領域からな
る。次いで、その上に、ゲート電極メタル膜を形成す
る。
【００６９】次に、ホトリソグラフィー技術を使用した
エッチングにより、前記ゲート電極メタル膜及びその下
のポリシリコン膜をパターニングして、図１８に示され
るように、前記ｐ+ ゲート１０１及びｎ+ ゲート１０２
の側部の任意の位置から複数のノンドープのポリシリコ
ン領域が、図において上下の方向へ延長した部分１０３
を含む、略ムカデ状の形状を有するデュアルゲートが形
成される。
エッチングにより、前記ゲート電極メタル膜及びその下
のポリシリコン膜をパターニングして、図１８に示され
るように、前記ｐ+ ゲート１０１及びｎ+ ゲート１０２
の側部の任意の位置から複数のノンドープのポリシリコ
ン領域が、図において上下の方向へ延長した部分１０３
を含む、略ムカデ状の形状を有するデュアルゲートが形
成される。
【００７０】これにより、デュアルゲートは、前記ｐ+
ゲート１０１及びｎ+ ゲート１０２内の不純物が前記ゲ
ート電極メタル膜を通路として拡散する場合に、図１９
に示されるように、前記不純物の大部分は、前記ｐ+ ゲ
ート１０１及びｎ+ ゲート１０２の側部にある前記ノン
ドープのポリシリコン領域が延長した部分１０３の内部
に吸収され、対向する位置にある他のゲート内に拡散し
難い。
ゲート１０１及びｎ+ ゲート１０２内の不純物が前記ゲ
ート電極メタル膜を通路として拡散する場合に、図１９
に示されるように、前記不純物の大部分は、前記ｐ+ ゲ
ート１０１及びｎ+ ゲート１０２の側部にある前記ノン
ドープのポリシリコン領域が延長した部分１０３の内部
に吸収され、対向する位置にある他のゲート内に拡散し
難い。
【００７１】このように、本実施の形態においては、ｐ
+ ゲート１０１及びｎ+ ゲート１０２の側部に、不純物
を吸収する領域として、ノンドープのポリシリコン領域
が延長した部分１０３が形成されているので、各ゲート
にイオン注入された不純物が相互に拡散することがな
く、トランジスタの特性が劣化することがない。
+ ゲート１０１及びｎ+ ゲート１０２の側部に、不純物
を吸収する領域として、ノンドープのポリシリコン領域
が延長した部分１０３が形成されているので、各ゲート
にイオン注入された不純物が相互に拡散することがな
く、トランジスタの特性が劣化することがない。
【００７２】さらに、前記ノンドープのポリシリコン領
域が延長した部分１０３の位置を任意に選択できるの
で、前記第７の実施の形態よりも、ゲート配線の設計上
の自由度を高く保つことができる。
域が延長した部分１０３の位置を任意に選択できるの
で、前記第７の実施の形態よりも、ゲート配線の設計上
の自由度を高く保つことができる。
【００７３】次に、本発明の第９の実施の形態について
説明する。
説明する。
【００７４】なお、第１〜８の実施の形態と同じ構造の
もの及び同じ方法については、その説明を省略する。
もの及び同じ方法については、その説明を省略する。
【００７５】図２０は本発明の第９の実施の形態におけ
るデュアルゲートのゲート電極メタル膜の平面図、図２
１は本発明の第９の実施の形態においてイオン注入され
た不純物がゲート電極メタル膜を通路として他の領域内
に相互に拡散する状態を示す図である。
るデュアルゲートのゲート電極メタル膜の平面図、図２
１は本発明の第９の実施の形態においてイオン注入され
た不純物がゲート電極メタル膜を通路として他の領域内
に相互に拡散する状態を示す図である。
【００７６】本実施の形態においては、先ず、半導体基
板上に形成されたポリシリコン膜に、ｐ+ ゲート１１１
及びｎ+ ゲート１１２を形成する。さらに、前記ｐ+ ゲ
ート１１１及びｎ+ ゲート１１２の間に、不純物をイオ
ン注入していないノンドープのポリシリコン領域１１４
を形成する。次いで、その上に、例えばＷＳｉ2 の薄膜
からなるゲート電極メタル膜を形成する。
板上に形成されたポリシリコン膜に、ｐ+ ゲート１１１
及びｎ+ ゲート１１２を形成する。さらに、前記ｐ+ ゲ
ート１１１及びｎ+ ゲート１１２の間に、不純物をイオ
ン注入していないノンドープのポリシリコン領域１１４
を形成する。次いで、その上に、例えばＷＳｉ2 の薄膜
からなるゲート電極メタル膜を形成する。
【００７７】次に、ホトリソグラフィー技術を使用した
エッチングにより、前記ゲート電極メタル膜をパターニ
ングして、図２０に示されるように、前記ｐ+ ゲート１
１１、ｎ+ ゲート１１２及びノンドープのポリシリコン
領域１１４に、図において上下の方向から交互に内側へ
伸びる複数の欠損部１１３が形成される。
エッチングにより、前記ゲート電極メタル膜をパターニ
ングして、図２０に示されるように、前記ｐ+ ゲート１
１１、ｎ+ ゲート１１２及びノンドープのポリシリコン
領域１１４に、図において上下の方向から交互に内側へ
伸びる複数の欠損部１１３が形成される。
【００７８】これにより、前記ゲート電極メタル膜を構
成するＷＳｉ2 の結晶粒界の状態は、図２１における部
分１１５においては、ほぼバンブー構造になる。そのた
め、第５及び６の実施の形態と同様に、前記不純物の通
路としての前記ゲート電極メタル膜の抵抗が大きくな
り、前記不純物は他のゲート内に拡散し難い。
成するＷＳｉ2 の結晶粒界の状態は、図２１における部
分１１５においては、ほぼバンブー構造になる。そのた
め、第５及び６の実施の形態と同様に、前記不純物の通
路としての前記ゲート電極メタル膜の抵抗が大きくな
り、前記不純物は他のゲート内に拡散し難い。
【００７９】さらに、図２１に示されるように、前記不
純物の通路としての前記ゲート電極メタル膜の経路がジ
グザグ状となり、距離が長くなるので、第５及び６の実
施の形態よりも、さらに前記不純物が相互に拡散し難
い。
純物の通路としての前記ゲート電極メタル膜の経路がジ
グザグ状となり、距離が長くなるので、第５及び６の実
施の形態よりも、さらに前記不純物が相互に拡散し難
い。
【００８０】次に、本発明の第１０の実施の形態につい
て説明する。
て説明する。
【００８１】なお、第１〜９の実施の形態と同じ構造の
もの及び同じ方法については、その説明を省略する。
もの及び同じ方法については、その説明を省略する。
【００８２】図２２は本発明の第１０の実施の形態にお
けるデュアルゲートの断面図、図２３は、本発明の第１
０の実施の形態においてイオン注入された不純物が拡散
する状態を示す断面図である。
けるデュアルゲートの断面図、図２３は、本発明の第１
０の実施の形態においてイオン注入された不純物が拡散
する状態を示す断面図である。
【００８３】本実施の形態においては、先ず、半導体基
板１２０上に形成されたポリシリコン膜に、ｐ+ ゲート
１２１及びｎ+ ゲート１２２を形成し、その上に、ゲー
ト電極メタル膜１２３を形成する。次に、前記ゲート電
極メタル膜１２３上にノンドープのシリコン膜をＣＶＤ
法により形成する。ここで、前記シリコン膜の厚さは
０．０２〜０．１〔μｍ〕程度である。この後、ホトリ
ソグラフィー技術を使用したエッチングにより、前記シ
リコン膜をパターニングして、図２２に示されるよう
に、前記ｐ+ ゲート１２１及びｎ+ ゲート１２２が隣接
する近傍の５０〔μｍ〕以内の箇所に前記シリコン膜１
２４を残存させる。
板１２０上に形成されたポリシリコン膜に、ｐ+ ゲート
１２１及びｎ+ ゲート１２２を形成し、その上に、ゲー
ト電極メタル膜１２３を形成する。次に、前記ゲート電
極メタル膜１２３上にノンドープのシリコン膜をＣＶＤ
法により形成する。ここで、前記シリコン膜の厚さは
０．０２〜０．１〔μｍ〕程度である。この後、ホトリ
ソグラフィー技術を使用したエッチングにより、前記シ
リコン膜をパターニングして、図２２に示されるよう
に、前記ｐ+ ゲート１２１及びｎ+ ゲート１２２が隣接
する近傍の５０〔μｍ〕以内の箇所に前記シリコン膜１
２４を残存させる。
【００８４】これにより、図２３に示されるような形状
となるので、前記ｐ+ ゲート１２１及びｎ+ ゲート１２
２にイオン注入された不純物が前記ゲート電極メタル膜
を通路として拡散する場合に、前記不純物の大部分はノ
ンドープの前記シリコン膜１２４の内部に吸収され、対
向する位置にある他のゲート内に拡散し難い。
となるので、前記ｐ+ ゲート１２１及びｎ+ ゲート１２
２にイオン注入された不純物が前記ゲート電極メタル膜
を通路として拡散する場合に、前記不純物の大部分はノ
ンドープの前記シリコン膜１２４の内部に吸収され、対
向する位置にある他のゲート内に拡散し難い。
【００８５】このように、本実施の形態においては、ゲ
ート電極メタル膜１２３の上に不純物を吸収する領域と
してのノンドープのシリコン膜１２４が形成されている
ので、各ゲートにイオン注入された不純物が相互に拡散
することがなく、トランジスタの特性が劣化することが
ない。
ート電極メタル膜１２３の上に不純物を吸収する領域と
してのノンドープのシリコン膜１２４が形成されている
ので、各ゲートにイオン注入された不純物が相互に拡散
することがなく、トランジスタの特性が劣化することが
ない。
【００８６】次に、本発明の第１１の実施の形態につい
て説明する。
て説明する。
【００８７】なお、第１〜１０の実施の形態と同じ構造
のもの及び同じ方法については、その説明を省略する。
のもの及び同じ方法については、その説明を省略する。
【００８８】図２４は本発明の第１１の実施の形態にお
けるデュアルゲートの断面図、図２５は、本発明の第１
１の実施の形態においてイオン注入された不純物が拡散
する状態を示す断面図である。
けるデュアルゲートの断面図、図２５は、本発明の第１
１の実施の形態においてイオン注入された不純物が拡散
する状態を示す断面図である。
【００８９】本実施の形態においては、先ず、半導体基
板１３０上に形成されたポリシリコン膜に、ｐ+ ゲート
１３１及びｎ+ ゲート１３２を形成し、その上にゲート
電極メタル膜１３３を形成する。次に、図２４に示され
るように、前記ｐ+ ゲート１３１とｎ+ ゲート１３２と
が隣接する領域の上５０〔μｍ〕以内の前記ゲート電極
メタル膜１３３の領域１３４内に、Ｎをイオン注入す
る。
板１３０上に形成されたポリシリコン膜に、ｐ+ ゲート
１３１及びｎ+ ゲート１３２を形成し、その上にゲート
電極メタル膜１３３を形成する。次に、図２４に示され
るように、前記ｐ+ ゲート１３１とｎ+ ゲート１３２と
が隣接する領域の上５０〔μｍ〕以内の前記ゲート電極
メタル膜１３３の領域１３４内に、Ｎをイオン注入す
る。
【００９０】図２５に示されるように、前記ｐ+ ゲート
１３１及びｎ+ ゲート１３２にイオン注入された不純物
が前記ゲート電極メタル膜１３３を通路として拡散する
場合、前記ゲート電極メタル膜１３３が前記不純物の通
路となるが、前記ゲート電極メタル膜１３３の領域１３
４内に、不純物の拡散を阻止する特性を有するＮがイオ
ン注入されているので、前記不純物の通路としての前記
領域１３４の抵抗が大きくなり、前記不純物は他のゲー
ト内に拡散し難い。
１３１及びｎ+ ゲート１３２にイオン注入された不純物
が前記ゲート電極メタル膜１３３を通路として拡散する
場合、前記ゲート電極メタル膜１３３が前記不純物の通
路となるが、前記ゲート電極メタル膜１３３の領域１３
４内に、不純物の拡散を阻止する特性を有するＮがイオ
ン注入されているので、前記不純物の通路としての前記
領域１３４の抵抗が大きくなり、前記不純物は他のゲー
ト内に拡散し難い。
【００９１】このように、本実施の形態においては、ゲ
ート電極メタル膜１３３にＮをイオン注入した領域１３
４が形成されているので、各ゲートにイオン注入された
不純物が相互に拡散することがなく、トランジスタの特
性が劣化することがない。
ート電極メタル膜１３３にＮをイオン注入した領域１３
４が形成されているので、各ゲートにイオン注入された
不純物が相互に拡散することがなく、トランジスタの特
性が劣化することがない。
【００９２】なお、本発明は前記実施の形態に限定され
るものではなく、本発明の趣旨に基づいて種々変形させ
ることが可能であり、それらを本発明の範囲から排除す
るものではない。
るものではなく、本発明の趣旨に基づいて種々変形させ
ることが可能であり、それらを本発明の範囲から排除す
るものではない。
【００９３】
【発明の効果】以上詳細に説明したように、本発明によ
れば、半導体装置においては、ｐ型ポリシリコンゲート
と、ｎ型ポリシリコンゲートと、前記ｐ型ゲート及び前
記ｎ型ゲートに跨るように形成されたゲート電極メタル
膜を含むデュアルゲートとを有し、前記ｐ型ポリシリコ
ンゲート及び前記ｎ型ポリシリコンゲート内の不純物の
拡散通路としての前記ゲート電極メタル膜が距離を長
い。
れば、半導体装置においては、ｐ型ポリシリコンゲート
と、ｎ型ポリシリコンゲートと、前記ｐ型ゲート及び前
記ｎ型ゲートに跨るように形成されたゲート電極メタル
膜を含むデュアルゲートとを有し、前記ｐ型ポリシリコ
ンゲート及び前記ｎ型ポリシリコンゲート内の不純物の
拡散通路としての前記ゲート電極メタル膜が距離を長
い。
【００９４】この場合、不純物の通路となるゲート電極
メタル膜の距離が長いので、各ゲートにイオン注入され
た不純物が相互に拡散することがなく、トランジスタの
特性が劣化することがない。
メタル膜の距離が長いので、各ゲートにイオン注入され
た不純物が相互に拡散することがなく、トランジスタの
特性が劣化することがない。
【００９５】また、本発明の他の半導体装置において
は、ｐ型ポリシリコンゲートと、ｎ型ポリシリコンゲー
トと、前記ｐ型ゲート及び前記ｎ型ゲートに跨るように
形成されたゲート電極メタル膜とを含むデュアルゲート
を有し、前記ｐ型ポリシリコンゲート及び前記ｎ型ポリ
シリコンゲート内の不純物の拡散通路としての前記ゲー
ト電極メタル膜の拡散抵抗が大きい。
は、ｐ型ポリシリコンゲートと、ｎ型ポリシリコンゲー
トと、前記ｐ型ゲート及び前記ｎ型ゲートに跨るように
形成されたゲート電極メタル膜とを含むデュアルゲート
を有し、前記ｐ型ポリシリコンゲート及び前記ｎ型ポリ
シリコンゲート内の不純物の拡散通路としての前記ゲー
ト電極メタル膜の拡散抵抗が大きい。
【００９６】この場合、不純物の通路となるゲート電極
メタル膜の拡散抵抗が大きいので、各ゲートにイオン注
入された不純物が相互に拡散することがなく、トランジ
スタの特性が劣化することがない。
メタル膜の拡散抵抗が大きいので、各ゲートにイオン注
入された不純物が相互に拡散することがなく、トランジ
スタの特性が劣化することがない。
【００９７】さらに、更に他の半導体装置においては、
ｐ型ポリシリコンゲートと、ｎ型ポリシリコンゲート
と、前記ｐ型ポリシリコンゲート及び前記ｎ型ポリシリ
コンゲートに跨るように形成されたゲート電極メタル膜
とを含むデュアルゲートを有し、前記ｐ型ポリシリコン
ゲート及び前記ｎ型ポリシリコンゲート内の不純物の通
路としての前記ゲート電極メタル膜に前記不純物を吸収
する領域が接続されている。
ｐ型ポリシリコンゲートと、ｎ型ポリシリコンゲート
と、前記ｐ型ポリシリコンゲート及び前記ｎ型ポリシリ
コンゲートに跨るように形成されたゲート電極メタル膜
とを含むデュアルゲートを有し、前記ｐ型ポリシリコン
ゲート及び前記ｎ型ポリシリコンゲート内の不純物の通
路としての前記ゲート電極メタル膜に前記不純物を吸収
する領域が接続されている。
【００９８】この場合、各ゲートにイオン注入された不
純物は、不純物を吸収する領域に拡散するので、相互に
拡散することがなく、トランジスタの特性が劣化するこ
とがない。
純物は、不純物を吸収する領域に拡散するので、相互に
拡散することがなく、トランジスタの特性が劣化するこ
とがない。
【図１】本発明の第１の実施の形態におけるデュアルゲ
ートの断面図である。
ートの断面図である。
【図２】従来の半導体装置においてデュアルゲートの製
造工程断面図である。
造工程断面図である。
【図３】従来の半導体装置においてデュアルゲートの斜
視図である。
視図である。
【図４】従来の半導体装置において、イオン注入された
不純物がゲート電極メタル膜１３を通路として他の領域
内に相互に拡散する状態を示す断面図である。
不純物がゲート電極メタル膜１３を通路として他の領域
内に相互に拡散する状態を示す断面図である。
【図５】本発明の第１の実施の形態におけるイオン注入
された不純物がゲート電極メタル膜を通路として他の領
域内に相互に拡散する状態を示す断面図である。
された不純物がゲート電極メタル膜を通路として他の領
域内に相互に拡散する状態を示す断面図である。
【図６】本発明の第２の実施の形態におけるデュアルゲ
ートの断面図である。
ートの断面図である。
【図７】本発明の第２の実施の形態においてイオン注入
された不純物がゲート電極メタル膜を通路として他の領
域内に相互に拡散する状態を示す断面図である。
された不純物がゲート電極メタル膜を通路として他の領
域内に相互に拡散する状態を示す断面図である。
【図８】本発明の第３の実施の形態におけるデュアルゲ
ートの断面図である。
ートの断面図である。
【図９】本発明の第３の実施の形態においてイオン注入
された不純物がゲート電極メタル膜を通路として他の領
域内に相互に拡散する状態を示す断面図である。
された不純物がゲート電極メタル膜を通路として他の領
域内に相互に拡散する状態を示す断面図である。
【図１０】本発明の第４の実施の形態におけるデュアル
ゲートの断面図である。
ゲートの断面図である。
【図１１】本発明の第４の実施の形態においてイオン注
入された不純物がゲート電極メタル膜を通路として他の
領域内に相互に拡散する状態を示す断面図である。
入された不純物がゲート電極メタル膜を通路として他の
領域内に相互に拡散する状態を示す断面図である。
【図１２】本発明の第５の実施の形態におけるデュアル
ゲートのゲート電極メタル膜の平面図である。
ゲートのゲート電極メタル膜の平面図である。
【図１３】本発明の第５の実施の形態においてゲート電
極メタル膜の結晶粒界の状態を示す図である。
極メタル膜の結晶粒界の状態を示す図である。
【図１４】本発明の第６の実施の形態におけるデュアル
ゲートのゲート電極メタル膜の平面図である。
ゲートのゲート電極メタル膜の平面図である。
【図１５】本発明の第６の実施の形態においてゲート電
極メタル膜の結晶粒界の状態を示す図である。
極メタル膜の結晶粒界の状態を示す図である。
【図１６】本発明の第７の実施の形態におけるデュアル
ゲートの平面図である。
ゲートの平面図である。
【図１７】本発明の第７の実施の形態におけるデュアル
ゲートの斜視図である。
ゲートの斜視図である。
【図１８】本発明の第８の実施の形態におけるデュアル
ゲートの平面図である。
ゲートの平面図である。
【図１９】本発明の第８の実施の形態においてイオン注
入された不純物がゲート電極メタル膜を通路として拡散
する状態を示す平面図である。
入された不純物がゲート電極メタル膜を通路として拡散
する状態を示す平面図である。
【図２０】本発明の第９の実施の形態におけるデュアル
ゲートのゲート電極メタル膜の平面図である。
ゲートのゲート電極メタル膜の平面図である。
【図２１】本発明の第９の実施の形態においてイオン注
入された不純物がゲート電極メタル膜を通路として他の
領域内に相互に拡散する状態を示す図である。
入された不純物がゲート電極メタル膜を通路として他の
領域内に相互に拡散する状態を示す図である。
【図２２】本発明の第１０の実施の形態におけるデュア
ルゲートの断面図である。
ルゲートの断面図である。
【図２３】本発明の第１０の実施の形態においてイオン
注入された不純物が拡散する状態を示す断面図である。
注入された不純物が拡散する状態を示す断面図である。
【図２４】本発明の第１１の実施の形態におけるデュア
ルゲートの断面図である。
ルゲートの断面図である。
【図２５】本発明の第１１の実施の形態においてイオン
注入された不純物が拡散する状態を示す断面図である。
注入された不純物が拡散する状態を示す断面図である。
２２、４２、７１、８１、９１、１０１、１１１、１２
１、１３１ ｐ型ゲート ２３、４３、７２、８２、９２、１０２、１１２、１２
２、１３２ ｎ型ゲート ２４、４５、５２、６２、１２３、１３３ ゲート電
極メタル膜 ９３、１０３、１２４ 不純物を吸収する領域
１、１３１ ｐ型ゲート ２３、４３、７２、８２、９２、１０２、１１２、１２
２、１３２ ｎ型ゲート ２４、４５、５２、６２、１２３、１３３ ゲート電
極メタル膜 ９３、１０３、１２４ 不純物を吸収する領域
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 BB01 BB40 CC05 DD56 DD82 EE08 EE17 FF06 FF11 FF14 GG09 GG10 GG14 HH20 5F033 HH04 HH28 LL04 MM00 MM07 QQ59 QQ65 VV06 XX28 5F048 AA07 AB04 AC03 BB01 BB04 BB06 BB07 BB08 BB12
Claims (3)
- 【請求項１】 ｐ型ポリシリコンゲートと、ｎ型ポリシ
リコンゲートと、前記ｐ型ポリシリコンゲート及び前記
ｎ型ポリシリコンゲートに跨るように形成されたゲート
電極メタル膜とを含むデュアルゲートを有し、 前記ｐ型ポリシリコンゲート及び前記ｎ型ポリシリコン
ゲート内の不純物の拡散通路としての前記ゲート電極メ
タル膜の距離が長いことを特徴とする半導体装置。 - 【請求項２】 ｐ型ポリシリコンゲートと、ｎ型ポリシ
リコンゲートと、前記ｐ型ポリシリコンゲート及び前記
ｎ型ポリシリコンゲートに跨るように形成されたゲート
電極メタル膜とを含むデュアルゲートを有し、 前記ｐ型ポリシリコンゲート及び前記ｎ型ポリシリコン
ゲート内の不純物の拡散通路としての前記ゲート電極メ
タル膜の拡散抵抗が大きいことを特徴とする半導体装
置。 - 【請求項３】 ｐ型ポリシリコンゲートと、ｎ型ポリシ
リコンゲートと、前記ｐ型ポリシリコンゲート及び前記
ｎ型ポリシリコンゲートに跨るように形成されたゲート
電極メタル膜とを含むデュアルゲートを有し、 前記ｐ型ポリシリコンゲート及び前記ｎ型ポリシリコン
ゲート内の不純物の通路としての前記ゲート電極メタル
膜に前記不純物を吸収する領域が接続されていることを
特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000179252A JP2001358088A (ja) | 2000-06-15 | 2000-06-15 | 半導体装置 |
| US09/778,889 US6407416B2 (en) | 2000-06-15 | 2001-02-08 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000179252A JP2001358088A (ja) | 2000-06-15 | 2000-06-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001358088A true JP2001358088A (ja) | 2001-12-26 |
Family
ID=18680553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000179252A Pending JP2001358088A (ja) | 2000-06-15 | 2000-06-15 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6407416B2 (ja) |
| JP (1) | JP2001358088A (ja) |
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| US7943452B2 (en) * | 2006-12-12 | 2011-05-17 | International Business Machines Corporation | Gate conductor structure |
| CN108258033B (zh) * | 2016-12-29 | 2020-12-22 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
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2000
- 2000-06-15 JP JP2000179252A patent/JP2001358088A/ja active Pending
-
2001
- 2001-02-08 US US09/778,889 patent/US6407416B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US6407416B2 (en) | 2002-06-18 |
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