JPH0992823A

JPH0992823A - 半導体装置及びその製造方法

Info

Publication number: JPH0992823A
Application number: JP24723795A
Authority: JP
Inventors: Masatoshi Arai; 雅利荒井; Toshiki Yabu; 俊樹藪; Takashi Uehara; 隆上原; Mizuki Segawa; 瑞樹瀬川; Takashi Nakabayashi; 隆中林; Kyoji Yamashita; 恭司山下; Takaaki Uketa; 高明受田; Takayuki Yamada; 隆順山田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1995-09-26
Filing date: 1995-09-26
Publication date: 1997-04-04

Abstract

(57)【要約】【目的】ゲート電極内の不純物相互拡散によるしきい
値変動を抑制し、かつ、チップ面積増大の少ない半導体
装置を提供する。【構成】ｐ型シリコン基板上に素子分離領域１と活性
領域２を形成した後、ゲート電極３を形成する。ゲート
電極は、素子分離領域上において、ゲート電極幅を拡大
する第１のダミー電極４と、第１のダミー電極の幅を縮
小する第２のダミー電極５を交互に並べる。次に、フォ
トレジストをマスクとして、イオン注入によりｎ型注入
領域６及びｐ型注入領域７を形成する。このとき、素子
分離領域上のダミーパターンには、ｐ型不純物及びｎ型
不純物は注入されないようにフォトレジストはパターニ
ングされている。最後に、熱処理を加え、ゲート電極の
不純物を拡散及び活性化させ、半導体装置が完成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデュアルゲート構造ＭＯ
Ｓ型半導体装置及びその製造方法に関するものである。

【０００２】

【従来の技術】デュアルゲート構造ＭＯＳ型半導体装置
は、ｎチャネル型トランジスタにおいては、ｎ型ゲート
電極を有し、ｐチャネル型トランジスタにおいては、ｐ
型ゲート電極を有している。周知のように、上記のデュ
アルゲート構造ＭＯＳ型半導体装置は、イオン注入法を
用いてゲート電極に選択的にｎ型不純物イオンとｐ型不
純物イオンを添加することによって形成される。

【０００３】以下に、上記した従来の半導体装置の製造
方法について図面を参照しながら詳しく説明する。

【０００４】まず、図９（ａ）に示すように、シリコン
基板に素子分離領域１と活性領域２を形成し、ゲート電
極３を形成する。次に、図９（ｂ）に示すように、第１
のフォトレジストをマスクとして、イオン注入法によ
り、ｎ型不純物注入領域６にｎ型不純物をゲート電極及
び活性領域に添加する。さらに、図９（ｃ）に示すよう
に、第２のフォトレジストをマスクとして、イオン注入
法によりｐ型不純物注入領域７にｐ型不純物をゲート電
極及び活性領域に添加し、最後に熱処理を加え、コンタ
クト８を形成れば半導体装置が完成する。このときｎ型
不純物注入領域とｐ型不純物注入領域は、素子分離領域
上で一部が接している。

【０００５】

【発明が解決しようとする課題】しかしながら、上記の
ような半導体装置では、単一のゲート電極にｎ型不純物
とｐ型不純物が混在するため、ゲート電極に不純物を添
加した後、熱処理を行う際にゲート電極内を不純物が相
互拡散し、しきい値電圧を変動させる現象が発生するこ
とが明らかになっている。

【０００６】上記問題を解決するためには、ｎ型活性領
域とｐ型活性領域の距離を広げる、又は、単一ゲート電
極にｎ型不純物とｐ型不純物が混在しないように、ｎ型
ゲート電極とｐ型ゲート電極を配線で接続する必要があ
るため、チップ面積が増大するという新たな問題点を生
じる。また、ｎ型領域とｐ型領域の境界付近ではゲート
電極が高抵抗化する問題をも有していた。

【０００７】本発明は上記従来の課題を解決するもので
あり、ゲート電極内の不純物相互拡散によるしきい値変
動を抑制し、かつ、チップ面積増大の少ない半導体装置
を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体装置は、ｎ型不純物とｐ型不純物が
混在するゲート電極を有するＭＯＳ型半導体装置におい
て、ゲート電極のｎ型不純物領域とｐ型不純物領域の境
界付近に、拡散した不純物を溜めるシンク（不純物蓄積
領域）を設けている。

【０００９】また本発明の半導体装置の製造方法は、例
えばイオン注入法により少なくともシンクの一部には不
純物が添加されないように、ゲート電極に選択的にｎ型
不純物及びｐ型不純物を添加する工程を有し、熱処理を
行いゲート電極の活性化を行う工程を有している。

【００１０】

【作用】上記した構成によって、ゲート電極に不純物を
添加した後の熱処理で発生する相互拡散において、不純
物はシンクに一旦拡散した後、他不純物領域に拡散する
ため、他不純物領域へ拡散する不純物の絶対量が減少す
る。従って、本発明の半導体装置においては、従来の半
導体装置と比較して相互拡散によるしきい値電圧変動を
大幅に抑制できる。

【００１１】

【実施例】以下本発明の実施例における半導体装置につ
いて、図面を参照しながら説明する。

【００１２】（実施例１）図１は本発明第１の実施例に
おけるＭＯＳ型半導体装置の工程平面図を示したもので
ある。

【００１３】まず、図１（ａ）に示すように、ｐ型シリ
コン基板上に素子分離領域１と活性領域２を形成し、次
に、ゲート電極３を形成する。本実施例のゲート電極
は、素子分離領域上で、ゲート幅を大きくするようにダ
ミーパターン（ダミー電極４）を有している。次に、図
１（ｂ）に示すように、フォトレジストをマスクとして
ｎ型不純物のイオン注入を行う。次に、図１（ｃ）に示
すように、フォトレジストをマスクとしてｐ型不純物の
イオン注入を行う。このとき、素子分離領域上のダミー
パターン（ダミー電極４）には、ｐ型不純物及びｎ型不
純物が注入されないようにフォトレジストがパターニン
グされた状態でイオン注入を行なう。従って、ｎ型及び
ｐ型不純物注入領域は図１（ｂ）及び（ｃ）における６
及び７で示される領域となる。最後に、図１（ｄ）に示
すように、熱処理を加え、ゲート電極の不純物を拡散及
び活性化させ、半導体装置を完成する。

【００１４】以上のように、本実施例ではＰ型不純物及
びＮ型不純物をイオン注入する際に幅がゲート電極より
大きいダミーゲート電極にイオン注入されないようにし
ている。

【００１５】上記した構成によって、図１（ｄ）の熱処
理工程の際にダミーゲート電極４内を不純物が拡散する
と、ダミー電極４が、不純物源となる電極（ゲート電極
３）より電極幅が大きいため、ダミー電極４内で単位体
積あたりの不純物濃度をゲート電極３内に比較して低減
させることができる。従って従来の半導体装置と比較し
て、他不純物領域へ拡散する不純物の濃度が減少し、し
きい値電圧変動を抑制することができる。

【００１６】なお、本実施例では、不純物を添加してい
ないゲート電極に、ｎ型不純物およびｐ型不純物を、イ
オン注入法により添加したが、例えば１×１０の２０乗
以下のｎ型不純物あるいはｐ型不純物を、あらかじめ添
加してあるゲート電極を用いても、同様の効果が得られ
る。

【００１７】（実施例２）図２は本発明第２の実施例に
おけるＭＯＳ型半導体装置の平面図を示したものであ
る。

【００１８】本実施例では、上記した第１の実施例で示
した工程と同様の工程を用いて、半導体装置を形成して
いる。但し、本実施例のゲート電極は、素子分離領域上
において、ゲート電極幅を拡大する第１のダミー電極４
と、第１のダミー電極４の幅を縮小する第２のダミー電
極５を交互に並べた構成となっている点が第１の実施例
とは異なる。

【００１９】上記した構成によって本実施例の半導体装
置では、不純物が他不純物領域へ拡散する際に、第１の
ダミー電極４全体へ不純物が拡散した後、第２のダミー
電極５へ不純物が拡散する過程を繰り返すことになる。
ここで第１のダミー電極４は、不純物源となる電極（ゲ
ート電極３）幅より電極幅が拡大されているため、上記
の第１の実施例と同様に単位体積あたりの不純物濃度を
低減させる効果を奏する。

【００２０】そしてさらに、第２のダミー電極５は不純
物が熱処理により拡散された第１のダミー電極から隣り
の第１のダミー電極への拡散の拡散源となる役割を果た
し、本実施例のように、第１のダミー電極４と第２のダ
ミー電極５を交互に不純物が拡散することになるため、
第１のダミー電極を不純物が通過する毎に、単位体積あ
たりの不純物濃度が減少し、上記の第１の実施例より
も、さらに相互拡散を抑制する効果をえることができ
る。これは、ある第１のダミー電極から隣の第１のダミ
ー電極に不純物が拡散する際に、不純物の拡散するルー
トが第２のダミー電極５により狭められてしまい、拡散
速度が著しく減少するためであると考えられる。

【００２１】（実施例３）図３は本発明第３の実施例に
おけるＭＯＳ型半導体装置の平面図を示したものであ
る。

【００２２】本実施例においても、上記の第１の実施例
で示した工程と同様の工程を用いて、半導体装置を形成
している。但し、本実施例のゲート電極は、素子分離領
域上において、ゲート電極幅を拡大する第１のダミー電
極４と、第１のダミー電極４の幅を縮小する第２のダミ
ー電極５を交互に並べており、さらに第２のダミー電極
５は直線上に存在しない構成となっている点が上記の第
２の実施例とは異なる。

【００２３】上記した構成によって本実施例の半導体装
置では、第２のダミー電極５から、第１のダミー電極４
を通り、さらに隣の第２のダミー電極５へ不純物が拡散
する際に、第２のダミー電極から第２のダミー電極まで
の距離が増加するため、さらに他不純物領域へ拡散する
不純物濃度が減少する。従って、上記の第２の実施例よ
りも、さらに相互拡散を抑制する効果を得ることができ
る。

【００２４】（実施例４）図４は本発明第４の実施例に
おけるＭＯＳ型半導体装置の工程平面図を示したもので
ある。

【００２５】まず、図４（ａ）に示すように、ｐ型シリ
コン基板上に素子分離領域１と活性領域２を形成し、次
に、ゲート電極３を形成する。この時、素子分離領域１
上の第１のダミー電極４は、コンタクトの下地になるよ
うに広い面積になっている。次に、図４（ｂ）に示すよ
うに、フォトレジストをマスクとしてｎ型不純物のイオ
ン注入を行う（ｎ型不純物領域６の形成）。次に、図４
（ｃ）に示すように、フォトレジストをマスクとしてｐ
型不純物のイオン注入を行う（ｐ型不純物領域７の形
成）。このとき、素子分離領域上のコンタクトの下地に
なるゲート電極には、ｐ型不純物及びｎ型不純物は注入
されないようにフォトレジストはパターニングされてい
る。次に図４（ｄ）に示すように、熱処理を加えゲート
電極の不純物を拡散及び活性化させた後（ここまでは第
１の実施例と同様）、最後にコンタクトを形成して、半
導体装置を完成する。

【００２６】上記した構成によって本実施例の半導体装
置では、上記の第１の実施例と同様に相互拡散を抑制す
る効果が得られるだけでなく、ｎ型領域とｐ型領域の境
界付近でゲート電極が高抵抗化する問題を、高抵抗化す
る領域上にコンタクトを形成することで解決することが
できる。

【００２７】（実施例５）図５は本発明第５の実施例に
おけるＭＯＳ型半導体装置の平面図を示したものであ
る。

【００２８】本実施例では、上記の第４の実施例で示し
た工程と同様の工程を用いて、半導体装置を形成してい
る。但し、本実施例のゲート電極は、ｎ型活性領域上に
存在するゲート電極をｐ型不純物領域側へ延長した線
と、ｐ型活性領域上に存在するゲート電極をｎ型不純物
領域側へ延長した線が互いに重ならない構成をしている
点が異なる。

【００２９】上記した構成によって本実施例の半導体装
置では、不純物が他不純物領域へ拡散する場合におい
て、拡散距離が増加するため、上記の第４の実施例より
も、さらに相互拡散を抑制する効果を得ることができ
る。

【００３０】（実施例６）図６は本発明第６の実施例に
おけるＭＯＳ型半導体装置の平面図を示したものであ
る。

【００３１】本実施例では、上記の第４の実施例で示し
た工程と同様の工程を用いて、半導体装置を形成してい
る。但し、本実施例のゲート電極は、素子分離領域上に
おいて、ゲート電極幅を拡大する第１のダミー電極４を
有した構成をしている。

【００３２】上記した構成によって本実施例の半導体装
置では、上記の第２の実施例で述べた効果と同様の効果
によって、不純物の拡散量が減少するため、上記の第４
の実施例よりも、さらに相互拡散を抑制する効果を得る
ことができる。

【００３３】（実施例７）図７は本発明第７の実施例に
おけるＭＯＳ型半導体装置の平面図を示したものでであ
る。

【００３４】本実施例では、上記の第１の実施例で示し
た工程と同様の工程を用いて、半導体装置を形成してい
る。但し、本実施例のゲート電極は、本実施例のゲート
電極は、素子分離領域上において、蛇行した構成をして
いる。

【００３５】上記した構成によって本実施例の半導体装
置では、不純物が他不純物領域へ拡散する場合におい
て、拡散距離が増加するため、第１の実施例に比較して
相互拡散を抑制する効果を得ることができる。

【００３６】（実施例８）図８は本発明第８の実施例に
おけるＭＯＳ型半導体装置の工程平面図を示したもので
ある。

【００３７】まず、図８（ａ）に示すように、ｐ型シリ
コン基板上に素子分離領域１と活性領域２を形成し、次
に、ゲート電極３を形成する。次に、図８（ｂ）に示す
ように、フォトレジストをマスクとしてｎ型不純物のイ
オン注入を行った後（ｎ型不純物注入領域６の形成）、
８５０℃の熱処理を行う。次に、図８（ｃ）に示すよう
に、フォトレジストをマスクとしてｐ型不純物のイオン
注入を行う（ｐ型不純物領域７の形成）。このとき、素
子分離領域１上のコンタクトの下地になるゲート電極に
は、ｐ型不純物及びｎ型不純物は注入されないようにフ
ォトレジストはパターニングされている。最後に図８
（ｄ）に示すように、熱処理を加えゲート電極の不純物
を拡散及び活性化させた後、コンタクトを形成して、半
導体装置を完成する。

【００３８】上記した構成によって本実施例の半導体装
置では、一導電型の不純物をゲート電極に注入した後、
熱処理を行うことにより不純物が安定し、次に注入され
る他導電型不純物が拡散する場合の壁になるため、第１
の実施例よりも、さらに相互拡散を抑制する効果を得る
ことができる。

【００３９】

【発明の効果】以上のように本発明は、ｎ型不純物とｐ
型不純物が混在するゲート電極を有するＭＯＳ型半導体
装置において、素子分離領域上のゲート電極に、拡散し
た不純物を溜めるシンクを設けること、および、シンク
に不純物を添加しないことにより、不純物が相互拡散し
た場合において、一旦不純物がシンクに拡散した後、他
不純物領域に拡散するため、他不純物領域へ拡散する不
純物の絶対量が減少する。

【００４０】従って、本発明の半導体装置及びその製造
方法において、不純物相互拡散によるしきい値電圧変動
の少ない、安定した半導体装置が術現できる。

【図面の簡単な説明】

【図１】本発明第１の実施例における半導体装置の工程
平面図

【図２】本発明第２の実施例における半導体装置の平面
図

【図３】本発明第３の実施例における半導体装置の平面
図

【図４】本発明第４の実施例における半導体装置の工程
平面図

【図５】本発明第５の実施例における半導体装置の平面
図

【図６】本発明第６の実施例における半導体装置の平面
図

【図７】本発明第７の実施例における半導体装置の平面
図

【図８】本発明第８の実施例における半導体装置の工程
平面図

【図９】従来の半導体装置の工程平面図

【符号の説明】

１素子分離領域２活性領域３ゲート電極４第１のゲートダミー電極５第２のゲートダミー電極６ｎ型不純物注入領域７ｐ型不純物注入領域８コンタクト

───────────────────────────────────────────────────── フロントページの続き (72)発明者瀬川瑞樹大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者中林隆大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者山下恭司大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者受田高明大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者山田隆順大阪府門真市大字門真1006番地松下電器産業株式会社内

Claims

【特許請求の範囲】

【請求項１】第１の活性領域と、前記第１の活性領域と
素子分離領域により分離された第２の活性領域と、前記
第１の活性領域上から前記第２の活性領域上にかけて形
成された単一ゲートとを有し、前記単一ゲートが前記第
１の活性領域上及び前記第２の活性領域上において各々
第１導電型及び第２導電型に形成されている半導体装置
であって、前記素子分離領域上の前記単一ゲートに不純
物蓄積領域を形成したことを特徴とする半導体装置。
【請求項２】不純物蓄積領域がトランジスタ動作又はコ
ンタクト形成に寄与しないダミーゲート電極であること
を特徴とする請求項１に記載の半導体装置。
【請求項３】第１の活性領域と、前記第１の活性領域と
素子分離領域により分離された第２の活性領域と、前記
第１の活性領域上から前記第２の活性領域上にかけて形
成された単一ゲートとを有し、前記単一ゲートが前記第
１の活性領域上及び前記第２の活性領域上において各々
第１導電型及び第２導電型に形成されている半導体装置
であって、前記素子分離領域上の前記単一ゲートに不純
物蓄積領域を形成し、前記不純物蓄積領域上にコンタク
トを形成したことを特徴とする半導体装置。
【請求項４】不純物蓄積領域の幅が第１及び第２の活性
領域上に存在するゲート電極幅よりも大きいことを特徴
とする請求項１〜３いずれかに記載の半導体装置。
【請求項５】不純物蓄積領域が第１及び第２の活性領域
上に存在するゲート電極幅よりも大きい第１の領域と前
記第１の領域より幅の小さい第２の領域とが交互に形成
された形状であることを特徴とする請求項１〜３いずれ
かに記載の半導体装置。
【請求項６】複数存在する第２の領域が単一ゲートと直
交する方向に対してずれていることを特徴とする請求項
５に記載の半導体装置。
【請求項７】第１の活性領域上に形成された単一ゲート
の第１導電型領域と第２の活性領域上に形成された単一
ゲートの第２導電型領域とが単一ゲートと直交する方向
に対してずれていることを特徴とする請求項１〜３いず
れかに記載の半導体装置。
【請求項８】不純物蓄積領域が素子分離領域上において
蛇行していることを特徴とする請求項１〜３いずれかに
記載の半導体装置。
【請求項９】半導体基板上に第１の活性領域、第２の活
性領域及び素子分離領域を形成する工程と、前記第１の
活性領域から前記第２の活性領域にかけて単一ゲートを
形成する工程と、前記第１の活性領域上及び前記第２の
活性領域上の前記単一ゲートに各々第１導電型不純物及
び第２導電型不純物を前記素子分離領域上に存在する前
記単一ゲートの一部に不純物が導入されないように選択
的に導入する工程と、前記第１導電型不純物及び第２導
電型不純物を導入した後熱処理を行う工程とを有する半
導体装置の製造方法。
【請求項１０】半導体基板上に第１の活性領域、第２の
活性領域及び素子分離領域を形成する工程と、前記第１
の活性領域から前記第２の活性領域にかけて単一ゲート
を形成する工程と、前記第１の活性領域上及び前記第２
の活性領域上の前記単一ゲートに各々第１導電型不純物
及び第２導電型不純物を前記素子分離領域上に存在する
前記単一ゲートの一部に不純物が導入されないように選
択的に導入する工程と、前記第１導電型不純物及び第２
導電型不純物を導入した後熱処理を行う工程と、前記熱
処理の後前記素子分離領域上に存在する前記単一ゲート
上にコンタクトを形成する工程とを有する半導体装置の
製造方法。
【請求項１１】半導体基板上に第１の活性領域、第２の
活性領域及び素子分離領域を形成する工程と、前記第１
の活性領域から前記第２の活性領域にかけて単一ゲート
を形成する工程と、前記第１の活性領域上の前記単一ゲ
ートに第１導電型不純物を前記素子分離領域上に存在す
る前記単一ゲートの一部に不純物が導入されないように
選択的に導入する工程と、前記第１導電型不純物を導入
した後第１の熱処理を行なう工程と、前記第２の活性領
域上の前記単一ゲートに第２導電型不純物を前記素子分
離領域上に存在する前記単一ゲートの一部に不純物が導
入されないように選択的に導入する工程と、前記第２導
電型不純物を導入した後第２の熱処理を行なう工程とを
有する半導体装置の製造方法。
【請求項１２】第１の活性領域から第２の活性領域にか
けて単一ゲートを形成する工程において、素子分離領域
上の前記単一ゲートの幅を前記第１の活性領域上及び前
記第２の活性領域上に形成される前記単一ゲートの幅よ
り大きく形成することを特徴とする請求項９〜１１いず
れかに記載の半導体装置の製造方法。
【請求項１３】第１の活性領域から第２の活性領域にか
けて単一ゲートを形成する工程において、素子分離領域
上の前記単一ゲートを第１及び第２の活性領域上に存在
するゲート電極幅よりも大きい第１の領域と前記第１の
領域より幅の小さい第２の領域とが交互に繰り返される
ように形成することを特徴とする請求項９〜１１いずれ
かに記載の半導体装置の製造方法。
【請求項１４】複数存在する第２の領域が単一ゲートと
直交する方向に対してずれるように形成することを特徴
とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】第１の活性領域上に形成された単一ゲー
トと第２の活性領域上に形成された前記単一ゲートとを
前記単一ゲートと直交する方向に対してずれるように形
成することを特徴とする請求項９〜１１いずれかに記載
の半導体装置の製造方法。
【請求項１６】素子分離領域上の単一ゲートが前記素子
分離領域上において蛇行していることを特徴とする請求
項９〜１１いずれかに記載の半導体装置の製造方法。