JPH0417366A

JPH0417366A - スタティックｒａｍ

Info

Publication number: JPH0417366A
Application number: JP2120089A
Authority: JP
Inventors: Masataka Shingu; 新宮　正孝; Masahiko Ito; 政彦伊藤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1990-05-11
Filing date: 1990-05-11
Publication date: 1992-01-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、高抵抗負荷型のメモリセルを有したスタティ
ックＲＡＭに関する。

〔発明の概要〕

本発明は、高抵抗負荷型のメモリセルを存するスタティ
ックＲＡＭにおいて、同一の導電層を用いて各メモリセ
ルにそれぞれ接続される電源線及び接地線を形成し、そ
の導電層とは異なった高抵抗層を用いて上記メモリセル
の高抵抗負荷素子を形成することにより、高抵抗負荷素
子の抵抗値の制御性を向上させるものである。

〔従来の技術〕

ＳＲＡＭ（スタティックＲＡＭ）のメモリセルの構造の
一例として、２つのＭＯＳトランジスタ及び２つの高抵
抗負荷素子でフリップフロップが構成され、第１又は第
２のビット線との間に、第１及び第２の転送ゲートとな
るトランジスタが設けられる高抵抗負荷型メモリセルが
知られる。

第５図は、このような高抵抗負荷型メモ、リセルのレイ
アウトの一例であって、３層のポリポリシリコン層より
なる構造を示している。即ち、ｐ型の半導体基板１０１
上に、ゲート絶縁膜を介して第１層目のポリシリコン層
（図中、散点領域で示す。）が形成される。この第１層
目のボリシリコン層は、ワード線１０３ａと、フリップ
フロップを構成するトランジスタＱ、、Ｑ、のゲー）を
極１０３ｂ　　１０３ｃとして用いられ、トランジスタ
Ｑ、、Ｑ、のゲート電極１０３ｂ、１０３ｃはワード線
１０３ａの延長方向に対して垂直な方向を長手方向とし
て互いに平行なパターンとされている。そして、これら
ワード＆９ｔ　Ｉ　０３　ａやゲート電極１０３ｂ、１
０３ｃ、及び基板主面に形成されたフィールド酸化膜１
０２とセルファラインで、各トランジスタＱ、−Ｑ、の
ソース・ドレイン領域であるｎ°型の不純物領域１０８
が形成されている。

この第１層目のポリシリコン層上には、眉間絶縁膜を介
して接地線として機能する２層目のポリシリコン層１０
４（図中、太い破線で示す。）が形成される。この第２
層目のポリシリコン層１０４は、トランジスタＱ、、Ｑ
、のゲート電極１０３ｂ、１０３ｃ上を横切ってワード
線１０３ａの長手方向に延在する幅の広い帯状のパター
ンを有する。この２層目のポリシリコン層１０４は接続
孔１０５でトランジスタＱ、、Ｑ、のソースとなる不純
物領域１０８と接続される。

この第２層目のポリシリコン層１０４上に、層間絶縁膜
を介して第３層目のポリシリコンＮ（図中、斜線を付し
た領域で示す。）が形成される。

この第３層目のポリシリコン層はメモリセルの高抵抗負
荷素子として８９能する高抵抗部１０６ａと、その高抵
抗部１０６ａに給電するための電源線１０６ｂを構成す
る。電源線１０６ｂはワード線１０３ａと略平行な幅の
細いパターンに形成され、この電源線１０６ｂから接続
孔１０７に向かって枝分かれしたパターンの部分が高抵
抗部１０６ａとされている。

〔発明が解決しようとする課題〕

上述の高抵抗負荷型のメモリセルでは、電源線１０６ｂ
の低抵抗化を図るために、第３層目のポリシリコン層を
形成した後、電源線１０６ｂの形成領域上で開口したパ
ターンのレジスト膜を形成し、このレジスト膜をマスク
として電源線１０６ｂのみに選択的にイオン注入を行っ
ている。

しかしながら、このメモリセルの構造では、電源線１０
６ｂと高抵抗部１０６ａが同一の第３層目のポリシリコ
ン層からなり、イオン注入された不純物がそのイオン注
入後の熱処理時に電源線１０６ｂから高抵抗部１０６ａ
の方に拡散してしまう、このため、高抵抗部１０６ａの
抵抗長が実質的に短くなって所望の抵抗値が得られにく
いという問題が起こる。

そこで、本発明は、かかる従来の実情に鑑みて提案され
たものであって、抵抗値の制御性に優れた高抵抗負荷素
子を有するスタティックＲＡＭを提供することを目的と
する。

〔課題を解決するための手段］本発明のスタティックＲＡＭは、上述の目的を達成する
ために提案されたものである。

即ち、本発明は高抵抗負荷型メモリセルを有し、そのメ
モリセルにそれぞれ接続される電源線及び接地線は同一
の導電層をパターニングして形成され、そのメモリセル
の高抵抗負荷素子は上記導電層と異なる高抵抗層からな
ることを特徴とする。

（作用〕本発明のスタティックＲＡＭでは、メモリセルにそれぞ
れ接続される電源線及び接地線を同一の導電層を用いて
形成し、その導電層とは別の高抵抗層を用いてメモリセ
ルの高抵抗負荷素子を形成するので、高抵抗負荷素子は
電源線と異なった層に形成される。このため、電源線を
低抵抗化させるための不純物の導入や熱処理等を行って
も高抵抗負荷素子に不純物が拡散されることがないので
、高抵抗負荷素子の抵抗値が変動する虞れがない。

従って、所望の抵抗値の高抵抗層を用いて高抵抗負荷素
子を形成することができ、抵抗値の制御性に優れた高抵
抗負荷素子を得ることができる。

Ｃ実施例〕本発明の好適な実施例を図面を参照しながら説明する。

本実施例のスタティックＲＡＭでは、第１Ｎ目のポリシ
リコン層でワード線等のゲート電極を形成し、第２層目
のポリシリコン層で高抵抗負荷素子を形成し、第３層目
のポリシリコン層で電源線及び接地線を形成するもので
ある。

初めに、第３図を参照して、そのメモリセルの回路構成
について説明する。メモリセルは、２つのソースが共通
に接地線（Ｖｓｓ）に接続されたｎＭＯＳトランジスタ
Ｑ、、Ｑ、を駆動トランジスタとして有している。ｎＭ
Ｏ３）ランジスタＱ、、　Ｑ４の各ドレインは、電源線
（Ｖｏｏ）との間に高抵抗負荷素子Ｒｌ、　Ｒｚがそれ
ぞれ接続され、各ピント線ＢＬＩ、ＢＬ２との間に転送
ゲートとしてのｎＭＯｓトランジスタＱ、、Ｑ、が接続
されている。

ｎＭＯ３トランジスタＱ、、Ｑ２のゲートはワード線Ｗ
Ｌとされる。そして、ｎＭＯ３）ランジスタＱ、のゲー
トはｎＭＯ３）ランジスタＱ４のドレインに接続され、
ｎＭＯｓトランジスタＱ４のゲートはｎＭＯ３）ランジ
スタＱ、のドレインに接続される。

このような回路構成の本実施例のスタティックＲＡＭは
、第１図に示すようなレイアウトを有する。すなわち、
本実施例のスタティックＲＡＭは、ｎ型のシリコン基板
ｌが用いられ、そのｎ型のシリコン基板ｌの主面に選択
酸化によりフィールド酸化膜２が形成される。このフィ
ールド酸化膜２の形成されていないシリコン基板ｌの主
面は、素子形成領域とされ、その素子形成領域に各ｎＭ
。

ＳトランジスタＱ、−Ｑ、が形成される。各ｎＭＯ３）
ランジスタＱ１〜Ｑ４では、ゲート電極及びフィールド
酸化膜２とセルファラインでｎ型の不純物が導入され、
その不純物の導入された領域がソース・ドレイン領域と
して機能する。

転送ゲートとされるｎＭＯ３ｌ−ランジスタＱ、。

Ｑ、は、共にワード線ＷＬをゲート電極として形成され
ており、このワード線ＷＬは長手方向をＸ方向として延
在される略帯状の第１層目のポリシリコン層からなる。

ワード線ＷＬはＸ方向で隣接するメモリセルで共通とさ
れる。これらｎＭＯＳトランジスタＱ、、Ｑ、の一方の
ソース・ドレイン領域１１は、それぞれビット線とのコ
ンタクトホル２１が形成される。また、これらソース・
ドレイン領域１１は、Ｙ方向で隣接するセルで共用され
る。

ｎＭＯ３）ランジスタＱ１の他方のソース・ドレイン領
域１２は、コンタクトホール２２でｎＭＯＳＭＯＳトラ
ンジスタＱ−ト電極１３の一端部に接続されると共に後
述する第２層目のポリシリコン層からなる高抵抗ＮＲＩ
に接続される。また、ｎＭＯＳトランジスタＱｔの他方
のソース・ドレイン領域１４は、そのままｎＭＯ３）ラ
ンジスタＱ４のドレイン領域１４とされ、さらにコンタ
クトホール２３でｎＭＯＳＭＯＳトランジスタＱ−ト電
極工５の端部に接続されると共に後述する高抵抗層Ｒ２
に接続される。各ゲート電極１３．１５は、それぞれシ
リコン基板１上にゲート絶縁膜を介して形成された第１
層目のポリソリコン層からなり、前記ワード線ＷＬと同
し導電層からなる。

ゲート電極１３は略コ字状のパターンとされて、ゲー）
Ｗｆｉｌ１５は略Ｉ字状のパターンとされている。ゲー
ト電極１３の他端部には、コンタクトホル２４が設けら
れており、このコンタクトホール２４で該ゲート電極１
３はｎＭＯＳトランジスタＱ、のドレイン領域１６に接
続される。

ｎＭＯＳトランジスタＱ、のゲート電極１５を挟んでト
レイン領域１６に対向した領域と、ｎＭ０５トランジス
タＱ４のゲート電極１３を挟んでドレイン領域１４に対
向した領域は、Ｘ方向及びＹ方向で隣接するセルで集約
されて共通のソース領域１７とされる。このソース領域
１７には、コンタクトホール２５を介して接地電圧Ｖｓ
ｓを供給するための後述する接地線３１が接続される。

各ソース領域１７は、結局コンタクトホール２５が共用
されるため、マトリクス状に配されたメモリセルの角部
に位置することになり、４つの駆動トランジスタのソー
ス領域として機能する。

このような各ｎＭＯ３トランジスタＱ１〜Ｑ４が配され
たメモリセルでは、第２層目のポリシリコン層により、
高抵抗層Ｒ＋　、Ｒｚが形成され、第３層目のポリシリ
コン層により、接地線３１と電源電圧■。。を給電する
ための電源線３２が形成される。そして、高抵抗負荷素
子を構成する高抵抗層Ｒ，，Ｒ，と電源線３２が別の層
から構成されるため、その抵抗値の制御性に優れる。

第１図中、散点を付して示した領域が高抵抗層Ｒ＋、Ｒ
ｚのパターンとなっている。これら高抵抗層Ｒ１，Ｒｚ
の形状は、各メモリセルで略Ｕ字状のパターンとされ、
Ｙ方向で隣接するセルでコンタクトホール２６を共用す
るために個々のパターンは２つの略Ｕ字状のパターンが
接続して略Ｘ字状のパターンに見える。高抵抗層Ｒ３は
、その一端が、前記コンタクトホール２２を介して、ｎ
ＭＯＳトランジスタＱ、の他方のソース・トレイン領域
１２とゲート電極１３に接続される。高抵抗層Ｒ０の一
端は、コンタクトホール２３を介して、前記ソース・ド
レイン領域１４とゲート電極１５に接続される。各高抵
抗Ｊｉｇ　Ｒ＋、　Ｒ２は、その一端部分からそれぞれ
Ｙ方向に延在され、セルの境界部に設けられたコンタク
トホール２６を介して第３層目のポリシリコン層からな
る電源線３２に接続される。これら高抵抗層Ｒ１，Ｒｔ
は、薄い第２層目のポリシリコン層からなり、その不純
物濃度から抵抗値は十分高いものとされる。そして特に
、低抵抗とされる電源線３２とは別の層からなるため、
その不純物拡散も抵抗値を変動させるまでには至らない
。

第１図中、斜線を付した領域が接地線３１と電源線３２
であり、これら接地線３１と電源線３２は、同じ第３層
目のポリシリコン層をパターニングして形成される。

接地線３１は、Ｘ方向を長手方向として延在され、Ｙ方
向に太い幅の帯状のパターンの一例部からコンタクトホ
ール２６付近を中心に略コ字状に切り欠いたパターンと
され、その結果、Ｘ方向では切り欠いて細くなった部分
と太いままの部分が交互に連続するような形状とされて
いる。この接地線３１は、Ｙ方向に幅広いパターンとさ
れた部分で、第２図にも示すように、コンタクトホール
２５を介してシリコン基板１の主面に形成されたソース
領域１７に接続される。

電源線３２は、前記接地線３１と同し第３層目のポリシ
リコン層をパターニングして形成される配線層であり、
電源電圧ｖｅｏを給電するための配線層である。この電
源線３２は接地線３１と同し第３層目のポリシリコン層
をパターニングして形成するため、接地線３１とはパタ
ーン上型ならない。この電源線３２のパターンは、Ｘ方
向を長手方向とした帯状の部分から各コンタクトホール
２６に対して突出した突出部３３を有しており、その突
出部３３の先端はやや拡がって、コンタクトホール２６
を介しその下層の前記高抵抗ＪｉＲ，，Ｒ２に接続する
。この電源線３２は、高抵抗１１Ｒ，，Ｒ。

と別個の層からなるため、予め低抵抗の配線層をパター
ニングすれば良く、イオン注入は不要となる。或いは仮
に低抵抗化のために電源線３２にイオン注入を行ったと
しても、高抵抗層Ｒ＋、Ｒｔと別個の層からなるため、
高抵抗層Ｒ，，Ｒ，の抵抗値の変動は抑えられることに
なる。

第２図は第１図の■−■線断面であり、ｐ型のシリコン
基板１の主面には、選択的に厚い酸化膜からなるフィー
ルド酸化膜２が形成されている。

そのフィールド酸化膜２に挟まれた領域には、ソース領
域１７が形成され、ゲート酸化膜４０９層間絶縁Ｈ４１
，４２を開口したコンタクトホール２５を介して、接地
＆’ｉ３１が接地電圧Ｖｓｓをそのソース領域１７に給
電するように接続される。層間絶縁膜４１上に形成され
た薄い第２層目のポリシリコン層からなる高抵抗層Ｒ，
，Ｒ，は、層間絶縁膜４２に形成されたコンタクトホー
ル２６を介して電源線３２に接続する。このように高抵
抗負荷素子として機能する高抵抗層Ｒ，，Ｒ，と電＃電
圧ＶＤＤを供給するための電源線３２が異なる層とされ
ることから、電源線の低抵抗化のためのイオン注入等は
不要となり、不純物拡散が問題とならないため、高抵抗
層Ｒ，，Ｒ，の抵抗値の制御性が向上する。第３層目の
ポリシリコン層からなる接地線３１と電源線３２は、共
に眉間絶縁膜４３に被覆され、その眉間絶縁膜４３上に
はビット線ＢＬが絶縁膜４４に被覆されて形成される。

このように本実施例のスタティックＲＡＭは、高抵抗負
荷素子として用いられる高抵抗層Ｒ，，Ｒ２と電源線３
１が別個の層とされるため、不純物の拡散が抵抗値を変
動させるような弊害は抑えられ、従って、抵抗値の制御
性は向上する。

なお、上述の実施例では、ワード線ＷＬ及びゲート電極
１３，１５．高抵抗層Ｒ，，Ｒ２及接地線３１、電源線
３２をそれぞれポリシリコン層としたが、これに限定さ
れず、ＭＯＳ）ランジスタのゲートとなる第１層目の配
線層、或いは電源線や接地線となる第３層目の配線層は
、高融点金属シリサイド層を用いたポリサイド構造や、
その他の高融点金属配線層などの組合せにかかる配線層
であっても良い。また、高抵抗層Ｒ，，Ｒ，は、抵抗の
高いポリシリコン層に限定されず、いわゆるＳＩ　ＰＯ
３等の他の材料層であっても良い。

また、本実施例では、高抵抗層Ｒ，，Ｒ，を第２層目の
ポリシリコン層とし、接地線３１及び電源線３２を第３
層目のポリシリコン層としたが、第３層目のポリシリコ
ン層のＹ方向に幅を狭くすることで、高抵抗層Ｒ，，Ｒ
，を第３層目の配線層とし、接地綿３１及び電源線３２
を第２層目の配線層とすることもできる。

さらに、本実施例のスタテイ、りＲＡＭでは、この第２
層目若しくは第３層目の高抵抗層Ｒ，，Ｒ２を通常のス
パッタ法やＣＶＤ法等によって形成した後、熱処理によ
り結晶成長させて、さらにその抵抗値の制御性を改善で
きる。すなわち、熱処理を施さない状態のポリシリコン
層は、第４図（ｂ）に示すように、グレインサイズは不
揃いで比較的小さく、グレインバウンダリーが多く存在
する。

このためグレインバウンダリーに水素等が拡散し、抵抗
値が変動する等の問題が発生しやすい。そこで、ポリシ
リコン層の形成後に熱処理を施すことで、第４図（ａ）
に示すように、結晶が十分に成長してグレインサイズが
均一化され、グレインバウンダリーが減少する。その結
果、水素等の拡散の悪影響が小さくなり、良好な高抵抗
負荷素子を形成することができる。また、このような熱
処理によって結晶成長された高抵抗層Ｒ，，Ｒ，は、特
にオバーコート膜としてプラズマシリコン窒化膜を用い
る場合に有効である。

〔発明の効果］本発明のスタティックＲＡＭは、電源線と接地線が同し
層で形成されると共に、電源線と高抵抗負荷素子が異な
った層から構成されるため、電源線を低抵抗化させるた
めのイオン注入等が不要であり、熱処理を施しても不純
物の拡散により高抵抗負荷素子の抵抗値が大きく変動す
るような問題は抑えられて、その高抵抗負荷素子の抵抗
値の制御性が大幅に向上することになる。

【図面の簡単な説明】

第１図は本発明のスタティックＲＡＭの一例の要部のレ
イアウトであり、第２図は第１図の■■線断面図、第３
図は高抵抗負荷型のメモリセルの回路構成を示す回路図
、第４図（ａ）は熱処理後のポリシリコン層の結晶性を
模式的に示す斜視図、第４図［有］）は熱処理しないポ
リシリコン層の結晶性を模式的に示す斜視図、第５図は
従来のスタティックＲＡＭの一例のメモリセル部分のレ
イアウトである。１・・・シリコン基板２・・・フィールド酸化膜１３．１５・・・ゲート電極１７・・・ソース領域２１〜２６・・・コンタクトホール３１・・・接地線３２・・・電源線３３・・・突出部Ｒ，、Ｒ２・・・高抵抗層Ｑ１〜Ｑ４・・・ｎＭＯ３）ランジスタＷＬ・・・ワー
ド線ＢＬ、ＢＬＩ、ＢＬ２・・・ビット線特許出願人　　　ソニー株式会社代理人弁理士　小泡　晃（他２名）］Ｊ ■−■聯Ｗ午面第２図モｈ刊引行Ｉｉ色×モ、１ノを乙ノし第３図粘９ｒＬ鯉穣第４図（ａ）９！！−父暇理すし第４図（ｂ）

Claims

【特許請求の範囲】

高抵抗負荷型のメモリセルを有し、そのメモリセルにそ
れぞれ接続される電源線及び接地線は同一の導電層をパ
ターニングして形成され、そのメモリセルの高抵抗負荷
素子は上記導電層と異なる高抵抗層から形成されること
を特徴とするスタティックＲＡＭ。