JPS5951146B2 - 絶縁ゲ−ト型半導体集積回路の製造方法 - Google Patents

Description

【発明の詳細な説明】 本発明は大容量のスタティック型ＭＯＳランダムアクセ
スメモリ素子に適したメモリセルの製造方法に係るもの
である。

従来のスタティック型ＭＯＳランダムアクセスメモリの
単位メモリは一般に６素子によつて構成されている。

したがつてダイナミック型に比べて単位メモリセル当り
の素子数が多いので大容量化を計る場合チップ面積が大
きくなり不適当であつた。本発明はスタティック型ＭＯ
Ｓランダムアクセスメモリ素子のメモリセルにおいて負
荷として使われるロードトランジスタを、ドライバート
ランジスタのゲート電極上にロードトランジスタのゲー
ト絶縁膜と基板となる多結晶シリコンを成長させて、且
つドライバートランジスタのゲート電極が同時にロード
トランジスタのゲート電極共通になるように構成し、全
体としてエンハンスメント／デプレツシヨン（Ｅ／Ｄ）
型フリップフロップとなるようにする事を特徴としてい
る。

かかる方法により、スタティック型のメモリセ’ルの２
次元的な占有面積を、その機能を損なわないで減少させ
ようとする事を目的としたもので、以下詳細に説明する
。

第１図にＥ ／ ＤＭＯＳで構成した基本的な６素子の
スタティック型メモリセルの回路図を示・す。

Ｑ１・Ｑ２はロードトランジスタ、Ｑ３・Ｑ４はドライ
バートランジスタ、Ｑ５・Ｑ６はトランスファーゲート
トランジスタである。またＡは電源部、Ｂ−Ｃはメモリ
保持部、Ｄは接地部をそれぞれ表わす。さらに従来方法
で製作する時の典型的なトランジスタ形状として第２Ａ
図にロードトランジスタＱ１・Ｑ２の平面図と断面図、
また第２Ｂ図にドライバートランジスタＱ３・Ｑ４の平
面図と断面図をそれぞれ示す。これらの図において１０
１・１０７はそれぞれのドレイン領域を、また１０２・
１０８はソース領域、１０３・１０９はゲート電極、１
０４・１１０はゲート絶縁膜、１０５・１１１はチヤネ
ル部、そして１０６・１１２はチヤンネルを流れる電流
方向をそれぞれ示す。第１図に示されるメモリセル内の
ロードトランジスタＱ１・Ｑ２はメモリセル内で消費さ
れる電力を低減するため、第２Ａ図に示すようにチヤン
ネル長を長くチヤンネル幅を短くして、第２Ｂ図のドラ
イバトランジスタＱ３・Ｑ４のチヤンネル形状とは逆の
形状にするのが一般的である。

本発明ではこのチヤンネルの形状が違う事及び第１図の
回路からも明らかなように、相対するロードト４ランジ
スタとドライバートランジスタであるＱ１・Ｑ４とＱ２
・Ｑ３のゲート電極がそれぞれ同電位である事、さらに
ロードトランジスタＱ１・Ｑ２はデプレツシヨン型ＭＯ
Ｓで、しかもゲート・ソースが同電位であるので常にチ
ヤンネルはＪ開いた状態であり、したがつてドライバー
トランジスタＱ３・Ｑ４のようにチヤンネルがゲート電
位によつて完全に閉じる特性を持たなくとも何んら支障
がない事に注目して６素子のＥ／ＤＭＯＳで構成したス
タテイツク型ＭＯＳランダムアｊクセスメモリセルの構
造を以下の様にしてある。

すなわち一方のドライバートランジスタ、たとえばＱ４
のゲート電極上に、ドライバートランジスタＱ４と相対
するロードトランジスタＱ１のゲート絶縁膜と、基板と
なる多結晶シリコンを所定この厚さで形成し、前記多結
晶シリコン基板に口ードトランジスタＱ１のソース・ド
レインおよびチヤンネル領域をそれぞれ設ければ、トラ
ンジスタＱ１とＱ４のゲート電極が共通で、トランジス
タＱ４の２次元的な占有面積内にトランジスタＱ１（と
Ｑ４を構成する事が可能となる。第３図にこれを説明す
るための概略図を示す。

先ず単結晶シリコン基板１００にドライバートランジス
タＱ４を従来工程で製作し、ゲート電極１０３の上にロ
ードトランジスタＱ１のゲート絶縁膜１１０を形成後、
ロードトランジスタＱ１の基板となる多結晶シリコンと
所定の厚さに成長させる。然る後前記多結晶シリコンに
不純物を添加してロードトランジスタＱ１のソース領域
１０８、ドレイン領域１０７およびチヤンネル部１１１
をそれぞれ形成すれば、先に形成したドライバートラン
ジスタＱ４のゲート電極１０３か同時にロードトランジ
スタＱ１のゲート電極１０９ともなる。したがつてチヤ
ンネルを流れる電流方向１０６・１１２はそれぞれ直交
するようになる。以上の構成法をそのままトランジスタ
Ｑ２・Ｑ３についても適用すれば単位メモリセル当りの
占有面積を２個のロードトランジスタの占有面積分だけ
減少させる事が可能である。すなわち、６素子のＥ／Ｄ
ＭＯＳで構成したスタテイツク型ＭＯＳランダムアクセ
スメモリセルをその機能を損なわないで４素子分の占有
面積内に形成する事により、大容量のＭＯＳスタテイツ
クメモリに適した高集積度のメモリセルを構成する事が
できる。以下に本発明の構成法の第１の実施例について
、第１図のトランジスタＱ１・Ｑ４をＮチヤンネルシリ
コンゲートで構成する時の例をとつて工程を追つて説明
する。

第４図ａは従来のＮチヤンネルシリコンゲートの製造工
程と同じようにして、ドライバートランジスタＱ４のソ
ース・ドレイン・ゲート領域をそれぞれ形成した所を示
す。

すなわち、２０１はアクセプタ不純物を所定量含んだシ
リコン単結晶基板、２０２は素子分離用の厚い酸化膜、
２０３はゲート絶縁膜、２０４はゲート電極、２０５は
ドナー不純物を添加したドレイン領域、２０６はドナー
不純物を添加したソース領域である。次に第４図ｂのよ
うにゲート電極２０４上にロードトランジスタＱ１のゲ
ート絶縁膜２０７を形成する。

その後第１図で明らかなようにロードトランジスタＱ１
のソースとトランジスタＱ１・Ｑ４の共通ゲート電極を
同電位にする必要があるので、共通ゲート電極２０４の
所定の箇所にロードトランジスタＱ１のソース領域と接
触するように接触孔２０８を設ける。ただし、この接触
孔２０８を設けるためのホトリソ工程を省略したい場合
は後で行われる電極配線でそれぞれ短絡しても可能であ
る。然る後、前記ゲート絶縁膜２０７及び接触孔２０８
上にロードトランジスタＱ１の基板となる多結晶シリコ
ン２０９を全面成長後、前記多結晶シリコン２０９にロ
ードトランジスタＱ１のトランジスタパラメータを制御
するための不純物添加をイオン打込みや低濃度熱拡散等
により必要量行なう。さらに第４図ｃに示すように多結
晶シリコン２０９を選択エツチングと選択拡散により、
ロードトランジスタＱ１のチヤンネル部２０９Ｂとドナ
ー不純物を多量に添加したドレイン領域２０９Ａ、ソー
ス領域２０９Ｃをそれぞれ形成する。

この時、ロードトランジスタＱ１のチヤンネル幅に相当
するＷ１を狭くして、共通ゲート電極２０４のゲート長
Ｌ４より内側になるようにしても支障はない。また、ロ
ードトランジスタＱ１のチヤンネル長Ｌ１は共通ゲート
電極２０４の上であれば任意に選ぶことができる。次に
第４図ｄのように、全面を気相成長による酸化膜やリン
ガラス、あるいは熱酸化膜など適当・な絶縁膜２１０で
覆う。

この場合たとえばリンガラスを付着して熱処理を行ない
、平坦化を行なう場合はその熱処理時にロードトランジ
スタＱ１のチヤンネル部にリンガラスからリンが拡散し
てロードトランジスタＱ１のソース・ドレインが短絡：
してしまうので、あらかじめ下地に不純物を含んでいな
く、しかも不純物の拡散係数が小さい絶縁膜を形成して
から行なう必要がある。その後に必要に応じて電極取出
し孔２１１Ａ，２１２Ａ，２１３Ａをそれぞれ設けて、
そこに電極配線技術に．’より、Ａｌなどの適当な電極
材による引出し電極２１１Ｂ，２１２Ｂ，２１３Ｂを設
ける。以上第１図のトランジスタＱ１・Ｑ４の製作手順
について述べたが第１図と第４図ｄを対応させると、第
１図の電源部Ａは第４図ｄの２１３Ｂでこあり、メモリ
保持部Ｂは２１１Ｂ、接地部Ｄは２１２Ｂにそれぞれ対
応する。

したがつて同様にトランジスタＱ２・Ｑ３を作り、更に
トランジスタＱ５・Ｑ６のトランスフアーゲートを付け
ると第１図に示すような６素子型スタテイツクメモリセ
４ルが構成される。また上記構成法を用いればロードト
ランジスタＱ１の多結晶シリコン基板２０９をそのソー
ス及びドレイン領域と同じように不純物を添加して導電
性を持たせれば、独立した配線材としても利用する事が
可能である。これにより、さらに各種配線に要する２次
元的な面積も減少できるのでより高密度なメモリ素子を
設計する事ができる。次に工程を簡略化した第２の実施
例について述べる。

先ず第５図ａのようにアクセプタ不純物を所定量含んだ
単結晶シリコン基板２０１上を厚い酸化膜２０２で素子
分離を行なう。

その後、全面にトノランジスタＱ４のゲート絶縁膜２０
３、トランジスタＱ４・Ｑ１の共通ゲート電極となる不
純物を高濃度に添加した多結晶シリコン２０４、Ｑ１の
ゲート絶縁膜２０７を形成し、トランジスタＱ１・Ｑ４
の共通ゲート電極２０４とロードトランジスタＱ１のソ
ース領域の接触孔２０８を必要に応じて設けた後、ロー
ドトランジスタＱ１の基板となる多結晶シリコン２０９
を成長させ、然る後ロードトランジスタＱ１のトランジ
スタパラメータを制御するための不純物添加を同様に行
なう。さらにここで耐蝕性に優れ、イオン打込みのマス
クとなり得る膜、たとえば窒化膜や比較的厚い酸化膜な
どのマスク材２１４を形成する。次に第５図ｂに示すよ
うに、ホトリソ工程によりマスク材２１４、多結晶シリ
コン２０９，２０４、ゲート絶縁膜２０７，２０３を上
から連続的に自己整合に選択エツチングを行なう。

またトランジスタＱ４のゲート絶縁膜２０３が比較的薄
い場合や、そのゲート絶縁耐圧を向上させたい時はトラ
ンジスタＱ４のゲート絶縁膜を残しても良い。次にマス
ク材２１４を再度ホトリソ工程によリ選択エツチングを
行ないロードトランジスタＱ１のチヤンネル部表面だけ
を覆うようにする。

その後第５図ｃに示すように、素子分離用の厚い酸化膜
２０２とマスク材となる膜２１４をイオン打込みのマス
クとしてリンやヒ素などのドナー不純物イオンを高濃度
に打込み、適度な熱処理を施せばロードトランジスタＱ
１のドレインおよびソース領域２０９Ａ，２０９Ｃとド
ライバートランジスタＱ４のドレインおよびソース領域
２０５，２０６がそれぞれ同時に形成される。この時イ
オン扛込みによる不純物添加法は熱拡散と違つて方向性
があるのでＱ１のチヤンネル部である２０９Ｂに横方向
からの不純物イオンの進入が起らないのでＱ１のソース
・ドレイン領域が短絡する事はない。ここで第５図ｄの
ように先ずマスク材として使用した膜２１４が後に素子
特性に悪影響をおよぼす場合は除去し、その後は先の第
１の実施例と全く同じく絶縁膜２１０で覆い、電極取出
し孔２１１Ａ，２１２Ａ，２１３Ａを設け、Ａ１などに
よる引出し電極２１１Ｂ，２１２Ｂ，２１３Ｂを設ける
。

以上のように第２の実施例による構成法を用いればロー
ドトランジスタＱ１の多結晶シリコン基板とトランジス
タＱ１・Ｑ４の共通ゲート電極が自己整合で選択エツチ
ングされるので第１の実施例に比べてホトリソ工程が一
回減らせる。

またこの自己整合によりトランジスタＱ１・Ｑ４の共通
ゲート電極から隣接する電極取出し孔までの距離１２を
第１の実施例の場合の１１より短くできるので素子寸法
を小さくできる。さらにトランジスタＱ１・Ｑ４のソー
ス・ドレイン領域の形成もイオン打込みで祠時に行なう
のでやはりリンやヒ素５などのドナー不純物添加工程も
一回減らせる事ができるなどの利点がある。以上本発明
の構成法として第１と第２の実施例をＮチヤンネルシリ
コンゲートを例に取つて説明したが、本発明はシリコン
ゲートＭＯＳに限らずＣゲート電極にモリブデン（ＭＯ
）やタングステン（Ｗ）などの高融点金属やまたそれら
と多結晶シリコンの複合膜を用いた金属ゲートＭＯＳに
も有効である。

また高集積化を計るために窒化膜を用いた選択酸化によ
る素子分離も可能である。さらにドライバートランジス
タを構成する際そのトランジスタパラメータを制御する
ためロードトランジスタと同様にイオン打込みなどによ
りチヤンネル部に不純物を添加する方式を用いれば従来
のＭＯＳと同様により精密な制御が可能となるばかりで
なく素子性能の向上を計る事ができる。

【図面の簡単な説明】

第１図はＥ／ＤＭＯＳスタテイツタ型メモリセル、第２
図はトランジスタの平面図及び断面図、第３図は本発明
による構成図、第４図は本発明の第１の実施例の工程図
、第５図は本発明の第２の実施例の工程図である。 ２０１・・・・・・シリコン単結晶基板、２０２・・・
・・・素子分離用絶縁膜、２０３・・・・・・トランジ
スタＱ４のゲート絶縁膜、２０４・・・・・・共通ゲー
ト電極、２０５・・・・・・トランジスタＱ４のドレイ
ン領域、２０６・・・・・・トランジスタＱ４のソース
領域、２０７・・・・・・トランジスタＱ１のゲート絶
縁膜、２０８・・・・・・共通ゲート電極とトランジス
タＱ１ソース領域との接触孔、２０９・・・・・・トラ
ンジスタＱ１の多結晶シリコン基板、２０９Ａ・・・・
・・トランジスタＱ１のドレイン領域、２０９Ｂ・・・
・・・トランジスタＱ１のチヤンネル部、２０９Ｃ・・
・・・・トランジスタＱ１のソース領域、２１０・・・
・・・中間絶縁膜、２１１Ａ・・・・・・トランジスタ
Ｑ４のドレイン電極取出し孔、２１１Ｂ・・・・・・ト
ランジスタＱ４のドレイン電極、２１２Ａ・・・・・・
トランジスタＱ４のソース電極取出し孔、２１２Ｂ・・
・・・・トランジスタＱ４のソース電極、２１３Ａ・・
・・・・トランジスタＱ１のドレイン電極取出し孔、２
１３Ｂ・・・・・・トランジスタＱ１のドレイン電極、
２１４・・・・・・マスク材。

Claims (1)

1. 【特許請求の範囲】 １ 単結晶シリコン基板に第１の絶縁ゲート型電界効果
   トランジスタを形成後、第２の絶縁ゲート型電界効果ト
   ランジスタのゲート絶縁膜を前記第２の絶縁ゲート型電
   界効果トランジスタのゲート電位と同電位にある第１の
   絶縁ゲート型電界効果トランジスタのゲート電極周囲に
   形成し、然る後前記ゲート絶縁膜上に多結晶シリコンを
   被着し、前記第２の絶縁ゲート型電界効果トランジスタ
   のソース・ドレイン・チャネル領域を前記第１の絶縁ゲ
   ート型電界効果トランジスタのソース・ドレイン・チャ
   ネル領域と直交するように前記多結晶シリコン内に形成
   することを特徴とする絶縁ゲート型半導体集積回路の製
   造方法。 ２ 単結晶シリコン基板にフィールド絶縁膜、第１の絶
   縁ゲート型電界効果トランジスタのゲート絶縁膜、第１
   のゲート電極となる多結晶シリコン、第２の絶縁ゲート
   型電界効果トランジスタのゲート絶縁膜、第２の絶縁ゲ
   ート型電界効果トランジスタの基板となる第２の多結晶
   シリコンを順次形成後、前記第１、第２の多結晶シリコ
   ン及び前記第１、第２の絶縁ゲート型電界効果トランジ
   スタのゲート絶縁膜を連続して自己整合選択蝕刻し、前
   記単結晶シリコン基板の所望部分に第１の絶縁ゲート型
   電界効果トランジスタのソース・ドレイン・チャネル領
   域を、設けると同時に、第２の絶縁ゲート型電界効果ト
   ランジスタのソース・ドレイン・チャネル領域を、第１
   の絶縁ゲート型電界効果トランジスタのソース・ドレイ
   ン・チャネル領域と直交するように前記第２の多結晶シ
   リコン内に形成することを特徴とする絶縁ゲート型半導
   体集積回路の製造方法。