JPS5892253A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は半導体記憶装置に関し、特に１集積度の向上
、ラッチアップ現象の防止、寄生容量の低減化を可能圧
する構成を有する相補形ＭＯ８（０ＭＯ８）ＲＡＭに関
す石ものである。

従来からこの種のスタティック型メモリセルの回路とし
て第１図（ａ）に示すようなよく知られている構成があ
り、そのレイアウト設計には同図（ｂ）に示すパターン
があった。また、同図（０）および（ｄ）Ｆｉそれぞれ
同図（（９）のＩ（３−ＩＣ線およびＩＤ−ＩＤ線での
断面図であって、従来の０ＭＯ８構造におけるｐチャネ
ル形ＭＯ８電界効果トランジスタ（以下、ＭＯ８電界効
果トランジスタをＭＯ８ＦＪＣＴと呼ぶ）とｎチャネル
形ＭＯ８ＰＥＴの構成に対応している。まず前記第１図
（ａ）において、（１）及び（２）はｐチャネル形エン
ハンスメントｙｏｓｙｍＴ、（ｓｌｌ及び（４）はｎ？
ヤネル形エンハンスメントＭＯＥＩＦ！Ｉ！Ｔであり、
ＭＯ８ＦＴ！？（１）と（３）との直列接続によって構
成されたインバータ（１０）、およびＭＯＳＦＥＴ（２
１と（４）との直列接続によって構成されたインバータ
（１１）をクロスカップルすることによって、２安定回
路を形成し、これらＫよって１ビツトのメモリセルが構
成される。そしてまた、このメモリセルの書き込みなら
びに読み出し制御機能をもつゲート用のＭ　ＯＳ　Ｆ　
Ｉｆｉ　Ｔ（５１および（６）は、そのドレイン（また
はソース）がそれぞれ前記Ｍ　ＯＳ　Ｆ　Ｋ　Ｔ（：ｌ
ｌ、および（４）のドレインにソース（またはドレイン
）がそれぞれビットライン（７）、および（８）に接続
され、かつ、そのゲートはワードライン（９）Ｋ接続さ
れている。

また、前記第１図（ｂ）において、二点鎖線で囲まれた
領域が１ビツトのメモリセルパターンである。

第１層ポリシリコン（２１）、（２２及び、（財）はそ
れぞれ、ｐチャネル形ＭＯ８ＦＥＴｆｌ＋のゲートとｎ
チャネル形ＭＯ８ＦＥＴ！３１１７）　グー　ト、ｐｆ
チャネル形　ＯＢ　Ｆ　Ｅ　Ｔ　＋２１のゲートとｎチ
ャネル形ＭＯ８？ＥＴ（４）のゲート、及びワードライ
ン（９）を形成し、（２）はｐ”拡散層で電源配線を形
成している。ＡＩ！配線（３４１Ｆｉ、コンタクト顛（
４２）を介してＭＯ１３ＦＥＴｆ１）のドレインを形成
しているｐ＋拡散層−とＭ　ＯＳ　Ｆ　Ｉｆｉ　Ｔ（３
１のドレインを形成しているｎ４拡散層−と前記第１層
ポリシリコン（３）とを短絡し、Ａ／配配線上コンタク
ト（４１）、　（４３）を介してＭ０８ＦＩＣＴ１２１
のドレインを形成するｐ＋拡散層艷とＭＯＳＦＥＴ（４
）のドレインを形成するｎ＋拡散層Ｃ（１１と前記第１
層ポリシリコンシυとを短絡している。また、Ａｌ配線
−９３ηはビットライン（ｇｌ　、　（７１に対応し、
それぞれコンタクト（４７）、　（４６）を介してｎ＋
拡散層瞥、＠随に接続されている。Ａｌ配線ｘ、（３９
＋は接地ｍを形成しており、それぞれコンタク）　（４
５）ｌ　（４４）　を介してｎ＋拡散層Ｕ［に接続され
ている。さらに、（４９）はｎ−ｗｅｌ領域でありその
中にｐチャネルＭＯ８ＦＥＴを形成する。尚（８３）は
素子間分離絶縁膜である。

従来のＣ！ＭＯ８ＲＡＭはメモリセルのみならず、周辺
回路部も同様に１第１図（α）および（ａ７に示される
構造のＭＯ８ｎｌｌｉＴを組合せて構成される。

従来のＣＭＯＳメそりセルのレイアウトは以上のように
構成されているので、ウェル構造で分離された異なるチ
ャネル形のＭＯ８ＦＩＣＴを隣接してつくりつけるため
に、各拡散層間余裕などをとることが必要で、また、Ａ
／配線が多くなるために、１メモリセルあたりの占有面
積が極めて大きくなり、ＣＭＯＳメモリの大容量化を妨
げる欠点があった。周辺回路部においてもウェル構造に
起因するラッチアップ現象により素子破壊を引き起こし
やすいなどの欠点があった。

この発明は上記のような従来のものの欠点を除去するた
めになされたもので、ｎチャネル（ｐチャネル）ＭＯＳ
ＦＥＴのゲート電極上に、ｎチャネル（ｐチャネル）Ｍ
ＯＳＦＥＴとゲート電極を共有するｐチャネル（ｎチャ
ネル）ＭＯＥＩＦＫ’ｒをレーザアニールなどのプロセ
スによりつくりつける構造（以後、ＪＭＯＥ！構造と呼
ぶ）をＣＭＯＦ＋メモリ回路のインバータのレイアウト
に適用することによってＣＭＯ８□メモリ回路のパター
ン面積を縮少するとともに、ＪＭＯ８構造を適用したメ
モリセルで構成されたメモリアレイ部と分離酸化膜上に
同じくレーザアニールなどのプロセスにより、ｐチャネ
ル（ｎチャネＡ、）ＭＯ８ＦｍＴｆ形成することにより
ウェル構造を有することなく構成された周辺回路部とを
組合せてＣＭＯＳメモリを構成することによって、ＣＭ
ＯＳメモリの大容量化を可能にするとともに、ラッチア
ップ現象による素子破壊を皆無にする半導体鱈己憶装置
を提供することを目的としている。

以下、この発明の一実施例を図について説明する。第２
図（ＩＬ）は本発明の一実施例になるＣＭＯＳメモリセ
ルのレイアウト図であり、その回路構成は第１図（ａ）
に示されたものと同一である。第２図（ｂ）は第２図（
ａ）　ＫおけるＪＩＢ−ＪＩＢ線での断面図である。

第２図（１）において二点鎖線で囲まれた領域が１ビツ
トのメそりセルに対応する。本発明ではメモリセルの負
荷素子として、ｎチャネル駆動ＭＯＳ　ＦＥＴとゲート
電極を共有する構成（ＪＭＯ８構造）でつくりつけられ
たｐチャネルＭＯ８？ＫＴを用いる。すなわち第２図（
ａ）　、　（ｂ）において、第２層ポリシリコン　（５
２）はｎチャネルＭＯ８ＦＫＴ＋３１とｐ＋ヤネルＭＯ
ＢＦｚＴ［１１との共通ゲート電極として働く。酸化膜
（〕４）。

ｐ形基板（７６）の中につくられたｎ１拡散層（６０）
、　（６１）は、それぞれｎチャネルＭＯ８ＦＲＴ（８
１のゲート酸化膜、ドレイン、及びソースを形成し、ｎ
＋拡散層（６１）ｌｄコンタクト（７１）を介して、図
示しない接地線に接続している。酸化膜（７５）の上に
形成された第２層ポリシリコン（エピタキシャル成長層
でもよい。）は例えばレーザアニールなどの処理により
単結晶化された後、ｐ形不純物を拡散するなどしてつく
られたｐ影領域（５４）、　（５５）とｎ影領域（５６
）とにつくりわけられ、これら、酸化膜（７５）ｏｐ形
領領域５４）　、　（５５）及び’ｎ形佃域（５６）Ｆ
ｉそれぞれ、ｐチャネルＭＯ８ＦＥＴ（１）のゲート酸
化膜、ドレイン、ソース及び基板を構成し、ｐ影領域（
５５）は給電部としてはだら色、ｐ影領域（５４）は、
コンタクト（６６）を介してｎ＋拡散層（６０）に接続
さ゛れる。以上の構成により、ｐチャネルＭＯ８ＦＥＴ
ｉｌ＋及びｎチャネルＭＯ８ＦＥＴ＋３１をそれぞれ負
荷素子、及び駆動素子とするインバータ（ＪＭＯＳイン
バータ）が構成される。

同様ＫＳｐチャネルＭＯ８ＦＥＴ＋２１とｎチャネルＭ
ｏｓＦｇＴ（４１をそれぞれ負荷素子及び駆動素子とす
るインバータが構成される。すなわち、第１層ポリ５１
（５ｘ）はｐチャネルｙｏｓｐｇＴ（２ｉとｎチャネル
Ｍ０８７ＫＴ＋４１との共通ゲート電極を構成し、ｎ拡
散層（６２）及び（６３）　ｕそれぞれｎチャネルＭＯ
８ＦＫＴ（４１のドレイン及びソースを、ｐ影領域（５
７）Ｉ　（５８）及びｎ影領域（５９）はそれぞれｐチ
ャネルＭｏｓＦｇＴｆｔ）のドレイン、ソース及び基板
を形成し、ｎ拡散１１（６３）はコンタクト（苛）を介
して図示しない接地線に接続され、ｐＶ領領域５８）は
給１！部としてａｔ！、ｐ影領域（５））は、コンタク
）　（６Ｂ）を介してｎ＋拡散層（６２）Ｋ連結され、
従って、ｐチャネルＭＯＥＩＦＫＴ　＋２１とｎチャネ
ルＭＯＳ　ＦＦ１Ｔ　（４１によるインバータ（、ＴＭ
ＯＳインバータ）が構成される。コンタクト（６７）　
ｕ　、ｎチャネルＭＯ８ＦＫＴｆ３１のドレインである
ｎ拡散層（６０）とゲート電極（５１）とを接続し、コ
ンタクト（６９）ｕ　ｎ　７　’ｒネルＭＯ８ＦＩＣＴ
（４１のドレインであるｎ＋拡散層（６２）とゲート電
極（５２）とを接続し、これらにより、２つのインバー
タのクロスカップルを実現している。

また、コンタクト（７０）はゲート電極（５１）を、ｎ
＋拡散層（７９）に連結し、第１層ポリ５ｔ（５３）は
トランスミッショングー）　ＦＥＴ　＋５１．　ｉｌ＋
のゲート電極となるワードラインを構成し、コンタクト
（ツ２）ｌ　（’７３）Ｆｉそれぞれｎ＋拡散層（６５
）、　（６４）を図示しないビットラインに接続する。

以上の構成により、１ビツトのｃｕｏｓメモリセルが形
成される。尚、コンタクト（６６）と（６））とはレイ
アウト上型なり合っても問題はなく、ｐ影領域（５４）
はゲート′＃Ｌ極（５１）とコンタクトをとってもよい
。コンタクト（６Ｂ）、　（６９）ＩｆＣついても同様
である。また、コンタクト（６６）及び（６８）はそれ
ぞれ、ｐ影領域（５４）とｎ＋拡散層（６０）及びｐ影
領域（５７）とｎ＋拡散層（６２）を接触させるために
、ダイオードが形成されることがあるが、その場合は、
後述するようにｐチャネル負荷ＭＯ８Ｆ］ｌｎＴのし睡
い値電圧（以後、ｖｕｐとする。）を適切に設定すれば
よい０またコンタクト（ａａ）、　（ａｓ）部にメタル
を拡散したり、第２層ポリ日１をシリサイド化するなど
してコンタクト（６６）、（６Ｂ）をオーミック接触に
してもよい。

次に、本発明による構成の作用を説明する。−般に、６
トランジスタ（Ｔｒ）０Ｍ０日メモリセルの１ピツｉた
りのレイアウトは以下の４つの領域に分割される。（イ
）給電部、（ロ）ｐチャネル負荷ＭＯＳ　ＰＥＴ形成領
域、（ハ）ｎチャネル駆動ＭＯ８ＦＥＴ形成領域、に）
工１０インターフェイス部。本発明の構成により、領域
（イ）は領域（ハ）の上に配置され、領域（ロ）は省か
れることになる。すなわち、ｐチャネル負荷ＭＯ８ＦＫ
Ｔがｎチャネル駆動ＭＯ８ＦＢＴの上に重ねて形成され
るのでｐチャネル負荷ＭＯ８’ＦＥＴを形成するための
ｎ−ｗｅｌｙｌＱ形成する必要がなく、従ってｎ−ｗｅ
ｌｌまわりの拡散層間余裕をとるための面積も必然的に
省かれ、また、給電部分も、ｎチャネル駆動ＭＯ８ＦＥ
Ｔの上に重ねて形成されるので、大幅にセルレイアウト
面積を縮少することかで色る。

さらに本発明によると、ｐチャネルＭＯ８ＦＫＴｅ形成
するためのｎ−ｗｅｌｌを必要としないので従来のＯＭ
ｏ８デバイスにみられるラッチアップ現象を完全に防止
することかできる。

さて、本発明によるレイアウト構成の回路図が、第３図
（ａ）　Ｉ　（ｂ）に示される。篤２図（ａ）における
コンタク）　（６６）及び（６８）がオーミック接触で
ある場合の回路図は第３図（ａ）に示されるが、これは
第１図（ａ）　Ｋ示される回路構成と同一である。すな
わち、本発明のメモリセルは、従来のセルの１／２〜１
／Ｓに縮少したにもかかわらず従来のセルと同一の機能
を維持することができる。ｔｐＪ２図（ＰＬ）における
コンタクト（６６）及び（６日）において寄生ダイオー
ドが介在する場合の回路図は第３図（ｂ）に示され、（
１００）、（１（ｎ）がこれらのダイオードである。こ
の場合には、ｐチャネル負荷ＭＯ８ＦＥＴ＋１１．＋２
１のしきい値電圧ｖＴ■Ｐの絶対値をダイオード（１０
０）、　（１０１）の順方向電圧Ｖφよりも大きくして
おけば、メモリセルを構成するフリップフロップＦｉ２
安定点を有し、メモリセルとしての機能をもたせること
かで色る０ウド図で、■Ｂ−■Ｂ線における断面を第４
図（１））　Ｋ、ｐｌＯ−■Ｃ線にお“ける断面を第４
′図（（＋）に示す。第４図（ａ）　、　（ｂ）　、　
（Ｃ）において、第２図（ａ）　、　（ｂ）と同一符号
は同等部分をあられしている。また回路図ｉＬ第３図（
ａ）　、　（１））に示されるものと同一でおる。本実
施例でＦｉｐミルチャネルＭＯ８ＦＥＴｆ１＋及び（２
）の電流方向とｎチャネル駆動ＭＯ８ＦＩＴ＋３１及び
（４）の電流方向が直交するという点で触記実施例（第
２図（ａ）（１と異々る。すなわち、第１層ポリシリコ
ン（５２）を共通電極とするＣＭＯＳインバータにおい
て、ｎチャネル駆動Ｍ　ＯＳ　Ｆ　ＥＴ（３１のドレイ
ン及びソースはそれぞれｎ＋拡散／ｉｌ　（６０）及び
（６１）であるので、ｎチャネル駆動Ｍ　ＯＳ　Ｆ’　
Ｅ　ＴＩＢ＋のチャネル長方向はＸ方向（第４図中に示
される。）となるのに対して、ｐチャネル負荷Ｍ　ＯＳ
　Ｆ　ＩＩＣＴ（ｌｉのドレイン及びソースは各々ｐ影
領域（５４）及び（５５）であるのでｐチャネル負荷Ｍ
Ｏ８Ｆ’ＢＴ＋１＋のチャイル長方向はｙ方向（第４図
中に示される。）となり、互いに直交関係Ｋｌる。第１
層ポリシリコン（５１）を共通電極とするＣＭＯＳイン
バータにおいても同様である。

上記構成によりメモリセルをレイアウトすれば、素子の
微細化の進展に伴ないｎチャネル駆動ＭＯ８７ＩＴのチ
ャネル長がサブミクロンレベルまで縮少されたとしても
、マスク合わせ精度に依存することなくｐチャネル負荷
ＭＯ８ＦＦｉＴを再現性よく形成することが可能となる
。従って本実施例によれば、より一層０Ｍ０Ｓメモリセ
ルの集積度を向上させることができる。なお、前記実施
例と同様に、コンタクト（６６）及び（６日）が非オー
ミツク接触となり第３図（ｂ）に示されるような寄生ト
ランジスタが形成される場合には、ｐチャネル負荷ＭＯ
８ＦＩＴのしきい値電圧ＶＴｆｌＦをダイオードの順方
向電圧Ｖφより大きく設定しておけばよい０ 前記本発明によるＣＭＯＳメモリセルをＲＡＮＫ適用す
る場合、周辺回路のデバイス構造との組合せに多様性が
あり、以下４つの組合せ実施例を挙げる。

■その一つとして、メモリアレイ部にはＪＭＯ８インバ
ータを有する本発明のメモリセルを用い、周辺部には第
１図（０）に示された従来の０ＭＯ８のウェル構造によ
り形成されるＭＯＳＦＥＴを用いる組合せがある。これ
は５ＭＯ８構造に比しＭＯＥＩＩＦｍ！ｉ’ｒ特性の制
御しやすい従来の０ＭＯ８構造で周辺回路設計を行ない
、かつ、集積度は要求されるがｐチャネル負荷の特性に
マージンを見込めるメモリアレイ部には、ｒＭＯ１ｌＩ
インバータを有する本発明による高集積度のメモリセル
を適用することになるので、従来の延長の設計プロセス
でもって、大きく集積度の改善されたメモリーを実現す
ることができる。

■他の組合せ実施例として、メモリアレイ部には５ＭＯ
８インバータを有する本発明のメモリセルを用い、周辺
部には第５図に示されるような、ｐチャネルＭＯ８１Ｆ
ＢＴを分離絶縁膜の上にっくりつける構造を用いる組合
せも有効である。すなわち、第５図において、（１１０
）はｐ形８１基板であり、その上に形成された分離絶縁
膜（１１１）、　（１１２）　ｔｌｃよって取り囲まれ
た領域にＭＯＳＦＥＴをつくりつける。第１層ポリ８１
（１１８）、　ｎ＋拡散層（１１３）、　（１１４）及
び絶縁膜（１２０）はそれぞれｎチャネルＭＯ８ＰＥＴ
のゲート、ソース（又はドレイン）、ドレイン（又はソ
ース）及びゲート絶縁膜を構成し、第１層ポリ８１（１
１９）。

ｐ４拡散領域（１１５）、（１１６）、　ｎ影領域（１
１））及び絶縁膜（１１）ｉそれぞれｐｆ’ｒネルＭＯ
８ＦＫＴＯゲート、ソース（又はドレイン）、ドレイン
Ｃ又はソース）、基板及びゲート絶縁膜を構成し、（二
ｊ２）、　（１２３）、　（１２４）、　（１２５）は
ムｌ電極、（１２６）は層間絶縁膜を形成している。Ｊ
ＭＯＥ＋構造に比し、ＭＯ８ＦＫ’ｒの特性の制御しや
すい上記構成を用いた周辺回路部と、ＴＭＯＳインバー
タを用いた本発明による高集積度のメモリセルを有する
メモリアレイ部を組み合わせることによって、従来のＣ
ＭＯＳメモリに比べて集積度が向上するばかりでなく、
従来のＣＭＯＳデバイスにみられるウェル構造が存在し
ないので、ラッチアップ現象が全く生じないＣＭＯＳメ
モリーを実現することができる。

０さらに他の組合せ実施例としてメモリアレイ部には、
第６図（ａ）に示されるような、分離絶縁膜の上にＪＭ
Ｏ８インバータ構造をつくりつけた構成の本発明のメモ
リセルを用い、（但し第６図（、）にはメモリセルのイ
ンバータ部分のみ示される。）周辺には、第６図（ｂ）
に示されるような、分離絶縁膜の上にｐチャネルＭ０８
７ＫＴ、及びｎチャネルＭＯ８ＦＩＴをつくりつける構
造を用いる組合せも、さらに有効である。すなわち、第
６図（＆）において、（１３０）は８１基板であり、そ
の上に形成された分離絶縁膜（１３１）、　（１３２）
によって取り囲まれた領域ＫＣＭＯＳインバータをつく
りつけて、メモリセルを構成する。第１層ポリ５ｉ（１
３６）、ｎ４拡散層（１３３）。

（１３４）　ｐ領域（１３５）及び絶縁膜（１３７）は
それぞれｎチャネル駆動ＭＯＳＦＩＣＴのゲート、ドレ
イン、ソース、基板及びゲート絶縁膜を形成し、また第
１層ポリ８１（１３６）は、ｐチャネル負荷ＭＯ８７Ｂ
Ｔのゲート電極としても使用され、ｐ影領域（１３９）
、　（１４ｏ）、ｎ影領域（１４１）及び絶縁膜（１３
８）　Ｆｉ前記ｐチャネル負荷ＭＯ８ＦＥＴのドレイン
、ソース、基板、及びゲート絶縁膜を形成し、ｐ影領域
（１３９）とｎ＋拡散層（１３３）は直接コンタク）Ｋ
よって連結されインバータが構成される。該インバータ
を用いて、第２図（、）第４図（ａ）に示された本発明
によるレイアウトによってメモリセルを構成し、メモリ
アレイ部を形成する。一方、周辺回路に用いる構造を示
す＠６図（ｂ）において、（１３０）は８１基板であり
、その上に形成された分離絶縁膜（ｘ３ｘ）、　（１３
２）　ＩｔＣよって囲まれた領域に、ＭＯＳＦＥＴをつ
くりっける。

第１層ポリ８１（１５３）、　ｎ影領域（１５０）、　
（１５１）　ｐ影領域（１５２）及び絶縁膜（１５４）
はそれぞれｎチャネルＭＯ８Ｆ’ＫＴのゲート、ドレイ
ン（又はソース）、ソース（又はドレイン）、基板、及
びゲート絶縁膜を構成し、第１層ポリＳｉ（：Ｌ５９）
、ｐ影領域（１５５）。

（１５６）　ｎ影領域（１５７）及び絶縁膜（１５Ｂ）
はそれぞれｐチャネルＭＯ８ＦＥＴのゲート、ドレイン
（又はソース）、ソース（又はドレイン）、基板及びゲ
ート絶縁膜を構成し、（１６０）、　（１６１）、　（
１６２）、　（１６３）はＡ４電極、（１６４）は層間
絶縁膜であり、上記構成を有するＭＯ８１ＫＴによって
周辺回路部を構成する。以上のような、分離絶縁膜の上
に１，７ＭＯ８インバータで構成される本発明の高集積
度のメモリセルをつくりつけた構成のメモリアレイ部と
１．７ＭＯ８構造に比しＭＯ８？］ＵＴの特性の制御し
やすべ同じく分離絶縁膜の上にｐチャネル及びｎチャネ
ルＭＯ８ＦＥＴを形成する構造によって構成される周辺
回路部とを組み合わせることによって従来１７Ｘ！ＭＯ
Ｓメモリに比し集積度が向上し、ラッチアップ現象を全
く生じさせないばかりでなく、寄生容量の低減化に伴な
う高速動作を実現することができる。

■また、この類似例としてサファイア基板上での、メモ
リアレイ部と周辺回路部との同様の組合せが可能である
。第１図（ａ）はサファイア基板上に本発明のレイアウ
トによるメモリセルを構成する時の断面図であり、メモ
リセルのインバータ部のみ示されている。第１図（１３
）は従来からよく知られているＳ　ＯＳ　（５ｉｌｉｃ
ｏｎ　Ｏｎ　８ａｐｈｉｒｅ）構造であり、周辺回路部
は、このサファイア基板上に形成されたＭＯＳＦＥＴで
構成する。同図（、）　（ｂ）において、（１７０）は
サファイア基板であり第６図（ａ）　（１））と同一番
号は、同一物を表わしている。上記のように、サファイ
ア基板上にＪＭＯＳインバータで構成されるメモリセル
を有するメモリ７レイ部と、同じくサファイア基板上Ｋ
ＭＯ８７ＫＴｆｔ形成する構造によって構成された周辺
回路とを組合わせることによって、第６図に示した前記
組合せ実施例■と同等の効果を得ることができる。

なお、上記実施例では、メモリセル部ＫＪＭＯ８構造管
適用することを述べたが必要に応じて周辺回路部に用い
てもよいことは言うまでもない。またメモリセルの回路
構成としてａＴｒ方式を示したが、どのような回路構成
のＣＭＯＳメモリセルでもＪＭＯ８構造を採用してよい
。

ＪＭＯ８構造のメモリセルにおいてインバータの負荷デ
バイスのオン抵抗が大きく、α粒子入射によるソフトエ
ラーが問題となる場合にはメモリセルアレイをウェル（
ＪＭＯＳインバータの下部ＦＩＴがｎチャネルの時はｐ
ウェル、逆の時ｔｉｎウェル）の玉表面上につくりつけ
てもよい。

さらに上記各実施例の、７ＭＯ８構造では、ｐチャネル
ＭＯ８ＦＥＴがｎチャネルＭＯ８ＦＥＴの上に重なるよ
うにレイアウトされたが全く上下逆圧レイアウトされて
も同様の効果を奏することは言うまでもない。その場合
には、電圧の極性、基板の伝導形等が逆になり、第５図
で説明した組合せ実施例■についていえば周辺回路部に
おいて、ｎチャネルＭＯ８ＦＥＴが分離艶縁膜上に形成
されることになる。また、上記各実施例の、ｒＭＯ８構
造では、負荷デバイスが駆動デバイスの上に重なるよう
にレイアウトされたが、上下全く逆にレイアウトしても
同様の効果を奏するのは自明である。

以上のよう忙この発明によれば、ＪＭＯＳインバータを
メモリセル４のレイアウトに適用したので、ＣＭＯＳメ
モリの集積度が大巾に向上し、また、該メモリセルを有
するメモリアレイ部と、分離絶縁膜上にＭＯＳＦＥＴを
形成する構成を有する周辺回路部とを組合せてＣＭＯＳ
メモリを構成したので、集積度が向上するばかりでなく
、ラッチアップ現象による素子の破壊を皆無にでき、さ
らに寄生容量の低減により高速化を達成できる効果があ
る。

【図面の簡単な説明】

第１図（ａ）は従来のメモリセルの回路図、Ｗ、１図（
１））はそのレイアウト図、第１図（０）および（ｄ）
はそれぞれ第１図（ｂ）ｏＨｃ−Ｈａ線および１Ｄ−Ｉ
ＤＩでの断面図、第２図（ａ）はこの発明の第１の実施
例のメモリセルのレイアウト図、第２図（’ｂ）は第２
図（ａ）の［ＩＢ−ＩＢ線での断面図、第３図（ａ）　
Ｉ　（ｂ）はこの発明の２つの実施例のメモリセルの回
路図、第４図（ａ）社この発明の第２の実施例のメモリ
セルのレイアウト図、第４図（ｂ）および（Ｃ）はそれ
ぞれ第４図（ａ）の［＋−ＩＶＢ線およびＨａ−４ｃ線
での断面図、第５図はこの発明の一実施例における周辺
回路の断面図、第６図（ａ）はこの発明の第３の実施例
のメモリセルの断面図、第６図（ｂ）はこの第３の実施
例の周辺回路部の断面図、第１図（ａ）はこの発明の第
４の実施例のメモリセルの断面図、第７図（ｂ）　Ｆｉ
この第４の実施例の周辺回路部の断面図である。 図にオイテ、ｔ１＋　、　＋２１は第１１７）　ＭＯＳ
　ＦＥＴ、　＋３１　、　＋４１は第２のＭＯＳ　Ｆ　
ＥＴ、　ｆｌｏｌは第１のインバータ、（ＩＩ）Ｉｆｉ
第２のインバータ、（５２）、　（１３６）は共通ゲー
ト電極、（５４）、　（１３９）　ｉｊ第１のＭＯ８Ｆ
’ＥＴのドレイン（また祉ソース）、（５５）、　（１
４０）は第１のＭＯ８Ｆ］１ｆｉＴのソース（またはド
レイン″）Ｓ（６０）、　（１３３）は第２のＭＯＳＦ
ＥＴのドレイン（またはソース）、（６１）、　（１３
４）は第２のＭＯＳＦＥＴのソース（ま、たはドレイン
）、（７６）、　（ｎｏ）、　（１３０）、［なお、図
中同一符号は同一または和尚部分を示す。 第１Ｉ２′Ｉ ＜Ｏ） 第１図 ＜ｂ） 第１図 （Ｃ） （ｄ） 第２図 ＣＱ） 第３図 （（２） 第４図（Ｑ） 第６図　　（ａン （４） 第７図 ＣＱ） （ｂン

Claims (1)

1. 【特許請求の範囲】 （１）相互に相補的であり、かつ直列に接続された第１
   及び第２の電界効果トランジスタ（以後ＭＯ８ＦＫＴと
   呼ぶ）を有するインバータを含むメモリセルを備えたも
   のにおいて、上！ｅ第１のＭＯ８７ＩｎＴは、上記第２
   のＭＯＳＦＥＴの上に重ねられ、上記両ＭＯ８？ＫＴは
   ゲート電極を共有する構成でパターン配置されたことを
   特徴とする半導体記憶装置。 （２）　　第２のＭＯ８ＦＥ、Ｔ’ｉ絶縁体上に設けた
   ことを特徴とする特許請求の範囲第１項記載の半導体記
   憶装置。 （３）第２のＭＯＳＦＥＴを半導体基板の主表面頌域に
   設けたことを特徴とする特許請求の範囲第１項記載の半
   導体記憶装置。 （４）絶縁体を半導体基体の主表面上に形成した絶縁膜
   で構成したこと′ｔ−特徴とする特許請求の範囲第２項
   記載の半導体記憶装置。 （６）　　絶縁体をサファイア基板で構成したことを特
   徴とする特許請求の範囲第２項記載の半導体記憶装置。 （６）第１のＭＯ８７ＩＴｉｊインバータの負荷素子と
   して、第２のＭＯ８ＦＫＴＦｉ上記インバータの駆動素
   子としての機能を有することを特徴とする特許請求の範
   囲第１項ないし第５項のいずれかに記載の半導体記憶装
   置。 （７）負荷素子としての第１のＭＯＳＦＥＴのチャネル
   方向と駆動素子としての第２のＭＯ８Ｆ１１ｉＴのチャ
   ネル方向とが直交するようにインバータをレイアウトし
   たことを特徴とする特許請求の範囲第６項記載の半導体
   記憶装置。 （８）　　相互に相補的であり、かつ直列に接続された
   第１及び第２のＭＯＳＦＥＴを有する第１及び第２のイ
   ンバータをクロスカップルさせて構成したメモリセルを
   備えたものにおいて上記第１のＭＯＢＩＰＦ２Ｔは、上
   記第２のＭＯＳＦＥＴの上に重ねられ、上記両ＭＯ８Ｆ
   ＥＴはゲート電極を共有する構成でパターン配置された
   ことを特徴とする半導体記憶装置。 （９）第２のＭＯ６Ｆ　Ｂ　Ｔ　ｆ、絶縁体上に設けた
   ことを特徴とする特許請求の範囲第８項記載の半導体記
   憶装置。 （ｌω　第２のＭＯＳＦＥＴを半導体基板の主表面領域
   に設けたことを特徴とする特許請求の範囲第８項記載の
   半導体記憶装置。 （ＩＩ）　　絶縁体を半導体基体の主表面上に形成した
   絶縁膜で構成したことを特徴とする特許請求の範囲第９
   項記載の半導体記憶装置。 ０乞　絶縁体をサフイア基板で構成したことを特徴とす
   る特許請求の範囲第９項記革の半導体記憶装置。 Ｑｌ　　第１のＭＯＳＦＥＴはインバータの負荷素子と
   して、第２のＭＯ８’ＦＥ’ＴＦｉ上記インバータの駆
   動素子としての機能を有することを特徴とする特許請求
   の範囲第８項ないし第１２項のいずれかに記載の半導体
   記憶装置。 Ｈ負荷素子としての第１のＭＯＳＦＥＴのチャネル方向
   と駆動素子としてのＷＪ２のＭｏ５ｉ＋ｆＴのチャネル
   方向とが直交するようにインバータをレイアウトしたこ
   とを特徴とする特許請求の範囲第１３項記載の半導体記
   憶装置。 （ｌ均　　相互に相補的であり、かつダイオードを介し
   て直列に接続された第１及び第２のＭＯＥＩＰＦｉＴを
   有し、上記第２のＭＯ５ＦＩＩ：Ｔのドレインを出力端
   子とする第１及び第２のインバータをクロスカップルさ
   せて構成したメモリセルを備えたものにおいて、上記ダ
   イオードは電源側圧接続された上記第１のＭＯＳＦＥＴ
   から接地ｌｉｔ　Ｋ接続された上記第２のＭＯＳＦＥＴ
   に向う電流方向を順方向とし、上記第１のＭＯ８ＦＦ１
   ｉＴｔｉ上記＠２（７）ＭＯ８Ｆ’ＥｉＴ（７）上に重
   ねられ、上記両ＭＯＥＩＦＥＴＦｉゲート電極を共有す
   る構成でパターン配置されたことを特徴とする半導体記
   憶装置。 ００１Ｍ２０ＭＯ８ＦＥＴを絶縁体上に設けたことを特
   徴とする特許請求の範囲第１６項記載の半導体記憶装置
   。 （１カ　第２のＭＯ８Ｆ’ＥＴを半導体基板の主表面領
   域に設けたことを特徴とする特許請求の範囲第１５項記
   載の半導体記憶装置。 （Ｉ橢　　絶縁体を半導体基体の主表面上に形成した絶
   縁膜で構成したことを特徴とする特許請求の範ｌｉ！第
   １６項記載の半導体記憶装置。 （１ｍ　　絶縁体をサファイア基板で構成したことを特
   徴とする特許請求の範囲第１６項記載の半導体記憶装置
   。 −第１のＭＯ８ＦＦｉＴはインバータの負荷素子として
   、第２のＭＯＥＩＦＢＴｉｊ上記インバータの駆動素子
   としての機能を有することを特徴とする特許請求の範囲
   第１５項ないし第１９項のいずれかに記載の半導体記憶
   装置。 ＠υ　負荷素子としての第１のＭＯＳＦＥＴのチャネル
   方向とｎ駆動素子としての第２のＭＯ８Ｆ’ＥＴのチャ
   ネル方向とが直交するようにインバータをレイアウトし
   たことを特徴とする特許請求の範囲第２０項記載の半導
   体記憶装置。 （財）　　　　　　　　　第１のＭＯＳＦＥＴのしきい
   値電圧の絶対値を、ダイオードの順方向電圧よりも大自
   く設定したことを特徴とする特許請求の範囲第□１５項
   ないし＠　２１項のいずれかに記載の半導体記憶装置。 内　相互に相補的であり、かつ直列に接続された第１及
   び第２のＭＯＳＦＥＴを有するインノ（−タをネ牟井キ
   キウ挾ヰ会本、上記第１のＭＯＳＦＥＴは上記第２のＭ
   ＯＥＩＦＥＴの上に重ねられ、上記両ＭＯ８ＦＥＴのゲ
   ート電極を共有する構成で）くターン配置されたメモリ
   セルをプレイ配置したメモリセルアレイ部と、第１チヤ
   ネル形及び第２チャネル形ＭＯ８ＦＥＴにより構成され
   た周辺回路部とを備えたことを特徴とする半導体記憶装
   置。 （財）第２のＭＯＥＩＦＥＴを絶縁体上に設けたことを
   特徴とする特許請求の範囲３３２３項記載の半導体記憶
   装置０ （２（へ）第２のＭＯＳＦＥＴを半導体基板の主表面領
   域に設けたことを特徴とする特許請求の範囲第２３項記
   載の半導体記憶装置。 （イ）絶縁体を半導体基体の主表面上に形成した絶縁膜
   で構成したことを４１１ＦｇＫとする特許請求の範囲第
   ２４項艷載の半導体記憶装置０ 囲　絶縁体をサファイア基板で構成したことを特徴とす
   る特許請求の範囲第２４項記載の半導体記憶装置。 （社）第２のＭＯ１３ＦＥＴが第１伝導形を有する半導
   体基板に設けられた第２伝導形のウェルの主表面上に形
   成されたことを特徴とする特許請求の範囲第２３項記載
   の半導体記憶装置。 翰　第１のＭＯ８ＩＦＥＴはインバータの負荷素子とし
   て、第２のＭＯＳＦＥＴは上記インバータの駆動素子と
   しての機能を有することを特徴とする特許請求の範囲＠
   　２３項ないし第２８項のいずれかに記載の半導体記憶
   装置。 （３ｏ）負荷素子としての第１のＭＯＳＦＥＴのチャネ
   ル方向と駆“動素子としての第２のＭＯＳＦＥＴのチャ
   ネル方向とが直交するようにインバータをレイアウトし
   たことを特徴とする特許請求の範囲第２９項記載の半導
   体記憶装置。 ［Ｆ］ｌ）周辺回路部を構成する第２チャネル形ＭＯ８
   ＦＥＴは第１伝導形を有する半導体基板の主表面上に、
   第１チャネル形ＭＯ８ＦＫＴＦｉ上記半導体基板に設け
   られた第２伝導形のウェルの主表面上に形成されたこと
   を特徴とする特許請求の範囲！２３項ないし１／ｇ３０
   項のいずれかに記載の半導体記憶装置。 ０２　周辺回路部を構成する第２チャネル形ＭＯ１３Ｆ
   は第１伝導形を有する半導体基板の主表面上に１第１チ
   ャネル形ＭＯ８ＦＥＴは上記半導体基板上の絶縁体の上
   に形成されたことを特徴とする特許請求の範囲第２３項
   ないし第３０項のいずれかに記載の半導体記憶装置。 （３３）周辺回路部を構成する第１チヤネル形および第
   ２チャネル形ＭＯ８ＦＥＴＦｉ半導体基板上の絶縁物の
   上に形成されたことを特徴とする特許請求の範囲第２３
   項ないし第３０項のいずれかに記載の半導体記憶装置。 （財）　メモリアレイ部および周辺回路部は絶縁物の上
   に形成されたことを特徴とする特許請求の範囲第２３項
   記載の半導体記憶装置。 （至）絶縁物がサファイアであることを特徴とする特許
   請求の範囲第３４項記載の半導体記憶装置。 ■　相互に相補的であり、かつ直列に接続された第１及
   び第２のＭＯＳＦＥＴを有する第１および第２のインバ
   ータをクロスカップルして構成されるとともに、上記第
   １のＭＯ８Ｆ”Ｋ丁は上記第２のＭＯＥＩＦＥＴの上に
   重ねられ、上記両ＭＯＥＩＦＩＣ’ｒはゲート電極を共
   有する構成でパターン配置されたメモリセルをプレイ配
   置したメモリセルアレイ部と、第１チヤネル形及び第２
   チャネル形ＭＯ８ＦＥＴにより構成された周辺回路部と
   を備えたことを特徴とする半導体記憶装置。 （３７）第２のＭＯ８ＩＦＫＴ１ｒ絶縁体上に設けたこ
   とを特徴とする特許請求の範囲第３６項記載の半導体記
   憶装置。 （ハ）第２のＭＯ８ＦＩｌｉＴを半導体基板の主表面領
   域に設けたことを特徴とする特許請求の範囲第３６項記
   載の半導体記憶装置。 （至）絶縁体を半導体基体の主表面上に形成した絶縁膜
   で構成したことを特徴とする特許請求の範囲第３１項記
   載の半導体記憶装置。 鴎　絶縁体をサファイア基板で構成したことを特徴とす
   る特許請求の範囲＃Ｉ３γ項記載の半導体記憶装置。 （４１）第２のＭＯ８７Ｅ’ｒが第１伝導形を有する半
   導体基板に設けられた第２伝導形のウェルの主表面上に
   形成されたことを特徴とする特許請求の範囲第３６項記
   載の半導体記憶装置。 （４２）　　第１のＭＯ８７ＩＣＴはインバータの負荷
   素子として、第２のＭＯ８７ＥＴＦｉ上記インバータの
   駆動素子としての機能を有することを特徴とする特許請
   求の範囲第３６項ないし第４１項のいずれかに記載の半
   導体記憶装置。 （４３）　　負荷素子としての第１のＭＯ８Ｆ）ｅＴの
   チャネル方向と駆動素子としての第２のＭＯ８Ｆ］ｌＣ
   Ｔのチャネル方向とが直交するようにインバータをレイ
   アウトしたことを特徴とする特許請求の範囲第４２項記
   載の半導体記憶装置。 （４４）　　周辺回路部を構成する第２チャネル形ＭＯ
   ８Ｆ’ＢＴは第１伝導形を有する半導体基板の主表面上
   に、第１チャネル形Ｍ０８１ＦＫＴは上記半導体基板に
   設けられた第２伝導形のウェルの主表面上に形成された
   ことを特徴とする特許請求の範囲＃！３６項ないし第４
   ３項のいずれかに記載の半導体記憶装置。 （４５）　　周辺回路部を構成する第２チャネル形ＭＯ
   ８１ＦＫＴは第１伝導形を有する半導体基板の主表面上
   に、第１チャネル形ＭＯ８ＦＥＴは上記半導体基板上の
   絶縁体の上に形成されたことを特徴とする特許請求の範
   囲第３６項ないし第４３項のいずれかに記載の半導体記
   憶装置。 （４６）　　Ｊｉ１辺回路部を構成する第１チヤネル形
   および第２チャネル形ＭＯ８ＦＩＩＣＴは半導体基板上
   の絶縁物の上に形成されたことを特徴とする特許請求の
   範囲第３６項ないし第４３項のいずれかに記載の半導体
   記憶装置。 （４７）　　メモリアレイ部および周辺回路部は絶縁物
   の上に形成されたことを特徴とする特許請求の範囲第３
   ６項記載の半導体記憶装置。 （４８）　　絶縁物がサファイアであることを特徴とす
   る特許請求の範囲第４７項記載の半導体記憶装置。 （４９）　　相互に相補的であり、かつダイオードを介
   して、直列に接続された第１及び第２のＭＯＳＦＥＴを
   有し、上記第２のＭＯＳＦＥＴのドレインを出力端子と
   する第１及び第２のインバータをりＬ′Ｊｖツプルさせ
   て構成するとともに 壬、上記ダイオードは電源側に接続された上記第１のＭ
   Ｏ８Ｆ′ＢＴから接地側に接続された上記第２のＭＯＳ
   ＦＥＴに向う電流方向を順方向とし、上記第１のＭＯＳ
   ＦＥＴは上記第２のＭＯＥＩＦＥＴの上に重ねられ、上
   記両ＭＯ８ＦＥＴｉｊ：ゲート電極を共有する構成でパ
   ターン配置されたメモリセルをプレイ配置したメモリセ
   ルアレイ部と第１チヤネル形及び第２チヤネル形ＭＯ８
   ＦＩ！：Ｔにより構成された周辺回路部とを備えたこと
   を特徴とする半導体記憶装置。 （５０）第２のＭＯＥＩＦＥＴを絶縁体上に設けたこと
   を特徴とする特許請求の範囲＃！４９項記載の半導体記
   憶装置。 （５１）第２のＭＯＳＦＥＴを半導体基板の主表面領域
   に設けたことを特徴とする特許請求の範囲第４９項記載
   の半導体記憶装置。 （５２）絶縁体を半導体基体の主表面上に形成した絶縁
   膜で構成したことを特徴とする特許請求の範囲第５０項
   記載の半導体記憶装置。 （聞）　　絶縁体をサファイア基板で構成したことを特
   徴とする特許請求の範囲第５０項記載の半導体記憶装置
   。 （５４）　　第２のＭＯＳＦＥＴが第１伝導形を有する
   半導体基板に設けられた第２伝導形のウェルの主表面上
   に形成されたことを特徴とする特許請求の範囲第４９項
   記載の半導体記憶装置。 （５５）　　第１のＭＯＳＦＥＴはインバータの負荷素
   子として、第２のＭＯＥＩＦＥＴは上記インバータの駆
   動素子としての機能を有することを特徴とする特許請求
   の範囲第４９項ないし第５４項のいずれかに記載の半導
   体記憶装置。 （５６）　　負荷素子としての第１のＭＯＳＦＥＴのチ
   ャネル方向と駆動素子としての第２のＭＯＳＦＥＴのチ
   ャネル方向とが直交するようにインバータをレイアウト
   したことを特徴とする特許請求の範囲第５６項記載の半
   導体記憶装置。 （５ツ）　　　　　　　　　　　　　　第１のＭＯＥＩ
   ＦＩＩＣＴのし色い値電圧の絶対値を、ダイオードの順
   方向電圧よりも大匙〈設定したことを特徴とする特許請
   求の範囲第４９項ないし第５６項のいずれかに記載の半
   導体記憶装置。 （５日）　　周辺回路部を構成する第２チャネル形ＭＯ
   ８ＦＥＴは第１伝導形を有する半導体基板の主表面上に
   、第１チャネル形ＭＯ８７ＩＴは上記半導体基板に設け
   られた第２伝導形のウェルの主表面上に形成されたこと
   を特徴とする特許請求の範囲第４９項ないし第５７項の
   いずれかに記載の半導体記憶装置。 （５９）周辺回路部を構成する第２チャネル形ＭＯ８Ｆ
   ＥＴは第１伝導形を有する半導体基板の主表面上に、第
   １チャネル形ＭＯ８ＦＥＴは上記半導体基板上の絶縁体
   の上に形成されたことを特徴とする特許請求の範囲第４
   ９項ないし第５７項のいずれかに記載の半導体記憶装置
   。 （６０）周辺回路部を構成する第１チヤネル形および第
   ２チャネル形ＭＯ８ＦＦｉＴＦｉ半導体基板上の絶縁物
   の上に形成されたことを特徴とする特許請求の範囲第４
   ９項ないし第５７項のいずれかに記載の半導体記憶装置
   。 （６１）　　メモリプレイ部および周辺回路部は絶縁物
   の上に形成されたことを特徴とする特許請求の範囲第４
   ９項記載の半導体記憶装置。 （６２）　　絶縁物がサファイアであることを特徴とす
   る特許請求の範囲第６１項記載の半導体記憶装置ｌ。