JPH01102955A - Ｍｏｓ型半導体記憶回路装置 - Google Patents

Ｍｏｓ型半導体記憶回路装置

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JPH01102955A
JPH01102955A JP62260924A JP26092487A JPH01102955A JP H01102955 A JPH01102955 A JP H01102955A JP 62260924 A JP62260924 A JP 62260924A JP 26092487 A JP26092487 A JP 26092487A JP H01102955 A JPH01102955 A JP H01102955A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＭＯＳ型半導体記憶回路装置、特に記憶素子
の高密度集積化に最適な５ＯＩ（Ｓｉｌｉｃｏｎｏｎ　
Ｉｎ５ｕｌａｔｏｒ）構造の素子を記憶素子内に有する
ＭＯＳ型スタティックＲＡＭ　（以下ＳＲＡＭと略す）
に関する。
〔従来の技術〕
第５図（ａ）はＭＯＳ型ＳＲＡＭの記憶素子の回路図で
ある。通常の０ＭＯＳ（相補型ＭＯ３）型のＳＲＡＭで
は、Ｐ型ＭＯ３ＦＥＴ３および５とＮ型ＭＯ３ＦＥＴ４
および６とを用いて構成さｈ、Ｐ型ＭＯＳＦＥＴ３とＮ
型ＭＯ３ＦＥＴ４とで構成される第１のＣＭＯＳインバ
ータとＰ型ＭＯ３ＦＥＴ５とＮ型ＭＯＳ６とで構成され
る第２のＣＭＯＳインバータとを互いに入力と出力とを
接続して、双安定性を有する記憶素子が形成されている
。
ここで、ＦＥＴ７および８は、記憶素子と外部回路とを
接続する為の動作を行う素子で通常Ｎ型ＭＯＳＦＥＴで
構成される。また、端子１は電源電位、端子２は接地電
位に接続される。
第５図（ｂ）は第５図（ａ）のＰ型ＭＯ３ＦＥＴ３とＮ
型ＭＯ３ＦＥＴ４とにより構成される第１のインバータ
の断面構造を示している。高集債度のＳＲＡＭでは素子
の占有面積を縮小する為、素子内のＰ型ＭＯＳＦＥＴを
５ＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　　１ｎｓｕｌａｔｏｒ
）で構成する事が多い。このため、第５図（ｂ）ではＰ
型シリコン基板３０上にゲート絶縁膜３６を有し、その
上にポリシリコンのゲート電極３４を有している。ゲー
ト電極３４の両側のシリコン基板３０には１０２０〜１
０”ａｍ−”の不純物濃度のＮ型拡散層３４Ａ、３４Ｂ
をソース、ドレイン領域として有している。これらゲー
ト電極３４とＮ型拡散層３４Ａ、３４Ｂとで第３図（ａ
）のＮ型ＭＯＳＦＥＴ４を構成している。従ってＮ型拡
散層３４Ａは第５図（ａ）の端子２を介して接地電位に
接続されている。一方、第５図（ｂ）において、ゲート
電極３４上にもゲート絶縁膜３７を有し、これらゲート
絶縁膜３６．３７上にＮ型シリコン薄膜３３を有してい
る。ゲート電極３４の両側のシリコン薄膜３３には、１
ｏ１９〜１０２１０２ｌ”の不純物濃度のＰ型拡散層３
３Ａ、３３Ｂを有しており、ゲート電極３４とＰ型拡散
層３３Ａ、３３Ｂとで第５図（ａ）のＰ型ＭＯＳＦＥＴ
３をＳＯＩ構造で形成している。ここでＰ型拡散層３３
Ａは、引き出し電極３１によって第５図（ａ）の端子ｌ
を介して電源電位に接続されている。また、Ｐ型拡散層
３３ＢとＮ型拡散層３４Ｂとは導電体層３８で接続され
ている。さらに、３９Ａ。
３９Ｂ、３９Ｃは絶縁膜、３５は第５図（ａ）のＰ型Ｍ
ＯＳＦＥＴ５お、１−びＮ型ＭＯＳＦＥＴ６とにより構
成される第２のインバータのゲート電極である。
〔発明が解決しようとする問題点〕
上述した従来のＳＯＩ素子を有するＭＯＳ型ＳＲＡＭの
記憶素子では、シリコン基板上に絶縁膜を介して形成さ
れるシリコン薄膜にＦＥＴが形成されているが、かかる
シリコン薄膜は通常多結晶シリコンやある程度の単結晶
化のなされた再結晶化シリコンを用いており、それらの
シリコン薄膜は、完全な単結晶シリコンと比較すると、
ＭＯＳＦＥＴにおいて接合リークが多い等の問題がある
。
特にソースおよびドレイン領域のＰＮ接合がゲート電極
と重っており、この接合リークはより生じやすくなって
いた。この接合リークの問題は、特にＭＯＳ型Ｓ’ＲＡ
Ｍに関すれば、記憶保持状態での消費電流の増大につな
がる欠点であった。
本発明によれば、一導電型単結晶シリコン基板の一主表
面に形成した一チャンネル型の第１および第２のＭＯＳ
ＦＥＴと、第１および第２の一チャンネル型ＭＯＳＦＥ
Ｔ上に形成された他の導電型のシリコン薄膜内に形成さ
れた他チヤンネル型の第３および第４のＭＯＳＦＥＴと
を含み、第１および第２のＭＯＳＦＥＴはそれぞれ第１
および第２の多結晶シリコン層のゲート電極を有してお
り、第１および第３のＭＯＳＦＥＴのゲート電極は共通
に接続され、第２および第４のＭＯＳＦＥＴのゲート電
極は共通に接続され、第１のＭＯＳＦＥＴのドレインと
、第２の多結晶シリコン層と第３のＭＯＳＦＥＴのドレ
インが電気的に接続され、第２のＭＯＳＦＥＴのドレイ
ンと、第１の多結晶シリコン層と第４のＭＯＳＦＥＴの
ドレインとが電気的に接続された相補型ＭＯＳ半導体記
憶回路装置において、第３のＭＯＳＦＥＴのソースおよ
びドレインのうち少なくともドレインは第１の多結晶シ
リコン層と、また第４のＭＯＳＦＥＴのソースおよびド
レインのうち少なくともドレインは第２の多結晶シリコ
ン層と所定の間隔だけへだてて形成されているＭＯＳ型
半導体記憶回路装置を得る。
〔実施例〕
次に、図面を参照して本発明をより詳細に説明する。
第１図は本発明の一実施例の縦断面図である。
Ｐ型のシリコン基板ｌＯ上にゲート絶縁膜１６を介して
多結晶シリコンのゲート電極１４が形成されており、こ
のゲート電極１４をはさむようにシリコン基板１０にＩ
　Ｏ”〜ｌ　Ｏ”ｃｍ−’の不純物濃度のＮ型拡散層１
４Ａ、１４Ｂが形成されている。
これらゲート電極１４とＮ型拡散層１４Ａ、１４Ｂどで
第５図（ａ）に示したＮ型ＭＯＳＦＥＴ４を構成してい
る。従って、Ｎ型拡散Ｊ’ＪＩ　４Ａは例えば接地電位
に接続されている。一方、ゲート電極１４の表面はゲー
ト絶縁膜１７でおおわれており、これらゲート絶縁膜１
６．１７上にＮ型の多結晶シリコン薄膜１３を有し、こ
のシリコン１膜１３のゲート電極１４の両側に１０１９
〜１０　”ｃｍ−３の不純物濃度のＰ型拡散層１３Ａ、
１３Ｂを有している。これらゲート電極１４とＰ型拡散
層１３Ａ、１３Ｂとで第５図（ａ）のＰ型ＭＯＳＦＥＴ
３をＳＯＩ構造で形成している。Ｐ型拡散層１３Ａは、
引き出し電極１１を介して電源電位に接続されている。
一方、Ｐ型拡散層１３ＢとＮ型拡散層１４Ｂとは導電体
層１８で接続されている。さらに１９Ａ、１９Ｅ、１９
Ｃは絶縁膜、１５は第５図（ａ）のＰ型ＭＯ３ＦＥＴ５
およびＮ型ＭＯＳＦＥＴ６　（これらは第１図と同様の
構成をしている）とで構成される第２のインバータのゲ
ート電極である。
ここで、第１図においてＰ型ＭＯＳＦ’ＥＴのＰ型拡散
層１３Ａ、１３Ｂのうち電源電位に接続されたＰ型拡散
層１３Ａをソース、反対側のＰ型拡散層１３Ｂをドレイ
ンと称するが、ドレインＰ型拡散層１３Ｂは第１図に示
すようにゲート電極１４と例えば０．２〜０．５μ程度
間隔をへたてて形成されている。その結果、ドレインオ
フセット構造のＰ型ＭＯＳＦＥＴが得られる。また、第
１図では示していないが第５図（ａ）で示した第２のイ
ンバータにおけるＰ型ＭＯ３ＦＥＴ５のトレインも第２
の多結晶シリコン１５に対しオフセット構造にする事は
いうまでもない。
本実施例では、Ｐ型シリコン基板にＮ型ＭＯＳＦＥＴを
形成し、シリコン薄膜中にＰ型ＭＯ３ＦＥＴを構成して
いるが、これはＮ型シリコン基板を用いてもＭＯＳＦＥ
Ｔの導電性を反対にすれば同様に本発明を適用できる事
はもちろんである。
また、第２図は第１図の実施例の変形例を示したもので
、Ｐ型ＭＯＳＦＥＴのソースとなるＰ型拡散層１３’Ａ
もゲート電極１４から離間されている。これによってゲ
ート電極はソース領域とも重なっておらず、より一層リ
ーク電流を減らすことができる。
第３図は、本発明の他の実施例の縦断面図である。Ｐ型
のシリコン基板２０上にゲート絶縁膜２６を介して他結
晶シリコンのゲート電極２４を有している。このゲート
電極２４の両側のシリコン基板２０にはＮ型拡散ｆｆ２
４Ａ、２４Ｂを有しており、これらゲート電極２４とＮ
型拡散層２４Ａ、２４ＢとでＮ型ＭＯ３ＦＥＴを構成し
ている。
ここでＮ型拡散層２４Ａは接地電位に接続されている。
一方、シリコン基板２０上には厚い絶縁膜４９を介して
、多結晶シリコン薄膜２３を有し、このシリコン薄膜２
３上にゲート絶縁膜２７を介して多結晶シリコンのゲー
ト電極４４を有している。このゲート電極４４はゲート
電極２４と接続されている。また・、このゲート電極４
４をはさんでシリコン薄膜中に形成されたＰ型拡散層２
３Ａ、２３Ｂがシリコン薄膜２３中形成されている。
これらゲート電極４４、Ｐ型拡散層２３Ａ、２３ＢでＰ
型ＭＯ３ＦＥＴをＳＯＩ構造で形成している。ここでＰ
型拡散Ｊ’Ｗ２３Ａは引き出し電極２１を介して電源電
位に接続される。Ｐ型拡散層２３Ｂはドレインであるが
、ゲート電極４４と例えば０．２〜０．５μ程度へたて
て形成される。この実施例では、Ｐ型ＭＯＳＦＥＴがＮ
型ＭＯＳＦＥＴと別々に形成されているが、このような
構造でも同様な効果が得られる。
第４図に第３図の実施例の変形例を示す。シリコン薄膜
２３中のソースとなるＰ型拡散層２３Ａもゲート［極４
４から０．２〜０．５μへだてられている。これによっ
て、ゲート電極４４下の多結晶シリコン薄膜２３中にＰ
Ｎ接合はなく、より一層リーク電流を減少できる。
〔発明の効果〕
以上説明したように本発明は、シリコン薄膜中に形成し
たＰ型ＭＯＳＦＥＴを利用して、ＭＯＳ型ＳＲＡＭの記
憶素子を構成する場合に、シリコン薄膜の結晶性の不完
全性により生じるＭＯＳＦＥＴの接合リークをＭＯＳＦ
ＥＴのドレイン、またはドレインとソースとをゲート電
極から所定の間隔だけ離して形成することによって減少
できる。
その結果、ＭＯＳＦＥＴのドレイン接合部にゲート電極
からの電界が印加される事がなくなり、接合リークを減
少させる事ができ、ＭＯ３型ＳＲＡＭの記憶保持状態で
の消費電流を減少させる効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例を示す断面図、第２図は本発
明の一実施例の変形例を示す断面図、第３図は本発明の
他の実施例を示す断面図、第４図は本発明の他の実施例
の変形例を示す断面図、第５図（ａ）はＭＯＳ型ＳＲＡ
Ｍの回路図、第５図（ｂ）は従来のＭＯＳ型ＳＲＡＭの
断面図である。 １０．２０．３０・・・・・・Ｐ型シリコン基板、１１
．２１．３１・・・・・・引き出し電極、１３゜２３．
３３・・・・・・シリコン薄膜、１４，２４゜３４．４
４・・・・・・ゲート電極、１４Ａ、１４Ｂ。 ２４Ａ、２４Ｂ、３４Ａ、３４Ｂ・・・・・・Ｎ型拡散
層、１３Ａ、１３’　Ａ、１３Ｂ、２３Ａ、２３’　Ａ
。 ２３Ｂ、３３Ａ、３３Ｂ・・・・・・Ｐ型拡散層、１６
゜１７．２６，２７，３６．３７・・・・・・ゲート絶
縁膜、１８．２８．３８・・・・・・導電体層、１９Ａ
、１９Ｂ、　　１９Ｃ，２９Ａ、２９Ｂ、２９Ｃ，３９
Ａ。 ３９Ｂ、３９Ｃ・・・・・・絶縁膜。 代理人　弁理士　　内　原　　　音 （＜ 箭ム図 （ａジ

Claims (2)

    【特許請求の範囲】
  1. （１）一導電型の半導体基板上に形成された第１のチャ
    ンネル型の第１および第２のＭＯＳＦＥＴと、前記半導
    体基板上に絶縁膜を介して形成された他の導電型のシリ
    コン薄膜内に形成された第２のチャンネル型の第３およ
    び第４のＭＯＳＦＥＴとを含み、前記第１および第２の
    ＭＯＳＦＥＴのゲート電極はそれぞれ第１および第２の
    多結晶シリコン層で形成され、前記第１および第３のＭ
    ＯＳＦＥＴのゲート電極は、共に接続され、前記第２お
    よび第４のＭＯＳＦＥＴのゲート電極は共に接続され、
    前記第１のＭＯＳＦＥＴのドレインと前記第２の多結晶
    シリコン層と、前記第３のＭＯＳＦＥＴのドレインが電
    気的に接続され、前記第２のＭＯＳＦＥＴのドレインと
    前記第１の多結晶シリコン層と前記第４のＭＯＳＦＥＴ
    のドレインとが電気的に接続されたＭＯＳ型半導体記憶
    回路装置において、前記第３のＭＯＳＦＥＴのソースお
    よびドレインのうち少なくともドレインは前記第１の多
    結晶シリコン層と、また前記第４のＭＯＳＦＥＴのソー
    スおよびドレインのうち少なくともドレインは前記第２
    の多結晶シリコン層とそれぞれ所定の間隔だけ平面的に
    へだてられている事を特徴とするＭＯＳ型半導体記憶回
    路装置。
  2. （２）前記第３のＭＯＳＦＥＴはソースおよびドレイン
    はそれぞれ前記第１の多結晶シリコン層と所定の間隔だ
    け平面的にへだてられており、かつ前記第４のＭＯＳＦ
    ＥＴのソースおよびドレインはそれぞれ前記第２の多結
    晶シリコン層と所定の間隔だけ平面的にへだてられてい
    ることを特徴とする特許請求の範囲第１項記載のＭＯＳ
    型半導体記憶回路装置。
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