JPH0555527A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0555527A JPH0555527A JP3242616A JP24261691A JPH0555527A JP H0555527 A JPH0555527 A JP H0555527A JP 3242616 A JP3242616 A JP 3242616A JP 24261691 A JP24261691 A JP 24261691A JP H0555527 A JPH0555527 A JP H0555527A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- H—ELECTRICITY
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- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/903—FET configuration adapted for use as static memory cell
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Abstract
(57)【要約】
【目的】 薄膜トランジスタ（ＴＦＴ）のゲート電極の
端部とドレイン領域との間の電界によるホットキャリア
の発生を防止し、特性の劣化を防止する。 【構成】 完全ＣＭＯＳ型メモリセルの負荷トランジス
タとしてのｐチャネルＴＦＴのゲート電極８の端部の側
壁にサイドウォールスペーサ９を形成し、このゲート電
極８の端部と、この端部を覆うように形成される多結晶
シリコン膜１１中に形成されるドレイン領域１３との間
の電界を緩和する。
端部とドレイン領域との間の電界によるホットキャリア
の発生を防止し、特性の劣化を防止する。 【構成】 完全ＣＭＯＳ型メモリセルの負荷トランジス
タとしてのｐチャネルＴＦＴのゲート電極８の端部の側
壁にサイドウォールスペーサ９を形成し、このゲート電
極８の端部と、この端部を覆うように形成される多結晶
シリコン膜１１中に形成されるドレイン領域１３との間
の電界を緩和する。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタ（Ｔ
ＦＴ）を有する半導体装置に関するものである。
ＦＴ）を有する半導体装置に関するものである。
【０００２】
【従来の技術】ＭＯＳスタティックＲＡＭの一種に、完
全ＣＭＯＳ型メモリセルを用いたものがある。図２に示
すように、この完全ＣＭＯＳ型メモリセルは、ドライバ
トランジスタＱ1 及び負荷トランジスタＱ2 からなる第
１のインバータとドライバトランジスタＱ3 及び負荷ト
ランジスタＱ4 からなる第２のインバータとの一対のイ
ンバータの一方の入力を他方の出力に接続してフリップ
フロップ回路を構成し、セル外とのデータのやりとりの
ために一対のアクセストランジスタＱ5 及びＱ6 を設け
たものである。図中、ＷＬはワード線、ＢＬ及びＢＬ′
は夫々ビット線を示す。ＶDDは電源電圧である。
全ＣＭＯＳ型メモリセルを用いたものがある。図２に示
すように、この完全ＣＭＯＳ型メモリセルは、ドライバ
トランジスタＱ1 及び負荷トランジスタＱ2 からなる第
１のインバータとドライバトランジスタＱ3 及び負荷ト
ランジスタＱ4 からなる第２のインバータとの一対のイ
ンバータの一方の入力を他方の出力に接続してフリップ
フロップ回路を構成し、セル外とのデータのやりとりの
ために一対のアクセストランジスタＱ5 及びＱ6 を設け
たものである。図中、ＷＬはワード線、ＢＬ及びＢＬ′
は夫々ビット線を示す。ＶDDは電源電圧である。
【０００３】近年、上述の完全ＣＭＯＳ型メモリセルの
負荷トランジスタＱ2 及びＱ4 を、ｐチャネルの薄膜ト
ランジスタ（ＴＦＴ： Thin Film Transistor ）により
形成することが行われている。図３に、この負荷トラン
ジスタとしてのｐチャネルＴＦＴの要部断面図を示す。
図中、符号１０１は層間絶縁膜、１０２はゲート電極、
１０３はゲート絶縁膜、１０４は多結晶シリコン膜を夫
々示す。ここで、多結晶シリコン膜１０４は、ゲート電
極１０２の一端部を覆うように形成されている。この多
結晶シリコン膜１０４中には、ｐ+ 型のソース領域１０
５及びドレイン領域１０６が夫々形成されている。そし
て、これらのゲート電極１０２、ソース領域１０５及び
ドレイン領域１０６により、負荷トランジスタとしての
ｐチャネルＴＦＴが形成されている。
負荷トランジスタＱ2 及びＱ4 を、ｐチャネルの薄膜ト
ランジスタ（ＴＦＴ： Thin Film Transistor ）により
形成することが行われている。図３に、この負荷トラン
ジスタとしてのｐチャネルＴＦＴの要部断面図を示す。
図中、符号１０１は層間絶縁膜、１０２はゲート電極、
１０３はゲート絶縁膜、１０４は多結晶シリコン膜を夫
々示す。ここで、多結晶シリコン膜１０４は、ゲート電
極１０２の一端部を覆うように形成されている。この多
結晶シリコン膜１０４中には、ｐ+ 型のソース領域１０
５及びドレイン領域１０６が夫々形成されている。そし
て、これらのゲート電極１０２、ソース領域１０５及び
ドレイン領域１０６により、負荷トランジスタとしての
ｐチャネルＴＦＴが形成されている。
【０００４】
【発明が解決しようとする課題】図３に示すように、従
来の完全ＣＭＯＳ型メモリセルにおいて、負荷トランジ
スタとしてのｐチャネルＴＦＴのドレイン領域１０６
は、通常、その端部がゲート電極１０２の一端部と近接
して形成される。このため、動作時において、このゲー
ト電極１０２の端部とドレイン領域１０６との間の電界
によりホットキャリアが発生し、負荷トランジスタとし
てのｐチャネルＴＦＴの特性が劣化してしまうという問
題があった。
来の完全ＣＭＯＳ型メモリセルにおいて、負荷トランジ
スタとしてのｐチャネルＴＦＴのドレイン領域１０６
は、通常、その端部がゲート電極１０２の一端部と近接
して形成される。このため、動作時において、このゲー
ト電極１０２の端部とドレイン領域１０６との間の電界
によりホットキャリアが発生し、負荷トランジスタとし
てのｐチャネルＴＦＴの特性が劣化してしまうという問
題があった。
【０００５】そこで、本発明の目的は、薄膜トランジス
タのゲート電極の端部とドレイン領域との間の電界によ
るホットキャリアの発生を防止し、薄膜トランジスタの
特性の劣化を防止することができる半導体装置を提供す
ることである。
タのゲート電極の端部とドレイン領域との間の電界によ
るホットキャリアの発生を防止し、薄膜トランジスタの
特性の劣化を防止することができる半導体装置を提供す
ることである。
【０００６】
【課題を解決するための手段】上述した課題を解決する
ために、本発明では、ゲート電極と、ゲート絶縁膜を介
して少なくとも前記ゲート電極の一端部を覆うように形
成された半導体薄膜とにより形成された薄膜トランジス
タを有する半導体装置において、前記ゲート電極の少な
くとも前記一端部の側壁にサイドウォールスペーサを形
成している。
ために、本発明では、ゲート電極と、ゲート絶縁膜を介
して少なくとも前記ゲート電極の一端部を覆うように形
成された半導体薄膜とにより形成された薄膜トランジス
タを有する半導体装置において、前記ゲート電極の少な
くとも前記一端部の側壁にサイドウォールスペーサを形
成している。
【０００７】
【作用】本発明の半導体装置においては、薄膜トランジ
スタのゲート電極の少なくとも一端部の側壁にサイドウ
ォールスペーサを形成しているので、ゲート電極の端部
と半導体薄膜中に形成されるドレイン領域との間の距離
はこのサイドウォールスペーサの幅の分だけ大きくな
り、従って、動作時におけるゲート電極の端部とドレイ
ン領域との間の電界が緩和される。これにより、ゲート
電極の端部とドレイン領域との間の電界によるホットキ
ャリアの発生を防止することができ、薄膜トランジスタ
の特性の劣化を防止することができる。
スタのゲート電極の少なくとも一端部の側壁にサイドウ
ォールスペーサを形成しているので、ゲート電極の端部
と半導体薄膜中に形成されるドレイン領域との間の距離
はこのサイドウォールスペーサの幅の分だけ大きくな
り、従って、動作時におけるゲート電極の端部とドレイ
ン領域との間の電界が緩和される。これにより、ゲート
電極の端部とドレイン領域との間の電界によるホットキ
ャリアの発生を防止することができ、薄膜トランジスタ
の特性の劣化を防止することができる。
【０００８】
【実施例】以下、本発明を実施例につき図１を参照しな
がら説明する。
がら説明する。
【０００９】図１は、本発明の一実施例による完全ＣＭ
ＯＳ型スタティックＲＡＭの要部を示す断面図である。
この完全ＣＭＯＳ型スタティックＲＡＭのメモリセルの
等価回路は図２に示す通りである。
ＯＳ型スタティックＲＡＭの要部を示す断面図である。
この完全ＣＭＯＳ型スタティックＲＡＭのメモリセルの
等価回路は図２に示す通りである。
【００１０】図１において、符号１はｐ型のシリコン基
板、２は二酸化シリコン膜からなるゲート絶縁膜、３は
ゲート電極、ＷＬはワード線を夫々示す。ゲート電極３
及びワード線ＷＬは、例えば一層目の多結晶シリコン膜
や、多結晶シリコン膜上に高融点金属シリサイド膜を重
ねたポリサイド膜により形成される。
板、２は二酸化シリコン膜からなるゲート絶縁膜、３は
ゲート電極、ＷＬはワード線を夫々示す。ゲート電極３
及びワード線ＷＬは、例えば一層目の多結晶シリコン膜
や、多結晶シリコン膜上に高融点金属シリサイド膜を重
ねたポリサイド膜により形成される。
【００１１】符号４、５、６は、ソース領域若しくはド
レイン領域として用いられるｎ+ 型の拡散層を夫々示
す。そして、ゲート電極３と拡散層４及び５により、ド
ライバトランジスタ（例えば、図２のＱ1 ）としてのｎ
チャネルＭＯＳトランジスタが形成される。また、ワー
ド線ＷＬと拡散層５及び６により、アクセストランジス
タ（例えば、図２のＱ5 ）としてのｎチャネルＭＯＳト
ランジスタが形成される。
レイン領域として用いられるｎ+ 型の拡散層を夫々示
す。そして、ゲート電極３と拡散層４及び５により、ド
ライバトランジスタ（例えば、図２のＱ1 ）としてのｎ
チャネルＭＯＳトランジスタが形成される。また、ワー
ド線ＷＬと拡散層５及び６により、アクセストランジス
タ（例えば、図２のＱ5 ）としてのｎチャネルＭＯＳト
ランジスタが形成される。
【００１２】符号７は、例えば二酸化シリコン膜やリン
シリケートガラス（ＰＳＧ）膜のような層間絶縁膜を示
す。また、符号８はゲート電極を示す。このゲート電極
８は、例えば二層目の多結晶シリコン膜やポリサイド膜
により形成され、それらの膜厚は例えば３０００Å程度
である。このゲート電極８は、層間絶縁膜７に形成され
たコンタクトホールＣ1 を通じて、拡散層５にコンタク
トしている。
シリケートガラス（ＰＳＧ）膜のような層間絶縁膜を示
す。また、符号８はゲート電極を示す。このゲート電極
８は、例えば二層目の多結晶シリコン膜やポリサイド膜
により形成され、それらの膜厚は例えば３０００Å程度
である。このゲート電極８は、層間絶縁膜７に形成され
たコンタクトホールＣ1 を通じて、拡散層５にコンタク
トしている。
【００１３】この実施例においては、ゲート電極８の端
部の側壁に、例えば二酸化シリコンからなるサイドウォ
ールスペーサ９が形成されている。このサイドウォール
スペーサ９は、ゲート電極８を形成した後に基板全面に
二酸化シリコン膜を形成し、この二酸化シリコン膜をエ
ッチバックすることにより形成される。このサイドウォ
ールスペーサ９の幅は例えば０．２〜０．３μｍであ
る。
部の側壁に、例えば二酸化シリコンからなるサイドウォ
ールスペーサ９が形成されている。このサイドウォール
スペーサ９は、ゲート電極８を形成した後に基板全面に
二酸化シリコン膜を形成し、この二酸化シリコン膜をエ
ッチバックすることにより形成される。このサイドウォ
ールスペーサ９の幅は例えば０．２〜０．３μｍであ
る。
【００１４】符号１０は、例えば二酸化シリコン膜のよ
うなゲート絶縁膜を示す。このゲート絶縁膜１０の膜厚
は例えば１００〜３００Åである。符号１１は、例えば
三層目の多結晶シリコン膜を示す。この多結晶シリコン
膜１１は、ゲート絶縁膜１０を介してゲート電極８の一
端部を覆うように形成されている。この多結晶シリコン
膜１１の膜厚は例えば５００〜１０００Åである。この
多結晶シリコン膜１１中には、ｐ+ 型のソース領域１２
及びドレイン領域１３が夫々形成されている。そして、
これらのゲート電極８、ソース領域１２及びドレイン領
域１３により、負荷トランジスタ（例えば、図２の
Ｑ4 ）としてのｐチャネルＴＦＴが形成される。
うなゲート絶縁膜を示す。このゲート絶縁膜１０の膜厚
は例えば１００〜３００Åである。符号１１は、例えば
三層目の多結晶シリコン膜を示す。この多結晶シリコン
膜１１は、ゲート絶縁膜１０を介してゲート電極８の一
端部を覆うように形成されている。この多結晶シリコン
膜１１の膜厚は例えば５００〜１０００Åである。この
多結晶シリコン膜１１中には、ｐ+ 型のソース領域１２
及びドレイン領域１３が夫々形成されている。そして、
これらのゲート電極８、ソース領域１２及びドレイン領
域１３により、負荷トランジスタ（例えば、図２の
Ｑ4 ）としてのｐチャネルＴＦＴが形成される。
【００１５】符号１４は、例えばＰＳＧ膜のような層間
絶縁膜を示す。また、ＢＬは、例えばアルミニウム膜に
より形成されたビット線を示す。このビット線ＢＬは、
層間絶縁膜７及び１４に形成されたコンタクトホールＣ
2 を通じて、アクセストランジスタ（例えば、図２のＱ
5 ）のソース領域としての拡散層６にコンタクトしてい
る。
絶縁膜を示す。また、ＢＬは、例えばアルミニウム膜に
より形成されたビット線を示す。このビット線ＢＬは、
層間絶縁膜７及び１４に形成されたコンタクトホールＣ
2 を通じて、アクセストランジスタ（例えば、図２のＱ
5 ）のソース領域としての拡散層６にコンタクトしてい
る。
【００１６】上述の如く、この実施例の完全ＣＭＯＳ型
スタティックＲＡＭにおいては、負荷トランジスタとし
てのｐチャネルＴＦＴのゲート電極８の端部の側壁にサ
イドウォールスペーサ９を形成して、このゲート電極８
の端部とドレイン領域１３との間の距離を、このサイド
ウォールスペーサ９の幅だけ従来に比べて大きくしてい
るので、動作時におけるゲート電極８の端部とドレイン
領域１３との間の電界を緩和することができる。このた
め、ゲート電極８の端部とドレイン領域１３との間の電
界によるホットキャリアの発生を有効に防止することが
でき、負荷トランジスタとしてのｐチャネルＴＦＴの特
性の劣化を防止することができて、信頼性の向上を図る
ことができる。
スタティックＲＡＭにおいては、負荷トランジスタとし
てのｐチャネルＴＦＴのゲート電極８の端部の側壁にサ
イドウォールスペーサ９を形成して、このゲート電極８
の端部とドレイン領域１３との間の距離を、このサイド
ウォールスペーサ９の幅だけ従来に比べて大きくしてい
るので、動作時におけるゲート電極８の端部とドレイン
領域１３との間の電界を緩和することができる。このた
め、ゲート電極８の端部とドレイン領域１３との間の電
界によるホットキャリアの発生を有効に防止することが
でき、負荷トランジスタとしてのｐチャネルＴＦＴの特
性の劣化を防止することができて、信頼性の向上を図る
ことができる。
【００１７】また、ゲート電極８の端部とドレイン領域
１３との間の距離を、サイドウォールスペーサ９を形成
することによって制御するので、その距離の制御を非常
に簡便且つ高精度に行うことができる。
１３との間の距離を、サイドウォールスペーサ９を形成
することによって制御するので、その距離の制御を非常
に簡便且つ高精度に行うことができる。
【００１８】以上、本発明の一実施例を具体的に説明し
たが、本発明は上述の実施例に限定されるものではな
い。
たが、本発明は上述の実施例に限定されるものではな
い。
【００１９】例えば、上述の実施例においては、メモリ
セルの負荷トランジスタをＴＦＴにより形成した完全Ｃ
ＭＯＳ型スタティックＲＡＭに本発明を適用した場合に
ついて説明したが、本発明は、完全ＣＭＯＳ型スタティ
ックＲＡＭに限らず、ＴＦＴを有する各種の半導体装置
に適用することが可能である。
セルの負荷トランジスタをＴＦＴにより形成した完全Ｃ
ＭＯＳ型スタティックＲＡＭに本発明を適用した場合に
ついて説明したが、本発明は、完全ＣＭＯＳ型スタティ
ックＲＡＭに限らず、ＴＦＴを有する各種の半導体装置
に適用することが可能である。
【００２０】
【発明の効果】以上に説明したように、本発明によれ
ば、薄膜トランジスタのゲート電極の少なくとも一端部
の側壁にサイドウォールスペーサを形成しているので、
ゲート電極の端部とドレイン領域との間の電界によるホ
ットキャリアの発生を防止することができ、薄膜トラン
ジスタの特性の劣化を防止することができる。
ば、薄膜トランジスタのゲート電極の少なくとも一端部
の側壁にサイドウォールスペーサを形成しているので、
ゲート電極の端部とドレイン領域との間の電界によるホ
ットキャリアの発生を防止することができ、薄膜トラン
ジスタの特性の劣化を防止することができる。
【図１】本発明の一実施例による完全ＣＭＯＳ型スタテ
ィックＲＡＭの要部を示す断面図である。
ィックＲＡＭの要部を示す断面図である。
【図２】完全ＣＭＯＳ型メモリセルの等価回路を示す回
路図である。
路図である。
【図３】従来の完全ＣＭＯＳ型スタティックＲＡＭにお
ける負荷トランジスタとしてのｐチャネルＴＦＴを示す
断面図である。
ける負荷トランジスタとしてのｐチャネルＴＦＴを示す
断面図である。
１ シリコン基板 ８ ゲート電極 ９ サイドウォールスペーサ １０ ゲート絶縁膜 １１ 多結晶シリコン膜 １２ ソース領域 １３ ドレイン領域 Ｑ1 、Ｑ3 ドライバトランジスタ Ｑ2 、Ｑ4 負荷トランジスタ Ｑ5 、Ｑ6 アクセストランジスタ
Claims (2)
- 【請求項１】 ゲート電極と、ゲート絶縁膜を介して少
なくとも前記ゲート電極の一端部を覆うように形成され
た半導体薄膜とにより形成された薄膜トランジスタを有
する半導体装置において、 前記ゲート電極の少なくとも前記一端部の側壁にサイド
ウォールスペーサが形成されていることを特徴とする半
導体装置。 - 【請求項２】 前記半導体装置が完全ＣＭＯＳ型メモリ
セルを用いたスタティックＲＡＭであり、前記薄膜トラ
ンジスタが前記完全ＣＭＯＳ型メモリセルの負荷トラン
ジスタである請求項１に記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3242616A JPH0555527A (ja) | 1991-08-28 | 1991-08-28 | 半導体装置 |
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Applications Claiming Priority (1)
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| JP3242616A JPH0555527A (ja) | 1991-08-28 | 1991-08-28 | 半導体装置 |
Publications (1)
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| JPH0555527A true JPH0555527A (ja) | 1993-03-05 |
Family
ID=17091710
Family Applications (1)
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| JP3242616A Withdrawn JPH0555527A (ja) | 1991-08-28 | 1991-08-28 | 半導体装置 |
Country Status (2)
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1994
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| US5414277A (en) | 1995-05-09 |
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