KR100197989B1 - 정전기 보호회로를 구비한 반도체장치 - Google Patents

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Abstract

본 발명은 입출력, 어드레스 및 콘트롤 신호를 반도체 칩내로 입출력 하는 패드와 내부 회로 사이에 정전기 보호회로를 구비한 반도체장치에 관한 것이다.
반도체 칩의 패드는 외부에 노출되는 리드에 전기적으로 콘택됨으로 외부에서 인가되는 정전기로부터 반도체소자를 보호하기 위하여 패드와 내부 회로 사이에 정전기 보호회로가 필요하다. 이러한 보호회로와 패드를 오버랩되도록 구비하여 칩 전체 면적을 최소화 할 수 있도록 하는 기술이다.

Description

정전기 보호회로를 구비한 반도체장치
제1도는 반도체 장치의 콘트롤 및 어드레스 패드의 정전기 보호회로를 도시한 회로도.
제2도는 반도체 장치의 입출력 패드의 정전기 보호회로를 도시한 회로도.
제3도는 종래 방법으로 어드레스 및 콘트롤 패드와 정전기 보호회로를 구성한 레이아웃도.
제4도는 본 발명의 어드레스 및 콘트롤 패드와 정전기 보호회로를 구성한 레이아웃도.
제5도는 제3도의 Ⅰ-Ⅰ를 따라 도시한 단면도.
제6도는 제4도의 Ⅱ-Ⅱ를 따라 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 소자분리막
3 : 소오스/드레인용 확산영역 4, 6 : 절연막
5 : 메탈1 7 : 메탈2
a : 액티브영역
b : 소오스/드레인용 확산영역을 형성하기 위한 마스크
c, e : 콘택 d : 메탈1
f : 메탈2
본 발명은 정전기 보호회로를 구비한 반도체장치에 관한 것으로, 특히, 입출력, 어드레스 및 콘트롤 신호를 반도체 칩내로 입출력 하기 위해 이용되는 패드와 내부 회로 사이에 정전기 보호회로를 구비하는 반도체 칩에 관한 것이다.
반도체소자의 패드는 입출력, 어드레스 및 콘트롤을 할 수 있는 기능과 패키이지시 본딩할 수 있도록 일정한 면적을 가지고 형성된다.
또한, 반도체 칩의 패드는 외부에 노출되는 리드에 전기적으로 콘택됨으로 외부에서 인가되는 정전기로부터 반도체소자를 보호하기 위하여 패드와 내부 회로 사이에 정전기 보호회로가 필요하다. 그로인하여 별도의 정전기 보호회로를 구성하는 만큼의 면적과 패드를 형성하는 면적을 항상 일정하게 필요로 한다.
여기에다 반도체소자가 더욱 고집적화 됨에 따라 반도체 기능이 더욱 복잡하게 됨에 따라 패드의 개수가 증대된다. 그로인하여 많은 패드 개수와 여기에 대응하는 보호회로 면적이 칩 크기에 상당한 장애요소가 되고 있다.
따라서, 본 발명은 상기와 같이 패드 면적과 신뢰성 관련 보호회로 면적이 칩 전체 면적에 상당한 비중을 차지하는 문제점을 해소하기 위하여 패드의 하부에 보호회로를 구비한 반도체 장치를 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 칩에 구비되는 패드와 상기 패드와 내부 회로 사이에 정전기 보호회로를 구비한 반도체장치에 있어서, 액티브영역을 제외한 반도체기판에 소자분리막이 형성되되 상기 액티브영역이 세 지역으로 인접되게 위치하고, 상기 액티브영역에 소오스/드레인용 확산영역이 구비되고, 상기 소자분리막과 확산영역 상부에 형성되는 절연막과, 상기 확산영역들이 노출되는 콘택홀이 구비되고, 상기 확산영역의 각각에 콘택되는 메탈1이 구비되되, 중앙부에 있는 메탈1은 좌우에 위치하는 소자분리막 상부까지 오버랩되고, 양측에 위치하는 메탈1은 외측으로 연장되도록 구비되고, 상기 메탈1 상부에 절연막이 구비되고, 상기 절연막 상부에 중앙에 있는 메탈1과 콘택되며, 와이어본딩시 필요한 면적을 갖는 메탈2가 구비된다.
상기한 발명은 두 개의 메탈을 사용하고 있는 소자에서 패드 아래에 신뢰성 관련 보호회로와 파워 라인을 설치함으로 면적을 30% 이하로 감소 시킬 수 있다. 즉, 반도체소자의 입출력, 콘트롤 및 어드레스 패드 아래에 정전기 보호회로를 구성하여 칩 면적을 감소시킬수 있는 레이아웃으로써 종전에 메탈1만 있을 경우 사용할수 없는 구조이지만 두 개 이상의 메탈을 사용하는 경우 한 개의 메탈은 패드로 사용하고, 나머지 메탈은 정전기 보호회로로 사용하기 때문에 칩의 면적을 최소화할 수 있는 것이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1도는 일반적인 반도체소자의 콘트롤 및 어드레스 패드의 정전기 보호회로를 도시한 회로도이다. 패드(100)와 연결되는 필드 트랜지스터(Q1, Q2)를 통해 각각 VCC, VSS 에 연결된다. 그리고, 상기 패드(100)에서 저항(Rs)을 거쳐 입력 트랜지스터(Q3)의 게이트에 연결되고, 상기 저항(Rs)의 출력과 VSS 사이에 액티브 NMOS 트랜지스터(Q4)가 구비된다.
상기 패드(100)에 고전압이 인가되면 상기 필드 트랜지스터(Q1, Q2)가 턴온 동작하여 VCC 또는 VSS로 바이패스 되기 때문에 입력 트랜지스터(Q3)에 직접 영향을 미치지 않게 된다.
제2도는 반도체 장치의 입출력 패드의 정전기 보호회로를 도시한 회로도이다. 패드(200)와 연결되는 액티브 NMOS, PMOS 트랜지스터(Q11, Q12) 통해 각각 VCC, VSS에 연결된다. 그리고, 상기 패드(100)에서 입력 트랜지스터(Q13)가 연결된다.
상기 패드(200)에 고전압이 인가되면 상기 NMOS, PMOS 트랜지스터(Q11, Q12)가 턴온 동작하여 VCC 또는 VSS로 바이패스 되기 때문에 입력 트랜지스터(Q3)에 직접 영향을 미치지 않게 된다.
제3도는 제1도의 회로를 종래 방법으로 형성할 때 각각의 영역을 배치한 레이아웃도로서, 액티브영역(a)이 패드로 사용되는 메탈2(f)의 좌우에 두 개씩 각각 격리되어 배치되고, 액티브영역(a)으로 불순물을 주입하여 소오스/드레인 영역을 형성하기 위한 마스크(b)가 배치되고, 외측에 위치하는 상기 액티브영역(a) 내에 메탈1(d)을 콘택하기 위한 콘택(c)이 배치되고, 상기 메탈1(d)에 메탈2(f)를 콘택하기 위하여 콘택(e)가 배치됨을 도시한다. 즉, 패드로 사용되는 메탈2(f)의 하부에는 소자분리영역으로 사용되고, 그 옆에 필드 트랜지스터를 구비함으로 인하여 반도체소자의 면적이 증대된다.
제5도는 제3도를 구체적으로 설명하기 위하여 제3도의 Ⅰ-Ⅰ를 따라 도시한 단면도로소, 반도체기판(1)에 액티브영역을 정의하기 위하여 필드영역에 소자분리막(2)을 형성하고, 반도체기판(1)의 액티브영역으로 불순물을 주입하여 소오스/드레인용 확산영역(3)을 형성하고, 절연막(4)을 형성한 다음, 상기 확산영역(3)이 노출되는 콘택홀을 형성하고, 메탈1층을 증착한다. 그리고, 식각공정으로 상기 메탈1층을 식각하여 메탈1(5)을 그 용도에 따라 패턴하여 정전기 보호회로를 구현하고, 전체적으로 중앙부에 절연막(6)을 형성한 다음, 메탈2를 메탈1(5)에 콘택하기 위하여 콘택홀을 형성한다. 그리고, 그 상부에 메탈2층을 증착하고 메탈2층을 식각하여 메탈2(7)을 형성한 것이다. 상기 메탈2(7)가 패드로 사용되며 그 하부에는 소자분리막(2)이 구비되어 있으므로 특별한 기능을 하지 않으면서 많은 면적을 차지함을 알 수 있다.
제4도는 제1도의 회로를 본 발명에 의해 형성할 때 각각의 영역을 배치한 레이아웃도로서, 제3도에 도시한 종래의 기술보다 면적이 좁아짐을 알 수 있다.
즉, 액티브영역(a)이 패드로 사용되는 메탈2(f)의 하부에 오버랩되어 세곳으로 격리되어 배치되고, 액티브영역(a)으로 소오스/드레인 영역을 형성하기 위한 마스크(b)가 배치되고, 상기 액티브영역(a)의 각각에 메탈1(d)을 콘택하기 위한 콘택(c)이 배치되고, 상기 메탈1(d)에 메탈2(f)를 콘택하기 위하여 콘택(e)이 배치됨을 도시한다. 즉, 패드로 사용되는 메탈2(f)의 하부에 액티브영역(a)이 오버랩되어 반도체소자의 면적이 감소됨을 도시한다.
제6도는 본 발명을 더 이해할 수 있도록 하기 위하여 제4도의 Ⅱ-Ⅱ를 따라 도시한 단면도로서, 반도체기판(1)에 액티브영역을 정의하기 위하여 필드영역에 소자분리막(2)을 형성하고, 반도체기판(1)의 액티브영역으로 불순물을 주입하여 소오스/드레인용 확산영역(3)을 형성하고, 절연막(4)을 형성한 다음, 상기 확산영역(3)이 노출되는 콘택홀을 형성하고, 메탈1(5)을 증착한다. 그리고, 식각공정으로 상기 메탈1층을 식각하여 메탈1(5)을 제4도의 메탈1(d) 레이아웃과 같이 패턴하여 정전기 보호회로를 구현하고, 전체적을 중앙부에 절연막(6)을 형성한 다음, 메탈2를 메탈1(5)에 콘택하기 위하여 콘택홀을 형성한다. 그리고, 그 상부에 메탈2층을 증착하고 메탈2층의 일정부분을 식각하여 메탈2(7)을 제4도의 레이아웃과 같이 형성한 것이다. 상기 메탈2(7)가 패드로 사용되며 그 하부에는 액티브영역이 구비되고, 상기 액티브영역에 필드 트랜지스터(제1도의 Q1, Q2)가 형성됨으로 인하여 반도체장치의 면적을 최소화 할 수 있다.
상기 메탈2(7)은 하부에 VCC, VSS의 도전 배선으로 사용되는 메탈1(5)의 콘택에 완전히 오버랩되며, 상기 패드로 사용되는 메탈2(7)는 입출력, 어드레스 또는 콘트롤 패드로 사용된다. 또한, 상기 확산영역(3)을 n형 또는 p형으로 형성할 수 있으며, 상기 확산영역 사이에 위치하는 소자분리막(4)으 크기는 최소 패턴 사이즈로 형성할 수 있다.
상기한 바와같이 본 발명에 의하면 패드로 사용되는 메탈2의 하부에 위치하도록 정전기 보호회로에 이용되는 필드 트랜지스터를 형성함으로써 칩 면적을 줄일 수가 있다.
그로인하여 파우어라인의 선폭을 극대화하여 노이즈 문제 및 신뢰성 예를들어 정전기/ 래치 업(Latch-up) 특성을 개선 시킬수가 있다.

Claims (6)

  1. 칩에 구비되는 패드와 상기 패드와 내부 회로 사이에 정전기 보호회로를 구비한 반도체장치에 있어서, 액티브영역을 제외한 반도체기판에 소자분리막이 형성되되 상기 액티브영역이 세 지역으로 인접되게 위치하고, 상기 액티브영역에 소오스/드레인용 확산영역이 구비되고, 상기 소자분리막과 확산영역 상부에 형성되는 절연막과, 상기 확산영역들이 노출되는 콘택홀이 구비되고, 상기 확산영역의 각각에 콘택되는 메탈1이 구비되되, 중앙부에 있는 메탈1은 좌우에 위치하는 소자분리막 상부까지 오버랩되고, 양측에 위치하는 메탈1은 외측으로 연장되도록 구비되고, 상기 메탈1 상부에 절연막이 구비되고, 상기 절연막 상에서 중앙에 있는 메탈1과 콘택되며 와이어본딩시 필요한 면적을 갖는 메탈2가 구비되는 것을 특징으로 하는 정전기 보호회로를 구비한 반도체장치.
  2. 제1항에 있어서, 상기 메탈2는 하부의 액티브영역이 완전히 오버랩되는 것을 특징으로 하는 정전기 보호회로를 구비한 반도체장치.
  3. 제1항에 있어서, 상기 메탈2은 하부에서 VCC 또는 VSS의 도전 배선으로 사용되는 메탈1의 콘택에 오버랩되는 것을 특징으로 하는 정전기 보호회로를 구비한 반도체장치.
  4. 제1항에 있어서, 상기 패드는 입출력, 어드레스 또는 콘트롤 패드로 사용되는 것을 특징으로 하는 정전기 보호회로를 구비한 반도체장치.
  5. 제1항에 있어서, 상기 필드 트랜지스터의 확산영역을 n형 또는 p형으로 형성하는 것을 특징으로 하는 정전기 보호회로를 구비한 반도체장치.
  6. 제1항에 있어서, 상기 확산영역 사이에 위치하는 소자분리막의 크기는 최소 패턴 사이즈로 형성되는 것을 특징으로 하는 정전기 보호회로를 구비한 반도체장치.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2954153B1 (ja) 1998-04-07 1999-09-27 日本電気アイシーマイコンシステム株式会社 半導体集積回路
JP3466102B2 (ja) * 1999-03-12 2003-11-10 沖電気工業株式会社 半導体装置及び半導体装置の製造方法
US6734093B1 (en) * 1999-03-17 2004-05-11 Intel Corporation Method for placing active circuits beneath active bonding pads
KR100290916B1 (ko) * 1999-03-18 2001-05-15 김영환 이에스디(ｅｓｄ) 보호회로 및 그의 제조 방법
KR100384788B1 (ko) * 2000-08-21 2003-05-22 주식회사 하이닉스반도체 반도체장치의 입출력단 레이아웃 및 그 구조
JP2003289104A (ja) * 2002-03-28 2003-10-10 Ricoh Co Ltd 半導体装置の保護回路及び半導体装置
US6939752B1 (en) * 2003-08-22 2005-09-06 Altera Corporation Apparatus and methods for integrated circuit with devices with body contact and devices with electrostatic discharge protection
US6937457B2 (en) * 2003-10-27 2005-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Decoupling capacitor
JP4590888B2 (ja) * 2004-03-15 2010-12-01 株式会社デンソー 半導体出力回路
KR100605195B1 (ko) * 2004-12-31 2006-07-31 동부일렉트로닉스 주식회사 정전 방전 보호 회로를 구비한 패드
JP4682622B2 (ja) * 2005-01-11 2011-05-11 セイコーエプソン株式会社 半導体装置
JP4846244B2 (ja) * 2005-02-15 2011-12-28 ルネサスエレクトロニクス株式会社 半導体装置
JP2006245596A (ja) * 2006-04-03 2006-09-14 Ricoh Co Ltd 半導体装置
JP5168872B2 (ja) * 2006-10-06 2013-03-27 富士電機株式会社 半導体集積回路
US20100127392A1 (en) * 2008-11-25 2010-05-27 Joe Yang Semiconductor die

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5198683A (en) * 1991-05-03 1993-03-30 Motorola, Inc. Integrated circuit memory device and structural layout thereof
JPH0555527A (ja) * 1991-08-28 1993-03-05 Nippon Steel Corp 半導体装置
JPH05136295A (ja) * 1991-11-12 1993-06-01 Nec Ic Microcomput Syst Ltd 半導体集積回路装置
JPH05206292A (ja) * 1992-01-08 1993-08-13 Nec Corp 半導体集積回路
JPH0685249A (ja) * 1992-09-02 1994-03-25 Kawasaki Steel Corp Ｍｏｓ型半導体装置の入力保護回路
JPH07335721A (ja) * 1994-06-13 1995-12-22 Mitsubishi Electric Corp アライメントマークを有する半導体装置
JP3432284B2 (ja) * 1994-07-04 2003-08-04 三菱電機株式会社 半導体装置

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