KR100384788B1 - 반도체장치의 입출력단 레이아웃 및 그 구조 - Google Patents

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Abstract

본 발명은 반도체장치의 입출력단 레이아웃 및 그 구조를 개시한다. 개시된 본 발명에 따른 반도체장치의 입출력단 레이아웃은, 입출력단 형성부위가 정의된 제1도전형의 반도체 기판과, 상기 기판의 입출력단 형성부위에 제1방향으로 길게 형성된 입력패드와, 상기 입력패드의 중앙부에서 상기 제1방향과 수직하는 제2방향으로 길게 뻗은 패드연결부와, 상기 패드연결부에 전기적으로 연결되며 제1방향 및 상기 제1방향과 반대방향으로 각각 뻗어나온 다수개의 드레인과, 상기 드레인과 평행하며 상기 드레인에 인접하게 형성된 다수개의 게이트와, 상기 드레인과 인접하지 않는 상기 게이트의 타측에 인접하게 형성된 다수개의 소스와, 상기 다수개의 소스중 최상위 및 최하위에 위치한 소스로부터 소정 간격 이격되어 형성된 VSS용 도핑영역과, 상기 드레인과 게이트 및 소스로 이루어진 트랜지스터들의 측면에 제2방향으로 길게 형성된 메인 VSS 텁(tub)과, 상기 트랜지스터, VSS용 도핑영역, 메인 VSS 텁 및 패드연결부를 포함하는 상기 기판의 입출력단 형성부위에 소정 깊이로 형성된 제1도전형의 불순물 이온매몰층을 포함한다. 본 발명에 따르면, VSS용 도핑영역을 일부 생략하면서 인접 트랜지스터들간에 소스를 공유시킴으로써 입출력단의 레이아웃 면적을 감소시킬 수 있다.

Description

반도체장치의 입출력단 레이아웃 및 그 구조{Input/output layout in a semiconductor device and structure thereof}
본 발명은 반도체장치에 관한 것으로, 특히, 인접 트랜지스터들간에 소스/드레인을 공유하게 하여 전체적인 입출력단 구조의 레이아웃 면적을 감소시킨 반도체장치의 입출력단 레이아웃 및 그 구조에 관한 것이다.
반도체장치의 입출력단자는 과도전압 또는 얇은 게이트산화막으로 인한 항복전압(breakdown voltage)의 저하 등에 따라 정전방전(ESD)에 의해 파괴되기 쉽다. 즉, 드레인이 저저항의 실리사이드층을 갖는다면 인가되는 전압이 고루 분산되지 않고 LDD(Lightly Doped Drain)영역에 집중되어 반도체장치가 파괴된다. 그러므로, 종래 기술에서는 입출력단자에 소스 및 드레인으로 이용되는 불순물영역과 다결정실리콘으로 형성된 게이트전극의 저항을 크게하여 인가되는 전압을 고루 분산시키고, 이를 통해, ESD 파괴를 방지하는 ESD 보호 트랜지스터를 형성하였다.
MOS 트랜지스터의 게이트전극은 얇은 산화막을 절연체로하여 소자의 다른 부분과 하나의 캐패시터를 구성하게 된다. 이 캐패시터의 양단에 걸린 전압이 일정 값을 넘어서게 되면 절연막에는 과도한 크기의 전장이 형성되게 되고 비가역적인 파괴현상이 일어나게 된다. 모스 트랜지스터에서 산화막이 견딜 수 있는 최대 전계의 크기는 6 MV/cm 이고 이를 50 nm정도의 두께를 갖는 구조로 환산하면 30 V 정도가 된다. 이 정도 크기의 전압은 회로주변에서 발생하는 미세한 양의 정전기에 의해서도 매우 쉽게 형성될 수 있다.
트랜지스터를 파괴할 수 있는 전하의 양은 앞의 수치에서 본 바와 같이 매우 작은 값이므로 모스회로에서는 입구단자에 걸리는 전압을 일정범위 내로 유지하기 위한 목적과 또한 정전파괴현상이 일어나지 아니하도록 보호회로가 필요하게 된다.
정전현상은 매우 짧은 시간동안 계속되며 그 전압값이 매우 높으면 회로에 흐르는 전류밀도의 피크값 역시 높아지게 된다. 이때 ESD로 부터 내부회로로 연결되는 배선통로에 저항을 확산영역으로 형성하고 이 저항이 금속과 확산영역의 접점을 통하여 패드에 연결되어 있으면 이 접점에서 과다한 열이 발생하게 되고 금속인 알루미늄과 실리콘 사이에 합금현상이 일어나 pn 접합이 상하게 되고 단락이 일어나게 된다. 또한 전류밀도가 아주 높게 되면 전자이동현상(electromigration)이 발생하게 된다.
소자의 입출력회로를 구현함에 있어서, 출력 드라이버단의 트랜지스터들은 일반적으로 일렬로 길게 늘어선 트랜지스터군이 열을 이루는 핑거(finger)형 구조를 갖도록 설계된다. 특히, 로직(logic)부에서는 드라이버단을 이에스디(ESD) 펄스(pulse)에 대비하여 이에스디 보호회로(ESD protection circuit)로 동작하도록 설계한다. 따라서, 적절한 단위 핑거(finger)의 폭 및 전체 핑거열의 폭을 디자인하는 것이 이에스디 보호회로의 성능에 큰 영향을 미치게 된다.
종래 기술에 따른 입출력 드라이버의 트랜지스터들의 게이트라인은 일반적으로 사용되는 핑거 구조의 스틱(stick)형을 사용하고 있으므로 ESD 펄스(pulse)가 패드로부터 보호회로로 인가된 경우 다수개의 트랜지스터를 거치도록 함으로써 ESD 펄스의 전압을 경감시킨다.
램버스 디램(Rambus DRAM)과 같은 고속제품의 입출력단은 RLC 등의 값에 대한 마진이 작아 소자의 고집적화를 이루는 레이아웃을 설계하는데 곤란하다.
반도체장치의 입출력 회로에서 입력 RLC를 살펴보면, 인턱턴스(L) 성분은 패키지의 리드(lead)에서 좌우되는 요소이고, 저항(R)과 캐패시턴스(C) 성분은 입출력회로의 레이아웃을 구성하는데 가장 중요한 요소이다. 총캐피시턴스는 패드금속과 VSS(웰) 사이의 캐패시턴스, 배선금속과 VSS간의 캐패시턴스, 입출력보호회로 트랜지스터의 드레인과 p형 웰간의 캐패시턴스 등의 합이 된다. 이러한 캐패시턴스 성분들은 병렬로 연결된다.
이때, 총 저항값은 입출력보호회로의 트랜지스터들이 턴-오프되었을 때 패드와 VSS간의 캐패시터들에 의하여 결정되며, 이러한 저항 성분을 결정하는데 가장 큰 요소는 p형 웰에서의 저항이다.
입력저항(input resistance)은 가장 큰 캐패시터에 연결된 저항의 값에 가장 큰 영향을 받으며, 가장 큰 캐패시터는 총 캐패시턴스의 80-90%를 차지하는 정전방전보호회로 및 입출력구조의 졍션 캐패시터이므로, 총 저항값은 정전보호회로 및 입출력단과 VSS 사이에 위치한 웰 저항에 크게 영향을 받는다.
이러한, 총저항을 감소시키기 위하여 종래 기술에서는 입출력단 트랜지스터들 옆에 텁(tub)형태의 VSS용 p웰을 배치하여 트랜지스터 드레인과 p웰의 거리를 최소화 한다. 따라서, 각각의 트랜지스터들 사이에 텁 형태의 p웰을 각각 배치하므로 전체적인 입출력단의 레이아웃 면적이 10-25% 정도 증가하게 된다.
도 1은 종래 기술에 따라 제조된 정전방전보호소자들을 포함하는 입출력단 레이아웃이다.
도 1을 참조하면, 반도체 기판인 실리콘기판의 소정 부위에 입출력 패드(8)가 수평방향으로 길게 형성되어 있고, 이러한 패드(8)의 중앙에서 수직방향으로 도전체로 이루어진 하나의 패드연결부(180)가 소정의 길이를 가지며 선형태로 길게 뻗어 있다.
패드연결부에(180)에는 수평방향으로 쌍을 이루며 소정의 간격씩 이격된 다수개의 드레인(15)들이 배치되어 있다.
레이아웃상 각각의 드레인(15)의 상측과 하측에 게이트(13)들이 평행하게 위치하고, 각각의 게이트(13)를 중심으로 드레인(15)과 대향되도록 소스(14)가 형성되어 있다.
그리고, 인접하는 소스(14)들 사이에는 소스(14)와 평행하게 텁 형태의 VSS용 도핑영역(16)이 형성되어 있다. 이러한, 도핑영역(16)들이 레이아웃의 면적을 축소시키지 못하는 원인이 된다.
따라서, 게이트(13), 소스(14) 및 공통적으로 사용되는 드레인(15)으로 이루어진 다수개의 정전방전보호회로용 트랜지스터들이 형성되어 있다.
또한, 패드연결부(180)와 평행하게 레이아웃상 수직방향으로 트랜지스터들의 측면에 소정의 간격을 두고 이격된 메인 VSS 텁(17)이 형성되어 있다.
한편, 서로 접촉하지 않는 패드(8), 소스(14), 도핑영역(16), 게이트(13), 드레인(15), 패드연결부(180), 메인 VSS 텁(17) 사이에는 필드산화막(11)이 형성되어 각 부위간의 전기적 절연을 확보한다.
도 2는 종래 기술에 따른 입출력단 구조 단면도로서, 도 1의 절단선 Ⅰ-Ⅰ'에 따른 단면구조도이다.
도 2를 참조하면, 반도체 기판인 실리콘기판에 형성된 p형 웰 또는 p형 반도체 기판(10) 상의 소정 부위에 게이트절연막인 게이트산화막(12)을 하부에 개재한 게이트(13)들이 소정 간격 이격되어 형성되어 있다.
기판(10)의 상부에 한 쌍의 게이트(13)들 내측으로 소스(14)가 형성되며, 외측으로 드레인(15)이 형성되어 있다. 따라서, 종래 기술에 따른 트랜지스터는 드레인(15)만 공통으로 사용하므로 레이아웃의 축소 측면에서 불리하다.
그리고, 기판에는 서로 마주보고 있는 한 쌍의 소스(14)들은 소정의 간격을 두고 이격되어 있고, 이 간격의 중앙 부근에 텁(tub) 형태의 VSS용 도핑영역(16)이 형성되어 있으며, 상기 도핑영역(16)과 소스(14)들은 필드산화막(11)에 의하여 절연되어 있다.
이때, VSS용 도핑영역(16)과 드레인(15)사이의 p형 웰 또는 p형 기판(10)의 저항성분(R1)이 입력저항의 주성분이 된다.
상술한 바와 같이 종래의 반도체장치의 입출력단 레이아웃 및 그 구조는 정전방전보호회로를 구성하는 트랜지스터들이 드레인만을 공통으로 공유하고 소스는 각각 형성하여야 하고 인접하는 소스들 사이에 별도의 텁형태의 VSS용 도핑영역을 형성하므로 전체적인 레이아웃의 축소면에서 불리하고, 또한, 전체 입력저항의 주성분이 p형 웰의 저항값을 그대로 가지므로 입력저항의 적정화가 곤란한 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 전체적인 입출력단의 레이아웃 면적을 감소시킨 반도체장치의 입출력단 레리아웃 및 그 구조를 제공함에 그 목적이 있다.
도 1은 종래 기술에 따라 제조된 입출력단 레이아웃
도 2는 종래 기술에 따른 입출력단 구조 단면도
도 3은 본 발명에 따라 제조된 입출력단 레이아웃
도 4는 본 발명에 따른 입출력단 구조 단면도* 도면의 주요 부분에 대한 부호의 설명 *40 : p형 기판 41 : 불순물 이온매몰층42 : 필드산화막 43 : 게이트산화막44 : 게이트 45 : 소스46 : 드레인 47 : VSS용 도핑영역48 : 메인 VSS 텁(tub) 49 : 입출력 패드480 : 패드연결부
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체장치의 입출력단 레이아웃은, 입출력단 형성부위가 정의된 제1도전형의 반도체 기판과, 상기 기판의 입출력단 형성부위에 제1방향으로 길게 형성된 입력패드와, 상기 입력패드의 중앙부에서 상기 제1방향과 수직하는 제2방향으로 길게 뻗은 패드연결부와, 상기 패드연결부에 전기적으로 연결되며 제1방향 및 상기 제1방향과 반대방향으로 각각 뻗어나온 다수개의 드레인과, 상기 드레인과 평행하며 상기 드레인에 인접하게 형성된 다수개의 게이트와, 상기 드레인과 인접하지 않는 상기 게이트의 타측에 인접하게 형성된 다수개의 소스와, 상기 다수개의 소스중 최상위 및 최하위에 위치한 소스로부터 소정 간격 이격되어 형성된 VSS용 도핑영역과, 상기 드레인과 게이트 및 소스로 이루어진 트랜지스터들의 측면에 제2방향으로 길게 형성된 메인 VSS 텁(tub)과, 상기 트랜지스터, VSS용 도핑영역, 메인 VSS 텁 및 패드연결부를 포함하는 상기 기판의 입출력단 형성부위에 소정 깊이로 형성된 제1도전형의 불순물 이온매몰층을 포함한다.또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체장치의 입출력단 구조는, 입출력단 형성부위가 정의된 제1도전형의 반도체 기판과, 상기 기판의 입출력단 형성부위에 소정 깊이 및 고농도로 형성된 제1도전형의 불순물 이온매몰층과, 상기 기판의 입출력단 형성부위 상에 게이트절연막을 하부에 개재하여 소정의 간격으로 이격되게 형성된 다수개의 게이트와, 상기 게이트들 사이의 기판 부위에 형성된 다수개의 제2도전형 불순물 도핑영역과, 상기 제2도전형 불순물 도핑영역들중 최외곽에 위한 제2도전형 불순물 도핑영역과 일측이 경계를 이루도록 상기 기판에 형성된 필드절연막과, 상기 필드절연막의 타측과 경계를 이루며 상기 기판에 형성된 VSS용 도핑영역을 포함한다.본 발명에 따르면, p형 기판 또는 p형 웰 내에 고농도의 p+ 불순물 이온매몰층을 별도로 형성하여 p형 웰의 저항을 감소시킴으로써 종래 기술에서의 텁 형태의 VSS용 도핑영역을 형성할 필요가 없고, 또한, 인접한 트랜지스터들간에 소스와 드레인을 상호 공유하도록 형성함으로써, 전체적인 입출력단의 레이아웃 면적을 크게 감소시킬 수 있다.
즉, 본 발명에서는 기판의 소정 부위에 p형 웰을 형성한 다음, p+ 불순물 이온매몰층을 형성하기 위하여 이온주입마스크를 형성하고, 고에너지의 이온주입을 p형 불순물 이온을 사용하여 노출된 기판부위에 실시하고, 후속공정을 진행한다. 상기와 같은 이온주입시, p+ 이온매몰층의 저항값은 종래 기술에서의 p형 웰의 저항값(1-10 kΩ)보다 1/2 - 1/10 정도로 조절한다.
디자인 룰(design rule)이 축소됨에 따라 정전방전보호 특성이나 RLC 특성의 제약에 의하여 입출력단의 구조는 디자인 룰 축소 정도에 대비하여 동등 수준으로 축소되기 곤란하므로 칩 싸이즈 감소에 불리하다.
따라서, 본 발명에서는 칩을 구성하는 소자들의 특성 열화없이 10 - 25% 정도 축소된 입출력단 레이아웃 및 구조를 달성할 수 있으므로 칩 싸이즈의 감소에 따른 제품가격 하락에 기여한다.(실시예)
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 3은 본 발명에 따라 제조된 정전방전보호소자들을 포함하는 입출력단 레이아웃이다.
도 3을 참조하면, 반도체 기판의 소정 부위에 도전체로 이루어진 입출력 패드(49)가 수평방향으로 길게 소정 길이로 형성되어 있고, 이러한 패드(49)의 중앙에서 수직방향으로 도전체로 이루어진 하나의 패드연결부(480)가 소정의 길이를 가지며 선형태로 길게 뻗어 있다.
상기 패드연결부에(480)에는 수평방향으로 쌍을 이루면서 소정 간격씩 이격된 다수개의 드레인(46)이 배치되어 있다. 이때, 패드연결부(480)와 드레인(46)들은 상호 전기적으로 연결되어 있다.
레이아웃상 각각의 드레인(46)의 상측과 하측에 게이트(44)들이 평행하게 위치하고, 각각의 게이트(44)를 중심으로 드레인(46)과 대향되도록 소스(45)가 형성되어 있다. 이때, 본 발명의 실시예에서는 최상위의 드레인과 최하위의 드레인을 포함하는 트랜지스터를 제외하고, 나머지 모든 트랜지스터들은 소스와 드레인을 상호 공유하는 레이아웃을 갖는다.
그리고, 최상위 및 최하위의 소스(45)와 평행하게 소정간격 이격된 위치에 각각의 소스와 대응하는 텁 형태의 VSS용 도핑영역(47)이 형성되어 있고, 상기 트랜지스터들의 측방향에는 VSS 텁(48)이 패드연결부(480)와 평행하게 형성되어 있다.
따라서, 게이트(44), 공통적으로 사용되는 소스(45) 및 드레인(46)으로 이루어진다수개의 정전방전보호회로용 트랜지스터들이 형성되어 있다.
한편, 서로 접촉하지 않는 패드(49), 소스(45), 도핑영역(47), 게이트(44), 드레인(46), 패드연결부(480), 메인 VSS 텁(48) 사이에는 필드산화막(42)이 형성되어 각 부위간의 전기적 절연을 확보한다.
또한, 레이아웃상 표시되지는 않았지만, 정전방전보호회로를 구성하는 소자들이 형성된 하부의 기판 소정 깊이에는 고농도의 p+ 불순물 이온매몰층이 형성되어 p형 기판 또는 p형 웰의 저항을 감소시키며, 따라서, 본 발명의 실시예에서는 종래 기술에서와는 다르게 텁 형태의 VSS용 도핑영역이 필요하지 않으므로, 레이아웃 면적을 축소하는데 유리하다.
도 4는 본 발명에 따른 입출력단 구조 단면도로서, 도 3의 절단선 Ⅱ-Ⅱ'에 따른 단면구조도이다.
도 4를 참조하면, 반도체기판인 실리콘기판에 형성된 p형 웰 또는 p형 반도체 기판(40)의 소정부위에 게이트절연막인 게이트산화막(43)을 하부에 개재한 다수개의 게이트(44)들이 소정 간격 이격되어 형성되어 있다.
기판(40)의 상부에 한 쌍의 게이트(44)들 일측으로 소스(45)가 형성되어 있으며, 타측으로 드레인(46)이 형성되어 있는 패턴이 교대로 형성되어 있다. 따라서, 최외곽에 형성된 트랜지스터를 제외하고, 본 발명의 실시예에 따른 트랜지스터는 소스(45)와 드레인(46)을 공통으로 사용하고 종래의 기술에서와 같이 그 사이에 VSS용 도핑영역이 필요하지 않으므로 레이아웃의 축소 측면에서 유리하다.
계속해서, 최외곽에 위치한 트랜지스터의 소스(45)는 필드산화막(42)에 의하여 VSS용 도핑영역(47)과 절연되어 있다.
또한, 상기 트랜지스터들과 필드산화막(42) 및 VSS용 도핑영역(47)의 하부에는 기판 또는 웰의 도전형과 같은 도전형의 불순물 이온매몰층(41)이 고농도로 형성되어 있다.
이때, 상기 불순물 이온매몰층(41)을 포함하는 VSS용 도핑영역(47)과 드레인(46) 사이의 p형 웰 또는 p형 기판(40)의 저항성분(R2)이 입력저항의 주성분이 되며, 그 저항값은 종래 기술에서와 비교하여 상기 고농도로 도핑된 불순물 이온매몰층(41) 때문에 크게 감소한다.
이상에서와 같이, 본 발명은 VSS용 도핑영역을 일부 생략하고, 그리고, 인접 트랜지스터들간에 소스를 공유하도록 디자인 함으로써 칩을 구성하는 소자들의 특성 열화없이 10 - 25% 정도 축소된 입출력단 레이아웃 및 구조를 얻을 수 있으며, 따라서, 칩 싸이즈의 감소에 따른 제품가격을 낮출 수 있다.기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (9)

  1. 입출력단 형성부위가 정의된 제1도전형의 반도체 기판;
    상기 기판의 입출력단 형성부위에 제1방향으로 길게 형성된 입력패드;
    상기 입력패드의 중앙부에서 상기 제1방향과 수직하는 제2방향으로 길게 뻗은 패드연결부;
    상기 패드연결부에 전기적으로 연결되며 제1방향 및 상기 제1방향과 반대방향으로 각각 뻗어나온 다수개의 드레인;
    상기 드레인과 평행하며 상기 드레인에 인접하게 형성된 다수개의 게이트;
    상기 드레인과 인접하지 않는 상기 게이트의 타측에 인접하게 형성된 다수개의 소스;
    상기 다수개의 소스중 최상위 및 최하위에 위치한 소스로부터 소정 간격 이격되어 형성된 VSS용 도핑영역;
    상기 드레인과 게이트 및 소스로 이루어진 트랜지스터들의 측면에 제2방향으로 길게 형성된 메인 VSS 텁(tub); 및
    상기 트랜지스터, VSS용 도핑영역, 메인 VSS 텁 및 패드연결부를 포함하는 상기 기판의 입출력단 형성부위에 소정 깊이로 형성된 제1도전형의 불순물 이온매몰층을 포함하는 것을 특징으로 하는 반도체장치의 입출력단 레이아웃.
  2. 제 1 항에 있어서,
    상기 최상위 및 최하위의 트랜지스터를 제외한 나머지 트랜지스터들은 상기 소스와 드레인을 공통으로 갖도록 형성된 것을 특징으로 하는 반도체장치의 입출력단 레이아웃.
  3. 제 1 항에 있어서,
    상기 제1도전형은 p형이고, 상기 소스와 드레인은 n형 불순물로 형성된 것을 특징으로 하는 반도체장치의 입출력단 레이아웃.
  4. 제 1 항에 있어서,
    상기 최상위 및 최하위 트랜지스터의 소스들은 상기 VSS용 도핑영역과 필드산화막에 의하여 절연된 것을 특징으로 하는 반도체장치의 입출력단 레이아웃.
  5. 입출력단 형성부위가 정의된 제1도전형의 반도체 기판;
    상기 기판의 입출력단 형성부위에 소정 깊이 및 고농도로 형성된 제1도전형의 불순물 이온매몰층;
    상기 기판의 입출력단 형성부위 상에 게이트절연막을 하부에 개재하여 소정의 간격으로 이격되게 형성된 다수개의 게이트;
    상기 게이트들 사이의 기판 부위에 형성된 다수개의 제2도전형 불순물 도핑영역;
    상기 제2도전형 불순물 도핑영역들중 최외곽에 위한 제2도전형 불순물 도핑영역과 일측이 경계를 이루도록 상기 기판에 형성된 필드절연막; 및
    상기 필드절연막의 타측과 경계를 이루며 상기 기판에 형성된 VSS용 도핑영역을 포함하는 것을 특징으로 하는 반도체장치의 입출력단 구조.
  6. 제 1 항에 있어서,
    상기 게이트를 중심으로 양측에 형성된 상기 제2도전형 불순물 도핑영역은 소스와 드레인이며, 상기 최상위 및 최하위의 제2도전형 불순물 도핑영역을 제외한 나머지 제2도전형 불순물 도핑영역은 이웃한 게이트들과 공통으로 사용되는 소스와 드레인인 것을 특징으로 하는 반도체장치의 입출력단 구조.
  7. 제 5 항에 있어서,
    상기 제 1 도전형은 p형이고, 상기 소스와 드레인은 n형 불순물로 형성된 것을 특징으로 하는 반도체장치의 입출력단 구조.
  8. 제 5 항에 있어서,
    상기 최상위 및 최하위 제2도전형 불순물 도핑영역은 상기 VSS용 도핑영역과 필드산화막에 의하여 절연된 것을 특징으로 하는 반도체장치의 입출력단 구조.
  9. 제 5 항에 있어서, 상기 반도체 기판은 소정의 기판에 형성된 제1도전형 웰인 것을 특징으로 하는 반도체장치의 입출력단 구조.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1084083A (ja) * 1996-06-24 1998-03-31 Hyundai Electron Ind Co Ltd 静電気保護回路を備えた半導体装置
US5780897A (en) * 1995-11-13 1998-07-14 Digital Equipment Corporation ESD protection clamp for mixed voltage I/O stages using NMOS transistors
JPH10223767A (ja) * 1997-01-31 1998-08-21 Sanyo Electric Co Ltd 半導体集積回路の製造方法
JPH11204729A (ja) * 1998-01-12 1999-07-30 Mitsubishi Electric Corp 半導体装置
US6121080A (en) * 1998-11-06 2000-09-19 United Microelectronics Corp. Electronic discharge protective circuit for DRAM

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5780897A (en) * 1995-11-13 1998-07-14 Digital Equipment Corporation ESD protection clamp for mixed voltage I/O stages using NMOS transistors
JPH1084083A (ja) * 1996-06-24 1998-03-31 Hyundai Electron Ind Co Ltd 静電気保護回路を備えた半導体装置
JPH10223767A (ja) * 1997-01-31 1998-08-21 Sanyo Electric Co Ltd 半導体集積回路の製造方法
JPH11204729A (ja) * 1998-01-12 1999-07-30 Mitsubishi Electric Corp 半導体装置
US6121080A (en) * 1998-11-06 2000-09-19 United Microelectronics Corp. Electronic discharge protective circuit for DRAM

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