KR20060078002A - 반도체 회로용 정전기 보호 소자 및 그의 제조 방법 - Google Patents

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KR20060078002A
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곽국휘
최낙헌
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Abstract

본 발명은 작은 면적으로 구현 가능하고, 핀 캐패시턴스가 낮아 고집적, 고속 반도체 회로에 적합한 반도체 회로용 정전기 보호 소자와 그의 제조 방법을 개시한다.
본 발명은 웰이 형성된 반도체 기판 상에 게이트가 형성되고, 게이트의 양측에 소스와 드레인 영역에 상기 웰에 형성된 트랜지스터를 최소한 하나 이상 가지며, 상기 트랜지스터의 상기 소스와 드레인 영역 중 최소한 하나 이상에 해당 전극과 게이트 전극 사이에 일정한 면적과 깊이를 갖는 절연 플러그가 형성된다. 그리고, 상기 절연 플러그는 드레인과 상기 게이트 간의 전기적 컨택을 이루는 영역과 상기 드레인 영역에 대응되는 전극 사이에 형성되거나, 소스와 상기 게이트 간의 전기적 컨택을 이루는 영역과 상기 소스 영역에 대응되는 전극 사이에 형성될 수 있다. 그리고, 상기 절연 플러그는 해당되는 드레인 영역 또는 소스 영역을 관통하거나 그에 수용되게 형성될 수 있다.
따라서, 트랜지스터에 과도 전류가 흐름에 따라 발생되는 열이 드레인 컨택에 전달되는 것이 절연플러그에 의하여 차단될 수 있기 때문에 드레인 사이즈가 줄어들고 핀 캐패시턴스가 줄어들고, 정전기 과도 전류를 분산시키고 열전달에 의한 소스 컨택 불량이 개선될 수 있어서 정전기 특성이 향상되는 효과가 있다.
반도체, EDS, 플러그

Description

반도체 회로용 정전기 보호 소자 및 그의 제조 방법{ESD prevention device for a semiconductor circuit and fabrication method thereof}
도 1은 종래의 반도체 회로용 정전기 보호 소자의 회로도.
도 2 및 도 3은 종래 정전기 보호 회로에 적용되는 트랜지스터 단면도 및 평면 레이아웃.
도 4 및 도 5는 본 발명에 따른 반도체 회로용 정전기 보호 소자의 실시예를 나타내는 단면도 및 평면 레이아웃.
도 6은 도 4의 실시예에서 절연플러그의 깊이를 달리하는 다른 실시예를 나타내는 단면도.
도 7 및 도 8은 본 발명에 따른 반도체 회로용 정전기 보호 소자의 소스에 절연플러그가 추가적으로 구현된 또다른 실시예를 나타내는 단면도 및 평면 레이아웃.
도 9는 도 7의 실시예에서 절연 플러그의 깊이를 달리하는 다른 실시예를 나타내는 단면도.
도 10 및 도 11은 본 발명에 따른 반도체 회로용 정전기 보호 소자의 드레인이 공유되는 또다른 실시예를 나타내는 단면도 및 평면 레이아웃.
도 12는 도 10의 실시예에서 절연 플러그의 깊이를 달리하는 다른 실시예를 나타내는 단면도.
도 13 및 도 14는 본 발명에 따른 반도체 회로용 정전기 보호 호자의 소스가 공유되는 또다른 실시예를 나타내는 단면도 및 평면 레이아웃.
도 15는 도 13의 실시예에서 절연 플러그의 깊이를 달리하는 다른 실시예를 나타내는 단면도.
본 발명은 반도체 회로용 정전기 보호 소자에 관한 것으로서, 보다 상세하게는 작은 면적으로 구현 가능하고, 핀 캐패시턴스가 낮아 고집적, 고속 반도체 회로에 적합한 반도체 회로용 정전기 보호 소자와 그의 제조 방법에 관한 것이다.
통상, 반도체 집적 회로는 전자 시스템에 탑재되어 신호를 처리할 때 핀을 통하여 신호를 입출력한다. 이때 신호는 핀을 통한 입출력 과정에서 기생 캐패시턴스의 영향을 받게되고, 핀에 의하여 발생되는 캐패시턴스가 핀 캐패시턴스이다. 상술한 기생 패캐시턴스는 신호의 전달 속도 및 보전성(Signal integrity)에 악영향을 미친다.
핀 캐패시턴스의 감소는 전자 시스템의 고속화를 위하여 반드시 실현해야 할 요소이며, 특히 핀 캐패시턴스는 정전기 보호를 위하여 입출력 패드 가까이 위치하는 큰 채널 사이즈를 갖는 트랜지스터에 많은 영향을 받고, 그 중 트랜지스터의 컨택에 의한 캐패시턴스가 전체 핀 캐패시턴스 용량의 약 50％ 정도를 차지한다.
도 1은 반도체 집적 회로에 사용되는 전형적인 입출력 회로이며, 입출력 패드(102)와 내부회로(114) 사이에 입출력 회로(100)가 구성된다.
입출력 회로(100)에는 피모스 트랜지스터(104)와 엔모스 트랜지스터(106)가 입출력 패드(102)에 병렬로 연결되며, 피모스 트랜지스터(104)와 엔모스 트랜지스터(106)의 게이트는 내부회로(114)의 출력단에 연결된다. 따라서, 피모스 트랜지스터(104)와 엔모스 트랜지스터(106)는 출력버퍼로 역할한다.
그리고, 내부회로(114)의 입력단에는 인버터(112)가 구성되며, 인버터(112)는 입력버퍼로 역할한다. 그리고 인버터(112)와 출력버퍼 사이에는 저항(108)과 엔모스 트랜지스터(110)가 구성된다. 저항(108)과 엔모스 트랜지스터(110)는 출력버퍼와 함께 인버터(112)와 내부회로(114)로 과도 전류가 전달되는 것을 방지하는 역할을 한다.
상술한 구성에 의하여 반도체 집적회로의 핀이 대전된 물체와 접촉됨에 따라서, 정전기 방전에 의한 과도 전류가 입출력 패드(102)로 유입될 수 있다. 그러면, 트랜지스터(104, 106, 110)의 드레인에 6V 내지 7V 이상의 과도 전압이 인가되며, 과도 전압은 트랜지스터(104, 106)의 바이폴라 동작을 촉발시키고, 그에 따라 과도전류는 드레인, 확산 우물(혹은 기판) 및 소스 경로를 통하여 그라운드로 방출된다. 상술한 동작에 의하여 과도 전류가 인버터(112)까지 도달하여 버퍼 트랜지스터의 게이트를 파괴하는 것을 방지한다.
정전기 방지회로에 사용되는 소자는 여러가지 종류가 있으나 일반적으로 도 2 및 도 3과 같은 단면과 평면 레이아웃을 갖는 금속 산화막 반도체 트랜지스터가 널리 이용되고 있다.
소자는 P형-기판(200) 상에 P형-웰(210)이 형성되고, P형-웰(210)에는 불순물 이온 주입에 따른 드레인 영역(220)과 소스 영역(230)이 형성되며, 드레인 영역(220)과 소스 영역(230) 사이는 채널 영역이되며, 그 상부에 게이트를 형성하는 절연막(240) 및 게이트폴리(242)가 적층된다.
상술한 P형-웰(210)의 상부에는 절연막(250)이 증착되며, 절연막(250)에는 드레인 전극(260), 소스 전극(262), 및 게이트 전극(264)이 서로 독립적으로 구성되고, 드레인 전극(260)은 드레인 영역(220) 상에 구성되며, 소스 전극(262)은 소스 영역(230) 상에 구성되고, 게이트 전극(264)은 채널 영역 상에 적층된 절연막(240) 및 게이트폴리(242) 상부에 구성된다.
상술한 구성에 의하여 소자는 등가적으로 트랜지스터(270)의 동작을 수행한다.
정전기 보호용으로 사용되는 트랜지스터는 정전기 과도 전류를 빠른 시간 내에 그라운드로 방출시키기 위하여 내부회로에 사용되는 것에 비하여 채널 폭(Width)이 월등히 넓어야 한다.
그리고, 종래의 트랜지스터는 입출력패드(102)에서 유입된 정전기 과도 전류가 화살표와 같이 그라운드로 방출시킨다. 그러나, 이 과정에서 "272"로 지시된 영역 즉 드레인 영역(220)과 접하는 게이트 하단 영역에서 많은 열이 발생된다. 그러므로, 열에 취약한 드레인 전극(260)과 드레인 영역(230) 간의 컨택을 보호하기 위하여 컨택이 형성된 영역과 게이트 간의 거리(S2)가 일정한 수준 이상으로 확보되 어야 한다.
상술한 이유로, 정전기 보호용으로 사용되는 트랜지스터의 드레인 사이즈는 다른 회로에 비하여 월등히 커질수 밖에 없다. 그러므로, 드레인 영역(220)과 P웰(210) 간의 컨택 캐패시턴스는 컨택 영역의 면적에 비례하므로 상술한 구조적 특성에 의하여 전체 핀 캐패시턴스에서 상당한 비중을 차지할 정도로 클 수 밖에 없었다.
그러나, 상술한 종래의 정전기 보호 회로에 적용되는 트랜지스터는 전자 시스템이 고집적도와 고속화에 대응하여 적용되는데 한계를 갖는 문제점이 있다.
그러므로, 정전기 보호 회로를 구현하기 위하여, 드레인 사이즈와 핀 캐패시턴스를 감소시킬 수 있는 새로운 구조의 트랜지스터의 개발이 소망되고 있다.
본 발명에 따른 목적은 트랜지스터 구조에 절연물질을 설치하여 과도 전류가 흐름에 따라 발생되는 열이 드레인 컨택에 전달되는 것을 차단함으로써 드레인 사이즈를 줄이고, 그에 따라 핀 캐패시턴스를 줄이는 반도체 회로용 정전기 보호 소자 및 그의 제조 방법을 제공함에 있다.
본 발명에 따른 반도체 회로용 정전기 보호 소자 및 그의 제조 방법은, 웰이 형성된 반도체 기판 상에 게이트가 형성되고, 게이트의 양측에 소스와 드레인 영역에 상기 웰에 형성된 트랜지스터를 최소한 하나 이상 가지며, 상기 트랜지스터의 상기 소스와 드레인 영역 중 최소한 하나 이상에 해당 전극과 게이트 전극 사이에 일정한 면적과 깊이를 갖는 절연 플러그가 형성된다.
그리고, 상기 절연 플러그는 드레인과 상기 게이트 간의 전기적 컨택을 이루는 영역과 상기 드레인 영역에 대응되는 전극 사이에 형성되거나, 소스와 상기 게이트 간의 전기적 컨택을 이루는 영역과 상기 소스 영역에 대응되는 전극 사이에 형성될 수 있다.
그리고, 상기 절연 플러그는 해당되는 드레인 영역 또는 소스 영역을 관통하거나 그에 수용되게 형성될 수 있다.
그리고, 상기 드레인 영역에 연결된 전극이 입출력 패드에 연결되고, 상기 소스 영역에 연결된 전극이 그라운드에 연결될 수 있다.
그리고, 상기 드레인 영역 또는 소스 영역에 절연 플러그가 형성되고, 상기 드레인 영역은 인접한 다른 트랜지스터의 드레인 영역 또는 소스 영역과 공유될 수 있다.
또한, 상기 트랜지스터는 핀 캐패시턴스를 가지며, 상기 드레인 영역 또는 소스 영역에 절연 플러그가 형성되고, 상기 드레인 영역 또는 소스 영역은 상기 핀 캐패시턴스를 갖는 인접한 다른 트랜지스터의 드레인 영역 또는 소스 영역과 공유될 수 있다.
본 발명에 따른 핀 캐패시턴스를 갖는 반도체 회로용 정전기 보호 소자의 제조 방법은, 웰이 형성된 반도체 기판 상에 게이트가 형성되고, 게이트의 양측에 소스와 드레인 영역을 형성하는 제 1 단계; 상기 소스와 드레인 영역 중 어느 하나에 상기 게이트가 형성된 쪽에 상기 게이트와 평행하게 일정 폭과깊이를 갖는 홈을 형 성하기 위한 에치를 수행하는 제 2 단계; 및 상기 홈이 형성된 상부에 절연막을 증착하여 상기 홈에 절연 플러그가 형성되도록 절연물을 채우는 제 3 단계를 구비한다.
상기 제 3 단계에서 절연막의 증착은 실리콘 산화 공정 또는 STI 공정으로 수행될 수 있다.
이하, 본 발명에 따른 반도체 회로용 정전기 보호 소자 및 그의 제조 방법의 바람직한 실시예에 대하여 첨부 도면들을 참조하여 상세히 설명한다.
본 발명은 드레인에서 게이트 쪽으로 흐르는 정전기 과도 전류 경로 중에 절연물질을 설치함으로써 발라스트 저항을 증가시키면서 드레인 접합 부분에서 발생되는 열의 컨택쪽 전달을 차단하는 구성을 갖는다. 그에 따라서 컨택과 게이트 사이의 거리가 줄더라도 정전기 보호 특성이 열화되지 않는다.
구체적으로, 도 4 및 도 5를 참조하여 본 발명에 따른 제 1 실시예의 구성 및 작용을 설명한다.
본 발명에 따른 정전기 방지 회로에 사용되는 트랜지스터에는 절연 플러그(380)가 형성된다.
즉, P형-기판(300) 상에 P형-웰(310)이 형성되고, P형-웰(310)에는 불순물 이온 주입에 따른 드레인 영역(320)과 소스 영역(330)이 서로 이격되어 형성되며, 드레인 영역(320)과 소스 영역(330) 사이에는 게이트에 대응되는 채널 영역이 형성된다. 그리고, 채널 영역에 인접한 위치에 드레인 영역(320)을 관통하는 절연 플러그(380)가 형성된다.
절연 플러그(380)는 드레인 영역이 형성된 깊이보다 더 깊게 형성되며, 후술되는 드레인 전극(360)과 게이트 전극(364) 사이에 위치되고, 드레인 전극(360)이 점유하는 면적과 비숫한 면적을 갖도록 형성됨이 바람직하다.
여기에서 드레인 영역(320)과 소스 영역(330)은 이온주입에 의하여 형성되며, 절연 플러그(380)는 해당 영역을 식각하고 그 상부에 절연물을 증착하는 일련의 공정을 수행함으로써 구성될 수 있다.
그리고, P웰(310)의 상부에는 절연막(350)이 증착되며, 절연막(350)에는 드레인 전극(360), 소스 전극(362), 및 게이트 전극(364)이 서로 독립적으로 구성되고, 드레인 전극(360)은 드레인 영역(320) 상에 구성되며, 소스 전극(362)은 소스 영역(330) 상에 구성되고, 게이트 전극(364)은 채널 영역 상에 적층된 절연막(340) 및 게이트폴리(342) 상부에 구성된다. 이때 절연막(340)과 게이트 폴리(342)는 절연막(350)이 증착되기 전에 형성되며, 일련의 증착 및 식각 과정을 거쳐서 해당 영역에 구성된다. 그리고, 드레인 전극(360), 소스 전극(362) 및 게이트 전극(364)은 해당 영역에 컨택홀을 식각한 후 증착을 수행함으로써 형성될 수 있다.
그리고, 드레인 전극(360)에는 입출력 패드(102)가 전기적으로 연결될 수 있고, 소스 전극(362)에는 그라운드(GND)가 전기적으로 연결될 수 있다.
상술한 구성에 의하여 본 발명에 따른 소자인 트랜지스터(370)가 등가적으로 구성된다.
본 발명에 따른 실시예에서 정전기 과도 전류는 절연 플러그(380)에 의하여 드레인에서 소스로 절연 플러그(380)를 우회하는 경로로 흐르게 된다.
그러므로, 트랜지스터(370)를 구성함에 있어서 우회되는 경로만큼 드레인과 게이트 사이의 거리가 줄어들 수 있다.
또한, 과도 전류의 경로를 우회시키는 절연 플러그(380)에 의하여 드레인 저항이 커지게 되고, 그에 따라 전류 분산에 필요한 발라스트 저항이 제공될 수 있다.
여기에서 절연 플러그(380)는 실리콘에 비하여 열 전도도가 훨씬 낮은 재질로 구성됨이 바람직하다. 이에 따라서 가장 높은 열이 발생되는 드레인과 p-웰(30)의 접합부(372)와 드레인 전극(360)의 컨택 사이의 열전도도가 실리콘에 비하여 낮아서 열전달이 어렵기 때문에 열에 의한 드레인 컨택 불량이 방지될 수 있다.
통상적으로 드레인/게이트/소스 영역의 길이는 제품과 공정 기술에 따라 차이는 있다. 그러나, 0.25㎛ 이하 공정 기술이 적용되는 메모리 제품에서 정전기 보호 소자용으로 사용되는 모스 트랜지스터의 드레인/게이트/소스 영역의 길이는 각각 1.8㎛/0.2㎛/0.6㎛ 수준이다.
드레인이 소스에 비해 길게 설계되는 이유는 상술한 바와 같이 드레인 컨택과 게이트 사이의 거리 유지가 0.6㎛ 수준으로 유지되어야 하기 때문이다. 그러므로, 본 발명에 따른 실시예에 의하면 컨택에서 게이트 간의 거리를 0.2㎛ 수준으로 디자인 룰이 축소될 수 있다. 접합 캐패시터는 드레인과 P웹 간의 접합면적에 비례한다. 그러므로, 40％ 정도(0.8㎛/1.8㎛=0.44)의 수준으로 캐패시턴수 감소 효과를 얻을 수 있다. 또한 면적은 30％(0.8㎛/2.6㎛=0.31) 정도 감소한다.
본 발명의 실시예에서 드레인 컨택과 게이트 사이에 설치되는 절연플러그의 폭은 드레인 컨택 피치 범위 내에서 조절될 수 있으며, 길이 역시 드레인 컨텍에서 게이트 간의 거리범위 내에서 가능하다.
그리고, 상기한 절연플러그(380)는 다양한 공정으로 형성될 수 있는데, 드레인, 소스 및 게이트까지 형성한 후 에치 공정을 수행하고 후속되는 절연막 도포 공정에 의하여 형성될 수 있고, 이와 달리 실리콘 산화 공정, STI(Shallow Trench Isolation) 공정 등으로 형성될 수 있다.
그리고, 본 발명의 실시예는 NMOS 트랜지스터의 경우를 설명하였으나, PMOS 트랜지스터의 경우도 동일하게 적용될 수 있다.
도 4 및 도 5의 실시예에서 절연플러그(380)는 드레인 영역(320)을 관통하여 P웰(310)에 도달하도록 형성된다.
그러나, 절연 플러그(380)는 도 4 및 도 5의 실시예에 국한되지 않고 다양하게 실시될 수 있다.
일예로 도 6과 같이 절연플러그(380a)가 드레인 영역(320)을 관통하지 않고 내부에 수용되는 형태로 형성될 수 있다. 도 6의 다른 구성은 도 4와 동일하므로 이에 대한 중복된 설명은 생략한다.
또한, 다른 일예로 절연 플러그가 드레인 영역 뿐만 아니라 소스 영역에도 형성될 수 있다. 이 경우에도 절연 플러그는 드레인 및 소스 영역을 도 7 및 도 8과 같이 관통하거나, 도 9 와 같이 수용되도록 형성될 수 있다. 그에 따라서 도 7 및 도 8에는 절연 플러그(480, 482)가 형성되고, 도 9에는 절연 플러그(480a, 482a)가 형성된다. 이 경우 실시예에 의하여 추가적으로 소스 컨택과 게이트 사이 의 정전기 과도전류 분산과 열전달에 의한 소스 컨택 불량이 개선될 수 있고, 정전기 특성 향상이 가능하다.
도 7, 도 8 및 도 9에서 설명되지 않은 인용부호 중 400은 P형-기판, 410은 P형-웰, 420은 드레인 영역, 430은 소스 영역, 440은 절연막, 442는 게이트폴리, 450은 층간절연막, 460은 드레인 전극, 462는 소스 전극, 464는 게이트 전극이다.
또한, 도 10 내지 도 12와 같이, 인접한 한 쌍의 트랜지스터의 드레인이 공유되는 경우, 이들 드레인에 각각 공통적으로 절연 플러그(580, 582)가 적용될 수 있다. 그리고, 이 경우에서도 도 10 및 도 11과 같이 절연 플러그(580, 582)가 드레인 영역을 관통하거나, 도 12와 같이 절연 플러그(580a, 582a)가 드레인 영역에 수용되는 구조로 적용될 수 있다.
도 10, 도 11 및 도 12에서 설명되지 않은 인용부호 중 500은 P형-기판, 510은 P형-웰, 520은 드레인 영역, 530은 소스 영역, 540은 절연막, 542는 게이트폴리, 550은 층간절연막, 560은 드레인 전극, 562는 소스 전극, 564는 게이트 전극이다.
또한, 도 13 내지 도 15와 같이, 인접한 한 쌍의 트랜지스터의 드레인과 소스가 공유되는 경우, 이들 드레인에 각각 공통적으로 절연 플러그(680, 682)가 적용될 수 있다. 그리고, 이 경우에서도 도 13 및 도 14과 같이 절연 플러그(680, 682)가 드레인 영역을 관통하거나, 도 12와 같이 절연 플러그(680a, 682a)가 드레인 영역에 수용되는 구조로 적용될 수 있다.
도 13, 도 14 및 도 15에서 설명되지 않은 인용부호 중 600은 P형-기판, 610 은 P형-웰, 620은 드레인 영역, 630은 소스 영역, 640은 절연막, 642는 게이트폴리, 650은 층간절연막, 660은 드레인 전극, 662는 소스 전극, 664는 게이트 전극이다.
그리고, 도 10 내지 도 15의 실시예에 대해서도 구체적인 도면을 제시하지 않았으나 드레인 영역 뿐만 아니라 소스 영역에 절연 플러그가 적용되는 변형실시예의 구성이 가능하다.
따라서, 본 발명에 의하면 트랜지스터에 과도 전류가 흐름에 따라 발생되는 열이 드레인 컨택에 전달되는 것이 절연플러그에 의하여 차단될 수 있기 때문에 드레인 사이즈가 줄어들고 핀 캐패시턴스가 줄어들 수 있다. 뿐만 아니라 정전기 과도 전류를 분산시키고 열전달에 의한 소스 컨택 불량이 개선될 수 있어서 정전기 특성이 향상되는 효과가 있다.

Claims (20)

  1. 웰이 형성된 반도체 기판 상에 게이트가 형성되고, 게이트의 양측에 소스와 드레인 영역에 상기 웰에 형성된 트랜지스터를 최소한 하나 이상 갖는 반도체 회로용 정전기 보호 소자에 있어서,
    상기 소스와 드레인 영역 중 최소한 하나 이상에 해당 전극과 게이트 전극 사이에 일정한 면적과 깊이를 갖는 절연 플러그가 형성됨을 특징으로 하는 반도체 회로용 정전기 보호 소자.
  2. 제 1 항에 있어서,
    상기 절연 플러그는 드레인과 상기 게이트 간의 전기적 컨택을 이루는 영역과 상기 드레인 영역에 대응되는 전극 사이에 형성됨을 특징으로 하는 반도체 회로용 정전기 보호 소자.
  3. 제 2 항에 있어서,
    상기 절연 플러그는 소스와 상기 게이트 간의 전기적 컨택을 이루는 영역과 상기 소스 영역에 대응되는 전극 사이에 형성됨을 특징으로 하는 반도체 회로용 정전기 보호 소자.
  4. 제 1 항에 있어서,
    상기 절연 플러그는 해당되는 드레인 영역 또는 소스 영역을 관통하여 형성됨을 특징으로 하는 반도체 회로용 정전기 보호 소자.
  5. 제 1 항에 있어서,
    상기 절연 플러그는 해당되는 드레인 영역 또는 소스 영역 내에 수용되게 형성됨을 특징으로 하는 반도체 회로용 정전기 보호 소자.
  6. 제 1 항에 있어서,
    상기 드레인 영역에 연결된 전극이 입출력 패드에 연결되고, 상기 소스 영역에 연결된 전극이 그라운드에 연결됨을 특징으로 하는 반도체 회로용 정전기 보호 소자.
  7. 제 1 항에 있어서,
    상기 드레인 영역에 절연 플러그가 형성되고, 상기 드레인 영역은 인접한 다른 트랜지스터의 드레인 영역과 공유됨을 특징으로 하는 반도체 회로용 정전기 보호 소자.
  8. 제 7 항에 있어서,
    상기 다른 트랜지스터의 드레인 영역에 상기 절연 플러그가 동일하게 형성됨을 특징으로 하는 반도체 회로용 정전기 보호 소자.
  9. 제 1 항에 있어서,
    상기 소스 영역에 절연 플러그가 형성되고, 상기 소스 영역은 인저한 다른 트랜지스터의 소스 영역과 공유됨을 특징으로 하는 반도체 회로용 정전기 보호 소자.
  10. 제 9 항에 있어서,
    상기 다른 트랜지스터의 소스 영역에 상기 절연 플러그가 동일하게 형성됨을 특징으로 하는 반도체 회로용 정전기 보호 소자.
  11. 제 1 항에 있어서,
    상기 트랜지스터는 핀 캐패시턴스를 가짐을 특징으로 하는 반도체 회로용 정전기 보호 소자.
  12. 제 11 항에 있어서,
    상기 드레인 영역에 절연 플러그가 형성되고, 상기 드레인 영역은 상기 핀 캐패시턴스를 갖는 인접한 다른 트랜지스터의 드레인 영역과 공유됨을 특징으로 하는 반도체 회로용 정전기 보호 소자.
  13. 제 12 항에 있어서,
    상기 다른 트랜지스터의 드레인 영역에 상기 절연 플러그가 동일하게 형성됨을 특징으로 하는 반도체 회로용 정전기 보호 소자.
  14. 제 11 항에 있어서,
    상기 소스 영역에 절연 플러그가 형성되고, 상기 소스 영역은 상기 핀 캐패시턴스를 갖는 인접한 다른 트랜지스터의 소스 영역과 공유됨을 특징으로 하는 반도체 회로용 정전기 보호 소자.
  15. 제 14 항에 있어서,
    상기 다른 트랜지스터의 소스 영역에 상기 절연 플러그가 동일하게 형성됨을 특징으로 하는 반도체 회로용 정전기 보호 소자.
  16. 제 1 항에 있어서,
    상기 웰은 P형이며, 소스와 드레인은 N형임을 특징으로 하는 반도체 회로용 정전기 보호 소자.
  17. 제 1 항에 있어서,
    상기 웰은 N형이며, 소스와 드레인은 P형임을 특징으로 하는 반도체 회로용 정전기 보호 소자.
  18. 핀 캐패시턴스를 갖는 반도체 회로용 정전기 보호 소자의 제조 방법에 있어서,
    웰이 형성된 반도체 기판 상에 게이트가 형성되고, 게이트의 양측에 소스와 드레인 영역을 형성하는 제 1 단계;
    상기 소스와 드레인 영역 중 어느 하나에 상기 게이트가 형성된 쪽에 상기 게이트와 평행하게 일정 폭과깊이를 갖는 홈을 형성하기 위한 에치를 수행하는 제 2 단계; 및
    상기 홈이 형성된 상부에 절연막을 증착하여 상기 홈에 절연 플러그가 형성되도록 절연물을 채우는 제 3 단계를 구비함을 특징으로 하는 반도체 회로용 정전기 보호 소자 제조 방법.
  19. 제 18 항에 있어서,
    상기 제 3 단계에서 절연막의 증착은 실리콘 산화 공정으로 수행됨을 특징으로 하는 반도체 회로용 정전기 보호 소자 제조 방법.
  20. 제 18 항에 있어서,
    상기 제 3 단계에서 절연막의 증착은 STI 공정으로 수행됨을 특징으로 하는 반도체 회로용 정전기 보호 소자 제조 방법.
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