CN1716595B - 半导体器件的制造方法 - Google Patents
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- CN1716595B CN1716595B CN200410100756XA CN200410100756A CN1716595B CN 1716595 B CN1716595 B CN 1716595B CN 200410100756X A CN200410100756X A CN 200410100756XA CN 200410100756 A CN200410100756 A CN 200410100756A CN 1716595 B CN1716595 B CN 1716595B
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- 239000004065 semiconductor Substances 0.000 title claims description 36
- 238000004519 manufacturing process Methods 0.000 title claims description 31
- 239000012535 impurity Substances 0.000 claims abstract description 35
- 230000003068 static effect Effects 0.000 claims abstract description 15
- 238000009792 diffusion process Methods 0.000 claims description 84
- 230000001681 protective effect Effects 0.000 claims description 62
- 238000000034 method Methods 0.000 claims description 54
- 229910021332 silicide Inorganic materials 0.000 claims description 35
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 35
- 238000005054 agglomeration Methods 0.000 claims description 21
- 230000002776 aggregation Effects 0.000 claims description 21
- 230000003071 parasitic effect Effects 0.000 abstract description 5
- 230000005611 electricity Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 101
- 238000005260 corrosion Methods 0.000 description 57
- 230000007797 corrosion Effects 0.000 description 57
- 150000002500 ions Chemical class 0.000 description 42
- 230000015572 biosynthetic process Effects 0.000 description 33
- 238000001259 photo etching Methods 0.000 description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 17
- 229910052814 silicon oxide Inorganic materials 0.000 description 17
- -1 boron ion Chemical class 0.000 description 16
- 229910052796 boron Inorganic materials 0.000 description 15
- 230000003647 oxidation Effects 0.000 description 15
- 238000007254 oxidation reaction Methods 0.000 description 15
- 239000000758 substrate Substances 0.000 description 15
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 14
- 238000005468 ion implantation Methods 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- 238000004151 rapid thermal annealing Methods 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 238000005530 etching Methods 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 7
- 125000006850 spacer group Chemical group 0.000 description 6
- 239000012299 nitrogen atmosphere Substances 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 108010063955 thrombin receptor peptide (42-47) Proteins 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种半导体器件的制造方法，其中：提供了保护晶体管，该保护晶体管保护内部电路中的内部晶体管免受电源接脚之间发生的静电所造成的破损。构成保护晶体管沟道的第一p阱的导电类型对应于构成内部晶体管沟道的第二p阱的导电类型。第一p阱的杂质浓度高于第二p阱的杂质浓度。因此，保护晶体管的漏结比内部晶体管的漏结更尖，并且该保护晶体管的寄生双极工作的启动电压比该内部晶体管中的更低。因此，能够恰当地保护该内部电路免受ESD浪涌。
Description
相关申请的交叉参考
本申请基于并且要求2004年7月01日所提交的在先日本专利申请号2004-195843的优先权的权益，这里通过参考并入其全部内容。
技术领域
本发明涉及一种静电电阻增强的半导体器件及其制造方法。
背景技术
半导体器件具有保护电路，该保护电路用于保护半导体器件的内部电路免受发生于电源接脚(pad)(Vdd，Vss)以及输入和输出信号(I/O)接脚的静电浪涌(surge)。图1是示出保护电路轮廓的电路图。
当静电浪涌发生于I/O接脚102时，静电浪涌经由pMOS晶体管105或nMOS晶体管106向Vdd接脚103或Vss接脚104放电，pMOS晶体管105和nMOS晶体管106是连接于I/O接脚102的ESD(静电放电)保护元件，并且构成ESD保护电路108。因此，电流不流入连接于I/O接脚102的内部电路101中，并且内部电路101得到保护。
同时，当静电浪涌发生于Vdd接脚103和Vss接脚104之间时，静电浪涌经由连接于其间的nMOS晶体管107放电。因此在这种情况下，电流也不流入内部电路101中。
关于ESD保护电路的重要事项是将ESD浪涌流入到ESD保护元件，而不是将ESD浪涌流入到内部电路101中。当ESD浪涌发生于I/O接脚102时，由于在I/O接脚102和内部电路101之间存在用于分离的电阻元件，ESD浪涌流入到ESD保护元件中和被放电，而不是流入到内部电路101中。同时，用于分离的电阻元件未连接于Vdd接脚103和内部电路101之间。这是因为，如果在内部电路101和Vdd接脚103之间插有电阻元件，则正常操作下的电源电势下降，并且内部电路101的性能降低。因此，当ESD浪涌发生于Vdd接脚103时，根据内部电路101的构成，电流可能流入内部电路101而非电源箝位电路109中，并且有时候破坏内部电路101。
相关的现有技术在日本专利申请待审号Hei 10-290004、日本专利申请待审号2001-308282和日本专利申请待审号2002-313949中有所公开。
发明内容
本发明具有的目的是提供一种能够可靠保护内部电路的半导体器件及其制造方法。
作为再三进行认真研究以解决上述问题的成果，本发明人构思出本发明的模式，随后将对其进行描述。
按照本发明的半导体器件具有：构成内部电路的内部晶体管；以及保护晶体管，其保护该内部晶体管免受电源接脚之间发生的静电所导致的破损。保护晶体管的沟道导电(conductivity)类型与内部晶体管的沟道导电类型相同，并且保护晶体管的漏结(drain junction)比内部晶体管的漏结更尖(sharp)。
在按照本发明的半导体器件制造方法中，形成：构成内部电路的第一内部晶体管；以及第一保护晶体管，其保护第一内部晶体管免受电源接脚之间发生的静电所导致的破损。使第一保护晶体管的沟道导电类型与第一内部晶体管的沟道导电类型相同，并且形成该第一保护晶体管的步骤包括形成漏极的步骤，该漏极具有比该第一内部晶体管的漏极杂质浓度更高的杂质浓度，使第一保护晶体管的漏结比第一内部晶体管的漏结更尖；其中与该第一内部晶体管和该第一保护晶体管并行形成第二保护晶体管，该第二保护晶体管保护该第一内部晶体管免受产生于输入和输出接脚的静电所造成的破损；其中形成该第二保护晶体管的所述步骤包括步骤：形成沟道，该沟道比该第一保护晶体管的沟道具有更低的杂质浓度；以及与该第一保护晶体管的漏极并行形成该第二保护晶体管的漏极的一部分。
一种半导体器件的制造方法，包括步骤：形成第一内部晶体管和第一保护晶体管，该第一内部晶体管构成内部电路，该第一保护晶体管保护该第一内部晶体管免受电源接脚之间产生的静电所造成的破损，使得该第一保护晶体管的沟道导电类型与该第一内部晶体管的沟道导电类型相同，以及形成该第一保护晶体管的所述步骤包括形成漏极的步骤，该漏极具有比该第一内部晶体管的漏极杂质浓度更高的杂质浓度，使得该第一保护晶体管的漏结比该第一内部晶体管的漏结更尖；以及与该第一内部晶体管和该第一保护晶体管并行形成第二内部晶体管，该第二内部晶体管构成该内部电路并且比该第一内部晶体管在更低的电压下工作，其中使得该第二内部晶体管的沟道杂质浓度等于该第一保护晶体管的沟道杂质浓度。
附图说明
图1是示出保护电路轮廓的电路图；
图2是示出按照本发明第一实施例的芯片布局的示意平面图；
图3是示出按照本发明第一实施例的半导体器件布局的示意平面图；
图4至图13是以工艺步骤的次序示出按照本发明第一实施例的半导体器件制造方法的截面图；
图14至图22是以工艺步骤的次序示出按照本发明第二实施例的半导体器件制造方法的截面图；
图23至图31是以工艺步骤的次序示出按照本发明第三实施例的半导体器件制造方法的截面图；
图32至图45是以工艺步骤的次序示出按照本发明第四实施例的半导体器件制造方法的截面图；
图46至图53是以工艺步骤的次序示出按照本发明第五实施例的半导体器件制造方法的截面图；
图54A和图54B是示出在器件仿真中获得的工艺条件相关性的特性曲线图和从实际晶片的TLP测量中获得的实测特性的特性曲线图。
具体实施方式
下面将参照附图，具体说明本发明的实施例。应当注意，为了方便，将通过其制造方法来说明半导体器件的结构。
第一实施例
首先将说明本发明的第一实施例。
图2是示出本实施例中芯片布局的示意平面图。
该半导体芯片例如通过在内部电路211周围形成Vdd接脚201、Vss接脚202、输入和输出(I/O)接脚203、电源箝位电路204、I/O电路205等来构成。该构成基本上与随后将描述的第二至第五实施例中的基础结构相同。
图3是示出该本实施例中的半导体器件布局的示意平面图。
电源箝位电路、I/O电路和内部电路分别由MOS晶体管构成，并且在每个这些MOS晶体管中，在栅电极10和与其相邻的硅化物块(silicide block)14的两侧上形成源极13a和漏极13b。
当制造高速逻辑产品时，有时利用硅化物技术以寻求高速性能，并且利用硅化物技术用于构成内部电路的晶体管。众所周知，当硅化物技术应用于I/O电路所用的nMOS晶体管和pMOS晶体管时，ESD电阻急剧降低，并且有时采用所谓的硅化物块技术，该技术不会使得保护晶体管的一部分漏极硅化。相同的技术应用于电源箝位电路中的晶体管。该构成的基本结构基本上与随后将描述的第二至第五实施例中的相同。
图4至图13是以工艺步骤的次序示出按照第一实施例的半导体器件制造方法的截面图。每幅图示出：在电源箝位电路中形成nMOS晶体管的区域；形成nMOS晶体管作为I/O ESD保护元件的区域；以及在内部电路中形成nMOS晶体管的区域。随后为了方便，以上述次序将这些区域称为箝位区域、输入和输出区域、以及内部区域。在本实施例中，在箝位区域、输入和输出区域、以及内部区域中分别形成0.34μm栅极长度的nMOS晶体管、8nm厚度的栅极绝缘膜、以及3.3V的工作电压。
在本实施例中，首先如图4所示，通过STI(浅沟道隔离)在硅衬底1的表面上形成元件隔离绝缘膜2。接着，通过热氧化硅衬底1的表面，形成例如约10nm厚度的硅氧化膜3。接着，通过光刻(photolithography)技术形成抗蚀掩模(resist mask)(未示出)，该抗蚀掩模暴露其中形成有nMOS晶体管的区域。随后，通过利用该抗蚀掩模来进执行硼离子的离子注入，形成p阱(well)4。在p阱4的形成中，例如以300keV的能量和3.0×1013的剂量，离子注入硼离子，随后以100keV的能量和2.0×1012的剂量，离子注入硼离子。在最后的离子注入之后，去除抗蚀掩模。
随后如图5所示，通过光刻技术，形成露出箝位区域的抗蚀掩模5。接着通过利用抗蚀掩模5，以30keV的能量和8×1013的剂量，离子注入硼离子，在箝位区域中形成p阱6。
接着如图6所示，在去除抗蚀掩模5之后，通过光刻技术形成露出输入和输出区域以及内部区域的抗蚀掩模7。随后利用抗蚀掩模7，以30keV的能量和5×1012的剂量，离子注入硼离子，并且由此在输入和输出区域以及内部区域中形成p阱8。结果，箝位区域中p阱(p-well)6的杂质浓度变得高于内部区域中p阱8的杂质浓度。在没有抗蚀掩模7时，可在箝位区域中同时进行离子注入。
接着如图7所示，在去除硅氧化膜3之后，通过再次进行热氧化，形成8nm厚度的栅极氧化膜9。接着在通过CVD(化学气相沉积)方法在整个表面上形成多晶硅膜之后，通过光刻技术和蚀刻技术将多晶硅膜图案化，并且由此形成栅电极10。
随后如图8所示，通过光刻技术，形成抗蚀掩模(未示出)，该抗蚀掩模露出其中形成有nMOS晶体管的区域，并且通过利用该抗蚀掩模，进行磷离子的离子注入，形成n-扩散层11。在形成n-扩散层11时，例如以35keV的能量和4×1013的剂量，离子注入磷离子。在离子注入之后，去除抗蚀掩模。
随后如图9所示，例如通过CVD方法，在整个表面上形成约130nm厚度的硅氧化膜，并且通过对该膜作用各向异性的蚀刻，在每个栅电极10的侧边形成侧壁衬垫(spacer)12。
接着如图10所示，通过光刻技术，形成抗蚀掩模(未示出)，该抗蚀掩模露出其中形成有nMOS晶体管的区域，并且通过利用该抗蚀掩模，进行磷离子的离子注入，形成n+扩散层13。在n+扩散层13的形成中，例如以15keV的能量和7×1015的剂量，离子注入磷离子。在离子注入之后，去除抗蚀掩模，并且例如在氮气气氛下，在1000℃下进行约10秒钟的快速热退火(RTA)，由此激发n-扩散层11和n+扩散层13中的杂质。作为其结果，形成源极扩散层和漏极扩散层。
接着如图11所示，在通过CVD方法在整个表面上形成硅氧化膜之后，通过光刻技术和蚀刻技术，将硅氧化膜图案化，并且由此在箝位区域以及输入和输出区域中的漏极扩散层上形成硅化物块14。
接着如图12所示，在栅电极10和n+扩散层13的表面上形成硅化物层15。在这种情况下，在形成有硅化物块14的n+扩散层13表面的区域中未形成硅化物层15。随后在整个表面上形成层间(interlayer)绝缘膜16，并且在层间绝缘膜16中形成接触孔。接着在接触孔中形成接触塞17，并且在层间绝缘膜16上形成布线18。
随后如图13所示，依次形成：覆盖布线18的绝缘膜301；在绝缘膜301中并且连接到布线18的接触塞302；连接到接触塞302的布线303；覆盖布线303的绝缘膜304；在绝缘膜304中并且连接到布线303的接触塞310；连接到接触塞310的布线305；覆盖布线305的绝缘膜306；在绝缘膜306中并且连接到布线305的接触塞307；连接到接触塞307的Vss接脚308；以及覆盖各种接脚(包括Vss接脚308)的绝缘膜309，由此完成半导体器件。这时，将绝缘膜309加工为露出Vss接脚308的一部分表面。每个晶体管的源极(13a)电连接到接脚308，I/O晶体管的漏极电连接到I/O接脚，并且电源箝位晶体管的漏极电连接到Vdd接脚。
在这样制造出的按照第一实施例的半导体器件中，箝位区域中p阱6的杂质浓度高于内部区域中p阱8的杂质浓度。也就是说，箝位区域中沟道的杂质浓度高于内部区域中沟道的杂质浓度。因此，箝位区域中漏极端的结比内部区域中的更尖，并且雪崩倍增现象的发生频率在箝位区域中变高。结果，衬底电势在箝位区域中易于上升，用以启动箝位区域中nMOS晶体管的寄生双极工作的电压(即造成快回(snap-back)的电压)变得比用以启动内部区域中nMOS晶体管的寄生双极工作的电压更低。因此，即使ESD浪涌发生于电源接脚，箝位区域中的nMOS晶体管会在内部区域中的nMOS晶体管之前变为ON状态，由此过电流不流入内部电路中，保护内部电路。由于不采取措施以增强内部电路的ESD性能，所以不出现该措施所带来的内部电路性能的降低。
可不形成硅化物块14。
第二实施例
接着将说明本发明的第二实施例。图14至图22是以工艺步骤的次序示出按照本发明第二实施例的半导体器件制造方法的截面图。在本实施例中，也分别在箝位区域、输入和输出区域、以及内部区域中，形成0.34μm栅极长度的nMOS晶体管、8nm厚度的栅极绝缘膜、以及3.3V的工作电压。
在本实施例中，如图14所示，首先通过STI在硅衬底1的表面上形成元件隔离绝缘膜2。接着，通过热氧化硅衬底1的表面，形成例如约10nm厚度的硅氧化膜3。接着，与第一实施例中一样地形成p阱4。在p阱4的形成中，例如以300keV的能量和3.0×1013的剂量，离子注入硼离子，随后以100keV的能量和2.0×1012的剂量，离子注入硼离子。进而以30keV的能量和5×1012的剂量，离子注入硼离子，由此在箝位区域、输入和输出区域、以及内部区域中形成p阱8。
随后如图15所示，在去除硅氧化膜3之后，通过再次进行热氧化，形成8nm厚度的栅极氧化膜9。接着与第一实施例中一样地形成栅电极10。
接着如图16所示，与第一实施例中一样形成n-扩散层11。在n-扩散层11的形成中，例如以35keV的能量和4×1013的剂量，离子注入磷离子。
随后如图17所示，通过光刻技术，形成露出箝位区域的抗蚀掩模21。接着通过利用抗蚀掩模21，离子注入BF2离子，在箝位区域中在p阱8和n-扩散层11之间的界面附近形成口袋(pocket)层22。例如在口袋层22的形成中，从与硅衬底1表面相垂直的方向倾斜10°至45°的方向，以35keV的能量和1×1013的剂量，注入BF2离子。
随后如图18所示，在离子注入后去除抗蚀掩模21之后，例如通过CVD方法在整个表面上形成约130nm厚度的硅氧化膜，并且通过对于该膜进行各向异性的蚀刻，在每个栅电极10的侧边形成侧壁衬垫12。
接着如图19所示，与第一实施例中一样地形成n+扩散层13。在n+扩散层13的形成中，例如以15keV的能量和7×1015的剂量，离子注入磷离子。此外，例如在氮气气氛下，在1000℃进行快速热退火(rapid thermal annealing)(RTA)约10秒钟，由此激发n-扩散层11、n+扩散层13和口袋层22中的杂质。作为其结果，形成源极扩散层和漏极扩散层。
接着如图20所示，在箝位区域以及输入和输出区域中，在漏极扩散层上形成硅化物块14。
接着如图21所示，在栅电极10和n+扩散层13的表面上形成硅化物层15。随后，与第一实施例中一样地形成层间绝缘膜16、接触塞17和布线18。
随后如图22所示，依次形成：覆盖布线18的绝缘膜301；在绝缘膜301中并且连接到布线18的接触塞302；连接到接触塞302的布线303；覆盖布线303的绝缘膜304；在绝缘膜304中并且连接到布线303的接触塞310；连接到接触塞310的布线305；覆盖布线305的绝缘膜306；在绝缘膜306中并且连接到布线305的接触塞307；连接到接触塞307的Vss接脚308；以及覆盖包括各种接脚(Vss接脚308)的绝缘膜309，由此完成半导体器件。这时，将绝缘膜309加工为露出Vss接脚308的一部分表面。每个晶体管的源极(13a)电连接到Vss接脚308，I/O晶体管的漏极电连接到I/O接脚，并且电源箝位晶体管的漏极电连接到Vdd接脚。
在这样制造出的按照第二实施例的半导体器件中，形成了比沟道部分具有更高浓度的p型口袋层22。因此，箝位区域中漏极端的结比内部区域中漏极端的结更尖，并且箝位区域中nMOS晶体管的工作启动电压(即造成快回的电压)比内部区域中nMOS晶体管的工作启动电压更低。因此与第一实施例中一样地保护内部电路。
可不形成硅化物块14。
第三实施例
接着，将说明本发明的第三实施例。图23至图31是以工艺步骤的次序示出按照本发明第三实施例的半导体器件制造方法的截面图。在本实施例中，也分别在箝位区域、输入和输出区域、以及内部区域中，形成0.34μm栅极长度的nMOS晶体管、8nm厚度的栅极绝缘膜、以及3.3V的工作电压。
在本实施例中，如图23所示，首先通过STI在硅衬底1的表面上形成元件隔离绝缘膜2。接着，通过热氧化硅衬底1的表面，形成例如约10nm厚度的硅氧化膜3。接着，与第一实施例中一样地形成p阱4。在p阱4的形成中，例如以300keV的能量和3.0×1013的剂量，离子注入硼离子，随后以100keV的能量和2.0×1012的剂量，离子注入硼离子。进而以30keV的能量和5×1012的剂量，离子注入硼离子，由此在箝位区域、输入和输出区域、以及内部区域中形成p阱8。
随后如图24所示，在去除硅氧化膜3之后，再次进行热氧化，由此形成8nm厚度的栅极氧化物9。接着，与第一实施例中一样地形成栅电极10。
接着如图25所示，通过光刻技术形成露出输入和输出区域以及内部区域的抗蚀掩模31。随后，通过利用抗蚀掩模31，进行磷离子的离子注入，在输入和输出区域以及内部区域中形成n-扩散层11。在n-扩散层11的形成中，例如以35keV的能量和4×1013的剂量，离子注入磷离子。
随后如图26所示，在去除抗蚀掩模31之后，通过光刻技术，形成露出箝位区域的抗蚀掩模32。接着，通过利用抗蚀掩模32，进行砷离子的离子注入，在箝位区域中形成n-扩散层33。在n-扩散层33的形成中，例如以3keV的能量和8×1013的剂量，离子注入砷离子。
接着如图27所示，在去除抗蚀掩模32之后，例如通过CVD方法在整个表面上形成约130nm厚度的硅氧化膜，并且通过对于该膜进行各向异性的蚀刻，在各个栅电极10的侧边形成侧壁衬垫12。
随后如图28所示，与第一实施例中一样地形成n+扩散层13。在n+扩散层13的形成中，例如以15keV的能量和7×1015的剂量，离子注入磷离子。此外，例如在氮气气氛下，在1000℃进行快速热退火(RTA)约10秒钟，由此激发n-扩散层(11和33)和n+扩散层13中的杂质。作为其结果，形成源极扩散层和漏极扩散层。
接着如图29所示，在图29所示的箝位区域以及输入和输出区域中，在漏极扩散层上形成硅化物块14。
随后如图30所示，在栅电极10和n+扩散层13的表面上形成硅化物层15。随后与第一实施例中一样地形成层间绝缘膜16、接触塞17和布线18。
随后如图31所示，依次形成：覆盖布线18的绝缘膜301、在绝缘膜301中并且连接到布线18的接触塞302、连接到接触塞302的布线303、覆盖布线303的绝缘膜304、在绝缘膜304中并且连接到布线303的接触塞310、连接到接触塞310的布线305、覆盖布线305的绝缘膜306、在绝缘膜306中并且连接到布线305的接触塞307、连接到接触塞307的Vss接脚308、以及覆盖各种接脚(包括Vss接脚308)的绝缘膜309，由此完成半导体器件。这时，将绝缘膜309加工为露出Vss接脚308的一部分表面。每个晶体管的源极(13a)电连接到Vss接脚308，I/O晶体管的漏极电连接到I/O接脚，并且电源箝位晶体管的漏极电连接到Vdd接脚。
在这样制造出的按照第三实施例的半导体器件中，箝位区域中n-扩散层33的杂质浓度高于内部区域中n-扩散层11的杂质浓度。因此，箝位区域中漏极端的结比内部区域中漏极端的结更尖，并且箝位区域中nMOS晶体管的操作启动电压(即造成快回的电压)变得低于内部区域中nMOS晶体管的操作启动电压。因此与第一实施例中一样地保护内部电路。
可不形成硅化物块14。
第四实施例
接着，将说明本发明的第四实施例。图32至图45是以工艺步骤的次序示出按照本发明第四实施例的半导体器件制造方法的截面图。在图32至图45中示出：内部区域中的区域，其中形成3.3V工作电压的nMOS晶体管；以及内部区域中的区域，其中形成1.2V工作电压的nMOS晶体管。为方便起见，此后将这些区域称为高压内部区域和低压内部区域。在本实施例中，分别在箝位区域、输入和输出区域、以及高压内部区域中，形成0.34μm栅极长度的nMOS晶体管、8nm厚度的栅极绝缘膜、以及3.3V的操作电压，并且在低压内部区域中形成0.11μm栅极长度的nMOS晶体管、1.8nm厚度的栅极绝缘膜、以及1.2V的工作电压。
在本实施例中，如图32所示，首先通过STI在硅衬底1的表面上形成元件隔离绝缘膜2。接着，通过热氧化硅衬底1的表面，形成例如约10nm厚度的硅氧化膜3。接着，与第一实施例中一样地形成p阱4。在p阱4的形成中，例如以300keV的能量和3.0×1013的剂量，离子注入硼离子，随后以100keV的能量和2.0×1012的剂量，离子注入硼离子。
随后如图33所示，通过光刻技术，形成露出箝位区域和低压内部区域的抗蚀掩模41。接着通过利用抗蚀掩模41，以10keV的能量和4.5×1012的剂量，离子注入硼离子，在箝位区域和低压内部区域中形成p阱42。可仅在低压内部区域中形成p阱42。
接着如图34所示，在去除抗蚀掩模41之后，通过光刻技术，形成露出输入和输出区域以及高压内部区域的抗蚀掩模43。随后利用抗蚀掩模43，以30keV的能量和5×1012的剂量，离子注入硼离子，由此在输入和输出区域以及高压内部区域中形成p阱8。箝位区域可从抗蚀掩模43中露出，可同时在箝位区域中进行离子注入。
接着如图35所示，在去除抗蚀掩模43之后，去除硅氧化膜3。接着再次进行热氧化，由此形成7.2nm厚度的栅极氧化膜9。随后通过光刻技术，形成露出低压内部区域的抗蚀掩模44。随后通过利用抗蚀掩模44，去除低压内部区域中的栅极氧化膜9。
接着如图36所示，在去除抗蚀掩模44之后，再次进行热氧化，由此在低压内部区域中形成1.8nm厚度的栅极氧化膜45，并且使栅极氧化膜9的厚度为8nm。
随后如图37所示，与第一实施例中一样地形成栅电极10。
随后如图38所示，通过光刻技术，形成露出箝位区域、输入和输出区域、以及高压内部区域的抗蚀掩模46。接着，与第一实施例中一样，在箝位区域、输入和输出区域、以及高压内部区域中形成n-扩散层11。在n-扩散层11的形成中，例如以35keV的能量和4×1013的剂量，离子注入磷离子。在箝位区域中可不形成n-扩散层11。
接着如图39所示，在去除抗蚀掩模46之后，通过光刻技术，形成露出箝位区域的抗蚀掩模47。随后利用抗蚀掩模47，在箝位区域中形成n-扩散层48。在n-扩散层48的形成中，例如以30keV的能量和1.3×1014的剂量，离子注入磷离子。依据箝位区域中的工作启动电压和结漏电流(junctionleak)，可省略n-扩散层48的形成。也就是说，进行n-扩散层48的形成，以抑制该结太尖，以至于随后不能离子注入砷化物，并且n-扩散层48的形成并非总是必需的。
随后如图40所示，在去除抗蚀掩模47之后，通过光刻技术，形成露出箝位区域和低压内部区域的抗蚀掩模49。接着，在箝位区域和低压内部区域中形成口袋层50和n-扩散层51。在口袋层50的形成中，例如从与硅衬底1表面相垂直的方向倾斜10°至45°的方向，以35keV的能量和1×1013的剂量，注入BF2离子。在n-扩散层51的形成中，例如以3keV的能量和1×1015的剂量，离子注入砷离子。
接着如图41所示，在去除抗蚀掩模49之后，例如通过CVD方法，在整个表面上形成约130nm厚度的硅氧化膜，并且对该膜进行各向异性的蚀刻，由此在每个栅电极10的侧边形成侧壁衬垫12。
随后如图42所示，与第一实施例中一样地形成n+扩散层13。在n+扩散层13的形成中，例如以15keV的能量和7×1015的剂量，离子注入磷离子。此外通过在氮气气氛下，在1000℃进行快速热退火(RTA)10秒钟，激发每个扩散层中的杂质。结果形成源极扩散层和漏极扩散层。
接着如图43所示，与第一实施例中一样，在箝位区域以及输入和输出区域中，在漏极扩散层上形成硅化物块14。
随后如图44所示，在栅电极10和n+扩散层13的表面上形成硅化物层15。随后与第一实施例中一样，形成层间绝缘膜16、接触塞17和布线18。
随后如图45所示，依次形成：覆盖布线18的绝缘膜301、在绝缘膜301中并且连接到布线18的接触塞302、连接到接触塞302的布线303、覆盖布线303的绝缘膜304、在绝缘膜304中并且连接到布线303的接触塞310、连接到接触塞310的布线305、覆盖布线305的绝缘膜306、在绝缘膜306中并且连接到布线305的接触塞307、连接到接触塞307的Vss接脚308、以及覆盖各种接脚(包括Vss接脚308)的绝缘膜309，由此完成半导体器件。这时，将绝缘膜309加工为露出Vss接脚308的一部分表面。每个晶体管的源极(13a)电连接到Vss接脚308，I/O晶体管的漏极电连接到I/O接脚，并且电源箝位晶体管的漏极电连接到Vdd接脚。
在这样制造出的按照第四实施例的半导体器件中，形成与沟道具有相同导电类型(p型)的口袋层50，并且箝位区域中漏极的杂质浓度高于内部区域中漏极的杂质浓度。因此，箝位区域中漏极端的结比在内部区域中的更尖，并且箝位区域中nMOS晶体管的工作启动电压(即造成快回的电压)变得低于内部区域中nMOS晶体管的工作启动电压。因此，与第一实施例中一样地保护内部电路。
可不形成硅化物块14。
当在内部电路中形成在高压下工作的nMOS晶体管和在低压下工作的nMOS晶体管时，能够极大地抑制步骤(step)数量的增加。
第五实施例
接着将说明本发明的第五实施例。图46至图53是以工艺步骤的次序示出按照本发明第五实施例的半导体器件制造方法的截面图。在本实施例中，分别在箝位区域、输入和输出区域、以及高压内部区域中，形成0.34μm栅极长度的nMOS晶体管、8nm厚度的栅极绝缘膜、以及3.3V的工作电压，并且在低压内部区域中形成0.11μm栅极长度的nMOS晶体管、1.8nm厚度的栅极绝缘膜和1.2V的工作电压。
在本实施例中，如图46所示，与第四实施例中一样，首先进行工艺步骤，直至形成栅电极10。
接着如图47所示，通过光刻技术，形成露出输入和输出区域以及高压内部区域的抗蚀掩模61。接着通过利用抗蚀掩模61，形成n-扩散层62。在n-扩散层62的形成中，例如从与硅衬底1表面相垂直的方向倾斜20°至45°的方向，以35keV的能量和1×1013的剂量，注入磷离子。
随后如图48所示，在去除抗蚀掩模61之后，通过光刻技术，形成抗蚀掩模63，该抗蚀掩模63露出输入和输出区域中将要形成漏极的区域，以及露出箝位区域。随后通过利用抗蚀掩模63，在输入和输出区域以及箝位区域中形成n-扩散层48。在n-扩散层48的形成中，例如以30keV的能量和1.3×1014的剂量，离子注入磷离子。
接着如图49所示，在去除抗蚀掩模63之后，通过光刻技术，形成抗蚀掩模64，该抗蚀掩模64露出输入和输出区域中将要形成漏极的区域，以及露出箝位区域和低压内部区域。接着通过利用抗蚀掩模64，在箝位区域、输入和输出区域、以及低压内部区域中形成口袋层50和n-扩散层51。在口袋层50的形成中，例如从与硅衬底1表面相垂直的方向倾斜10°至45°的方向，以35keV的能量和1×1013的剂量，注入BF2离子。在n-扩散层51的形成中，例如以3keV的能量和1×1015的剂量，离子注入砷离子。
随后如图50所示，在去除抗蚀掩模64之后，例如通过CVD方法在整个表面上形成约130nm厚度的硅氧化膜。随后通过光刻技术，形成仅覆盖这样区域的抗蚀掩模65，在这些区域中硅化物块将形成于硅氧化膜上。通过为硅氧化膜进行各向异性的蚀刻，在每个栅电极10的侧边形成侧壁衬垫12，并且形成硅化物块66。
接着如图51所示，在去除抗蚀掩模65之后，与第一实施例中一样地形成n+扩散层13。这时，在n-扩散层51表面中形成有硅化物块66的区域中，不形成n+扩散层13。在n+扩散层13的形成中，例如以15keV的能量和7×1015的剂量，离子注入磷离子。此外，通过在氮气气氛下，在1000℃进行快速热退火(RTA)10秒钟，激发每个扩散层中的杂质。结果形成源极扩散层和漏极扩散层。
接着如图52所示，在栅电极10和n+扩散层13的表面上形成硅化物层15。随后与第一实施例中一样，形成层间绝缘膜16、接触塞17和布线18。
随后如图53所示，依次形成：覆盖布线18的绝缘膜301、在绝缘膜301中并且连接到布线18的接触塞302、连接到接触塞302的布线303、覆盖布线303的绝缘膜304、在绝缘膜304中并且连接到布线303的接触塞310、连接到接触塞310的布线305、覆盖布线305的绝缘膜306、在绝缘膜306中并且连接到布线305的接触塞307、连接到接触塞307的Vss接脚308、以及覆盖各种接脚(包括Vss接脚308)的绝缘膜309，由此完成半导体器件。这时，将绝缘膜309加工为露出Vss接脚308的一部分表面。每个晶体管的源极(13a)电连接到Vss接脚308，I/O晶体管的漏极电连接到I/O接脚，并且电源箝位晶体管的漏极电连接到Vdd接脚。
在这样制造出的按照第五实施例的半导体器件中，获得与第四实施例相同的效果。在硅化物块66下面不形成n+扩散层，由此获得更尖的结，使得更可靠地保护内部电路成为可能。
在每个上述实施例中，示出了用于形成与半导体衬底相同导电类型和与之相反导电类型的杂质区域的每次离子注入的剂量，但这仅是一实例。可考虑各实施例的恰当组合，但是应当基本地确定为，寄生双极晶体管的工作启动电压和在正常工作时流过电源箝位的漏电流具有预期值。
在按照第一至第三实施例的结构和生产方法中通过器件仿真所获得的工艺条件相关性如图54A所示。在按照第五实施例的结构中从实际晶片的TLP测量所获得的实测特性如图54B所示。该仿真的每个条件如表1所示，实际测量的每个条件如表2所示。图54A和54B都示出相同的特性。这里，每个附图中的椭圆所围绕的区域的附近是泄漏电流较小并且工作启动电压(Vt1)变低的区域，并且可适当选择具有这些特性的工艺条件。
表1(仿真条件)
| PKT | CH30K | CH10K | LDD35K | LDDle13 | As+3K |
| 第二实施例图17 | 第一实施例图5 | 第一实施例图5 | 第三实施例图26 | 第三实施例图26 | 第三实施例图26 |
| BF<sub>2</sub>+35K | B+30K | B+30K5.2e12&B+10K | P+35K | P+1e13 | |
| 无1.00E+125.00E+126.00E+127.00E+128.00E+121.00E+132.00E+135.00E+13 | 5.20E+121.00E+135.00E+131.00E+14 | 1.00E+125.00E+121.00E+135.00E+131.00E+14 | 1.00E+135.00E+131.00E+14 | 35K20K10K | 1.07E+155.00E+141.00E+145.00E+13 |
表2(实际测量条件)
| w/oESD-P+ | 通过在第五实施例的图47步骤中打开电源箝位部分以及向其中注入磷、并且省略图48步骤所形成的电源箝位结构 |
| ReF | 第五实施例中的I/O Tr结构(现有技术实例) |
| w/oESD-P+ | 通过在第五实施例的图47步骤中打开电源箝位部分以及向其中注入磷、并且省略图48步骤所形成的电源箝位结构 |
| ESD-P+15K | 通过在第五实施例的图47步骤中打开电源箝位部分以及向其中注入磷、并且将图48步骤中的加速电压改变至15keV所形成的电源箝位结构 |
| ESD-P+10K | 通过在第五实施例的图47步骤中打开电源箝位部分以及向其中注入磷、并且将图48步骤中的加速电压改变至10keV所形成的电源箝位结构 |
| LDD+SDE/仅PKT | 通过在第五实施例的图49步骤中打开I/O Tr部分整个表面并且注入砷和BF<sub>2</sub>所形成的I/O Tr结构 |
按照本发明，该保护晶体管的漏结比内部区域中的更尖，因此雪崩倍增现象的发生频率在保护晶体管中变高。结果，该保护晶体管的衬底电势易于升高，并且用以启动寄生双极工作的电压(即造成快回的电压)变得比内部晶体管中更低。因此，即使ESD浪涌发生于电源接脚，该保护晶体管在内部晶体管之前变为ON状态。因此，过电流不流入内部电路中，由此能够恰当地保护该内部电路。
上述实施例都应视作示例性而非限制性的，并且在权利要求书的等效意义和范围之内的所有变化都将被涵盖于其中。在不脱离其精神或实质特征的条件下，本发明可被具体实施为其他具体形式。
Claims (13)
1.一种半导体器件的制造方法，包括步骤：
形成第一内部晶体管和第一保护晶体管，该第一内部晶体管构成内部电路，该第一保护晶体管保护该第一内部晶体管免受电源接脚之间产生的静电所造成的破损，使得该第一保护晶体管的沟道导电类型与该第一内部晶体管的沟道导电类型相同，以及形成该第一保护晶体管的步骤包括形成漏极的步骤，该漏极具有比该第一内部晶体管的漏极杂质浓度更高的杂质浓度，使得该第一保护晶体管的漏结比该第一内部晶体管的漏结更尖，
其中与该第一内部晶体管和该第一保护晶体管并行形成第二保护晶体管，该第二保护晶体管保护该第一内部晶体管免受产生于输入和输出接脚的静电所造成的破损；
其中形成该第二保护晶体管的所述步骤包括步骤：
形成沟道，该沟道比该第一保护晶体管的沟道具有更低的杂质浓度；以及
与该第一保护晶体管的漏极并行形成该第二保护晶体管的漏极的一部分。
2.如权利要求1所述的制造方法，其中n沟道MOS晶体管被形成为该第二保护晶体管。
3.如权利要求1或2所述的制造方法，其中形成该第一保护晶体管的所述步骤包括形成沟道的步骤，该沟道具有比该第一内部晶体管的沟道杂质浓度更高的杂质浓度。
4.如权利要求1或2所述的制造方法，其中形成该第一保护晶体管的所述步骤包括步骤：
形成沟道；
形成漏极；以及
在该沟道和该漏极之间形成杂质扩散层，该杂质扩散层比该沟道具有更高的杂质浓度，以及具有与该沟道相同的导电类型。
5.如权利要求1或2所述的制造方法，其中n沟道MOS晶体管被形成为该第一内部晶体管和该第一保护晶体管。
6.如权利要求1或2所述的制造方法，其中形成该第一保护晶体管的所述步骤包括步骤：
形成LDD结构的漏极；
在该漏极上形成硅化物块；以及
在该漏极的表面上形成硅化物层。
7.如权利要求1或2所述的制造方法，其中形成该第一保护晶体管的所述步骤包括步骤：
形成低浓度扩散层；
在该第一保护晶体管的漏极端上的该低浓度扩散层上形成硅化物块；
利用该硅化物块作为掩模，形成高浓度扩散层，该高浓度扩散层叠加于一部分的该低浓度扩散层上；以及
在该高浓度扩散层的表面上形成硅化物层。
8.一种半导体器件的制造方法，包括步骤：
形成第一内部晶体管和第一保护晶体管，该第一内部晶体管构成内部电路，该第一保护晶体管保护该第一内部晶体管免受电源接脚之间产生的静电所造成的破损，使得该第一保护晶体管的沟道导电类型与该第一内部晶体管的沟道导电类型相同，以及形成该第一保护晶体管的所述步骤包括形成漏极的步骤，该漏极具有比该第一内部晶体管的漏极杂质浓度更高的杂质浓度，使得该第一保护晶体管的漏结比该第一内部晶体管的漏结更尖；以及
与该第一内部晶体管和该第一保护晶体管并行形成第二内部晶体管，该第二内部晶体管构成该内部电路并且比该第一内部晶体管在更低的电压下工作，
其中使得该第二内部晶体管的沟道杂质浓度等于该第一保护晶体管的沟道杂质浓度。
9.如权利要求8所述的制造方法，其中形成该第一保护晶体管的所述步骤包括形成沟道的步骤，该沟道具有比该第一内部晶体管的沟道杂质浓度更高的杂质浓度。
10.如权利要求8所述的制造方法，其中形成该第一保护晶体管的所述步骤包括步骤：
形成沟道；
形成漏极；以及
在该沟道和该漏极之间形成杂质扩散层，该杂质扩散层比该沟道具有更高的杂质浓度，以及具有与该沟道相同的导电类型。
11.如权利要求8所述的制造方法，其中n沟道MOS晶体管被形成为该第一内部晶体管和该第一保护晶体管。
12.如权利要求8所述的制造方法，其中形成该第一保护晶体管的所述步骤包括步骤：
形成LDD结构的漏极；
在该漏极上形成硅化物块；以及
在该漏极的表面上形成硅化物层。
13.如权利要求8所述的制造方法，其中形成该第一保护晶体管的所述步骤包括步骤：
形成低浓度扩散层；
在该第一保护晶体管的漏极端上的该低浓度扩散层上形成硅化物块；
利用该硅化物块作为掩模，形成高浓度扩散层，该高浓度扩散层叠加于一部分的该低浓度扩散层上；以及
在该高浓度扩散层的表面上形成硅化物层。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004195843 | 2004-07-01 | ||
| JP2004-195843 | 2004-07-01 | ||
| JP2004195843A JP2006019511A (ja) | 2004-07-01 | 2004-07-01 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1716595A CN1716595A (zh) | 2006-01-04 |
| CN1716595B true CN1716595B (zh) | 2010-10-13 |
Family
ID=35513001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200410100756XA Expired - Fee Related CN1716595B (zh) | 2004-07-01 | 2004-12-13 | 半导体器件的制造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US20060001097A1 (zh) |
| JP (1) | JP2006019511A (zh) |
| KR (1) | KR100692453B1 (zh) |
| CN (1) | CN1716595B (zh) |
| DE (1) | DE102004057504A1 (zh) |
| TW (1) | TWI256669B (zh) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7326998B1 (en) * | 2002-11-14 | 2008-02-05 | Altera Corporation | Effective I/O ESD protection device for high performance circuits |
| JP3762769B2 (ja) * | 2003-10-31 | 2006-04-05 | 理研計器株式会社 | 可搬型ガス検知装置 |
| JP2006339444A (ja) * | 2005-06-02 | 2006-12-14 | Fujitsu Ltd | 半導体装置及びその半導体装置の製造方法 |
| JP4857834B2 (ja) * | 2006-03-17 | 2012-01-18 | 株式会社デンソー | 入力保護回路 |
| CN101060007B (zh) * | 2006-04-17 | 2010-10-06 | 科统科技股份有限公司 | 复合存储器芯片 |
| US7646046B2 (en) * | 2006-11-14 | 2010-01-12 | Infineon Technologies Ag | Field effect transistor with a fin structure |
| JP5217180B2 (ja) * | 2007-02-20 | 2013-06-19 | 富士通セミコンダクター株式会社 | 静電放電保護装置の製造方法 |
| JP2008205375A (ja) * | 2007-02-22 | 2008-09-04 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP5226260B2 (ja) * | 2007-08-23 | 2013-07-03 | セイコーインスツル株式会社 | 半導体装置 |
| JP2010251522A (ja) * | 2009-04-15 | 2010-11-04 | Panasonic Corp | 半導体装置及びその製造方法 |
| US20140130591A1 (en) * | 2011-06-13 | 2014-05-15 | Schlumberger Technology Corporation | Methods and Apparatus for Determining Downhole Parameters |
| JP6236837B2 (ja) * | 2013-04-09 | 2017-11-29 | 富士通セミコンダクター株式会社 | 半導体装置 |
| FR3029570B1 (fr) * | 2014-12-05 | 2019-08-30 | Safran Aircraft Engines | Dispositif et procede de regulation d'un moteur exploitant une mesure de poussee |
| US9698147B2 (en) * | 2015-02-25 | 2017-07-04 | Sii Semiconductor Corporation | Semiconductor integrated circuit device having low and high withstanding-voltage MOS transistors |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4717684A (en) * | 1985-02-01 | 1988-01-05 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US5610089A (en) * | 1983-12-26 | 1997-03-11 | Hitachi, Ltd. | Method of fabrication of semiconductor integrated circuit device |
| US6040222A (en) * | 1999-02-02 | 2000-03-21 | United Microelectronics Corp. | Method for fabricating an electrostatistic discharge protection device to protect an integrated circuit |
| CN1414633A (zh) * | 2001-10-25 | 2003-04-30 | 株式会社东芝 | 电子静电放电保护器件及其制造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1187727A (ja) * | 1997-09-12 | 1999-03-30 | Mitsubishi Electric Corp | 半導体装置 |
| KR100319613B1 (ko) * | 1999-04-08 | 2002-01-05 | 김영환 | 반도체 소자 및 그 제조방법 |
| JP2002305254A (ja) * | 2001-04-05 | 2002-10-18 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
2004
- 2004-07-01 JP JP2004195843A patent/JP2006019511A/ja active Pending
- 2004-11-24 US US10/995,513 patent/US20060001097A1/en not_active Abandoned
- 2004-11-25 TW TW093136358A patent/TWI256669B/zh not_active IP Right Cessation
- 2004-11-29 DE DE102004057504A patent/DE102004057504A1/de not_active Ceased
- 2004-11-29 KR KR1020040098454A patent/KR100692453B1/ko not_active IP Right Cessation
- 2004-12-13 CN CN200410100756XA patent/CN1716595B/zh not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5610089A (en) * | 1983-12-26 | 1997-03-11 | Hitachi, Ltd. | Method of fabrication of semiconductor integrated circuit device |
| US4717684A (en) * | 1985-02-01 | 1988-01-05 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US6040222A (en) * | 1999-02-02 | 2000-03-21 | United Microelectronics Corp. | Method for fabricating an electrostatistic discharge protection device to protect an integrated circuit |
| CN1414633A (zh) * | 2001-10-25 | 2003-04-30 | 株式会社东芝 | 电子静电放电保护器件及其制造方法 |
Non-Patent Citations (3)
| Title |
|---|
| JP特开2002-134630A 2002.05.10 |
| JP特开2002-305254A 2002.10.18 |
| JP特开平10-284616A 1998.10.23 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW200603206A (en) | 2006-01-16 |
| US20060001097A1 (en) | 2006-01-05 |
| CN1716595A (zh) | 2006-01-04 |
| DE102004057504A1 (de) | 2006-02-16 |
| JP2006019511A (ja) | 2006-01-19 |
| KR20060002696A (ko) | 2006-01-09 |
| TWI256669B (en) | 2006-06-11 |
| KR100692453B1 (ko) | 2007-03-09 |
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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|
| C41 | Transfer of patent application or patent right or utility model | ||
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|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
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|
| EXPY | Termination of patent right or utility model |