JP5217180B2 - 静電放電保護装置の製造方法 - Google Patents

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Description

本発明は、半導体装置に係り、詳しくは静電放電保護装置を有する半導体装置に関するものである。
半導体装置は一般に、外部からの静電放電（ＥＳＤ：Electro-Static Discharge）等に起因するＥＳＤサージに対して微細な半導体素子を保護するために、ＥＳＤ保護回路を有している。このＥＳＤ保護回路を構成する静電放電素子をよりＥＳＤに強い素子にするために、ドレイン領域にｐ＋型拡散領域を基板の深い部位に形成する場合があるが、形成の仕方によっては、ＩＯセルの通常動作時のＡＣ特性を変動させてしまう。そのため、ＡＣ特性が変動せずに、且つ高いＥＳＤ耐性を有するＥＳＤ保護回路が望まれている。
従来、半導体装置の静電放電に対する入出力回路の保護回路には、シングルゲート型静電放電素子が用いられている。図１２〜図１４は、このシングルゲート型静電放電素子を用いたＥＳＤ保護回路兼ドライバー回路を有する半導体装置を示している。
図１２に示すように、半導体装置１００の入出力パッド１１０は、配線Ｗ１０を介して内部回路１２０に接続される。入出力パッド１１０は、配線Ｗ１０を介してＥＳＤ保護回路兼ドライバー回路１３０とも接続される。このＥＳＤ保護回路兼ドライバー回路１３０は、バラスト抵抗ＲとＮチャネルＭＯＳトランジスタＴ１０とが直列に接続された複数のシングルゲート型静電放電素子Ｍ１０が並列に接続されている。
図１３に示すように、シングルゲート型静電放電素子Ｍ１０は、ｐ−型シリコンからなる基板１４０上にゲート酸化膜を介してゲート電極１４２が設けられる。基板１４０内には、ゲート電極１４２の左右両側に、ｎ＋型拡散領域からなるソース領域１４５Ｓ及びドレイン領域１４５Ｄがそれぞれ形成される。これらソース領域１４５Ｓ及びドレイン領域１４５Ｄの表面には、シリサイド層からなるソース電極１５０及びドレイン電極１５１がそれぞれ形成される。このうちドレイン電極１５１は、ゲート電極１４２から離間して形成される。このドレイン電極１５１とゲート電極１４２間には、シリサイド層が形成されないシリサイドブロック領域１５２が形成されている。このシリサイドブロック領域１５２は抵抗として作用するため、バラスト抵抗Ｒとして機能する。
そして、各トランジスタＴ１０のドレイン電極１５１には、図１４に示すように、コンタクトホールＨ１を介して金属配線Ｗ１が接続され、その金属配線Ｗ１が入出力パッド１１０に接続される。図１３の各トランジスタＴ１０のソース電極１５０には、図１４のコンタクトホールＨ２を介して金属配線Ｗ２が接続され、その金属配線Ｗ２に接地電位Ｖｓｓが印加される。図１３の各トランジスタＴ１０のゲート電極１４２は、図１４にてコンタクトホールＨ３を介して金属配線Ｗ３に接続され、この金属配線Ｗ３を介してゲート電極１４２にゲート電圧Ｖｇが印加される。なお、このゲート電圧Ｖｇは接地電位Ｖｓｓもしくはプレバッファの出力が接続される。
図１３に示すように、この半導体装置１００の入出力パッド１１０に正極性のＥＳＤサージが印加されると、トランジスタＴ１０のドレイン領域１４５Ｄの電位が上昇し、ドレイン領域１４５Ｄと基板１４０のｐ−型拡散領域とのｐｎ接合面においてアバランシェ降伏が起こり、そのｐｎ接合面に電子−正孔対が形成される。このうちの正孔が基板１４０中へ移動し、放電電流Ｉｂｈ１が流れる。この放電電流Ｉｂｈ１によって基板電位が上昇する。その結果、基板１４０中においてｐ−型拡散領域と、ソース領域１４５Ｓと、ドレイン領域１４５Ｄとからなる寄生バイポーラトランジスタＴｐ１が導通する。この寄生バイポーラトランジスタＴｐ１の導通によって、ドレイン領域１４５Ｄとソース領域１４５Ｓ間を大電流（図１３の矢印Ｃ）が流れ、入出力パッド１１０に印加されたＥＳＤサージを接地電位Ｖｓｓに逃がして、内部回路１２０への正極性のＥＳＤサージの印加を防止する。さらに、複数のシングルゲート型静電放電素子Ｍ１０のうち、いずれかのシングルゲート型静電放電素子Ｍ１０が先に導通しても、バラスト抵抗Ｒによって共通ノードの電位が極端に低下しないため、先に導通したシングルゲート型静電放電素子Ｍ１０に矢印Ｃで示した電流が集中することを回避できる。従って、このようなＥＳＤ保護回路兼ドライバー回路１３０では、ＥＳＤが発生した場合に、並列に接続された全てのシングルゲート型静電放電素子Ｍ１０で寄生バイポーラトランジスタＴｐ１が導通し、効率的に放電することができる。
このように、シリサイドブロック領域１５２によるバラスト抵抗Ｒによって、シングルゲート型静電放電素子Ｍ１０自体のＥＳＤ耐性は向上する。しかしながら、各シングルゲート型静電放電素子Ｍ１０に高い電圧が印加されるまでは寄生バイポーラトランジスタＴｐ１が導通しないため、ＥＳＤ保護回路兼ドライバー回路１３０が動作する前に、内部回路１２０がＥＳＤにより破壊される場合がある。そのため、より低い電圧で動作を開始するＥＳＤ保護回路の開発が望まれている。
この問題を解決するＥＳＤ保護回路としては、特許文献１に記載されたＥＳＤ保護回路が知られている。詳しくは、各トランジスタＴ１０のドレイン領域１４５Ｄの真下領域にボロンイオン（Ｂ＋）を注入して、深さ方向においてドレイン領域１４５Ｄに部分的に重なるようにｐ＋型拡散領域を形成した。そして、このｐ＋型拡散領域の不純物濃度を、基板１４０に含まれる不純物濃度よりも濃くした。これによって、ドレイン領域１４５Ｄと基板１４０のｐ−型拡散領域とのｐｎ接合面に形成される空乏層よりも狭い空乏層が、ドレイン領域１４５Ｄとｐ＋型拡散領域とのｐｎ接合面に形成される。これによって、ドレイン領域１４５Ｄとｐ＋型拡散領域とのｐｎ接合面においてアバランシェ降伏が起きやすくなり、寄生バイポーラトランジスタの動作開始電圧が低電圧側にシフトするようになる。
特開２００４−１５００３号公報
ところが、特許文献１に記載のＥＳＤ保護回路のように、ボロンイオンのイオン注入によってドレイン領域の下部領域にｐ＋型拡散領域を形成すると、バラスト抵抗Ｒの抵抗値が上昇することが発明者らによって明らかにされた。このようにバラスト抵抗Ｒの抵抗値が変動すると、ボロンイオンを注入しない場合と比べて、シングルゲート型静電放電回路兼ドライバー回路のＡＣ特性が変化してしまって所望の特性を得られなくなることがあるため、再度、回路シミュレーションを実施する必要がある。従って、開発コスト及び開発期間の増大につながってしまう。
本発明は上記問題点を解決するためになされたものであって、その目的は、バラスト抵抗の抵抗値の変動を抑制することのできる静電放電保護装置の製造方法を提供することにある。
上記目的を達成するため、請求項１に記載の発明は、半導体基板上に形成されたゲート電極をマスクにして第１導電型の不純物イオンをイオン注入することによって、前記半導体基板中に、前記ゲート電極を挟んで第１導電型の第１拡散領域及び第１導電型の第２拡散領域を形成する工程と、前記第１拡散領域のうち、前記ゲート電極の前記第１拡散領域側の側壁に形成された第１側壁絶縁膜から離間した第１の領域を露出させるレジストパターンを形成する工程と、前記レジストパターンをマスクにして前記第１導電型と異なる第２導電型の不純物イオンをイオン注入することによって、前記半導体基板中であって前記第１拡散領域の下部領域に第２導電型の第３拡散領域を形成する工程と、前記第３拡散領域を形成後、前記第１拡散領域のうち、前記第３拡散領域の真上の第２の領域を、前記第１の領域よりも広い面積で露出させる絶縁膜を形成する工程と、前記絶縁膜をマスクにして、露出される前記第１拡散領域の表面に前記第３拡散領域と同一の平面形状でシリサイド層を形成する工程とを含む。
請求項２に記載の発明は、半導体基板上に形成されたゲート電極をマスクにして第１導電型の不純物イオンをイオン注入することによって、前記半導体基板中に、前記ゲート電極を挟んで第１導電型の第１拡散領域及び第１導電型の第２拡散領域を形成する工程と、前記ゲート電極と同ゲート電極の側壁に形成された側壁絶縁膜とをマスクにして第１導電型の不純物イオンをイオン注入することによって、前記半導体基板中であって前記第１拡散領域及び前記第２拡散領域の下に第１導電型の第４拡散領域及び第１導電型の第５拡散領域をそれぞれ形成する工程と、前記第１拡散領域のうち、前記ゲート電極の前記第１拡散領域側の側壁に形成された第１側壁絶縁膜から離間した第１の領域を露出させるレジストパターンを形成する工程と、前記レジストパターンをマスクにして前記第１導電型と異なる第２導電型の不純物イオンをイオン注入することによって、前記半導体基板中であって前記第４拡散領域の下部領域に第２導電型の第３拡散領域を形成する工程と、前記第３拡散領域を形成後、前記第１拡散領域のうち、前記第３拡散領域の真上の第２の領域を、前記第１の領域よりも広い面積で露出させる絶縁膜を形成する工程と、前記絶縁膜をマスクにして、露出される前記第１拡散領域の表面に前記第３拡散領域と同一の平面形状でシリサイド層を形成する工程とを含む。
請求項１及び２に記載の構成によれば、レジストパターンによって露出された第１の領域に第３拡散領域を形成し、その第３拡散領域を露出するように形成した絶縁膜によってシリサイド層を形成するようにしたため、シリサイド層の真下領域のみに第３拡散領域を形成することができる。シリサイドブロック領域の下部領域には、第３拡散領域がほとんど形成されないため、そのシリサイドブロック領域の下部領域に形成される第１拡散領域の濃度勾配の変動が抑制されるため、バラスト抵抗の抵抗値の変動も好適に抑制することができる。さらに、シリサイド層の真下領域の領域において広く第３拡散領域を形成することができるため、第１拡散領域と第３拡散領域との接合面においてアバランシェ降伏がより起こりやすくなる。これによって、寄生バイポーラトランジスタの動作開始電圧をより低電圧側にシフトさせることができる。
以上説明したように、本発明によれば、バラスト抵抗の抵抗値の変動を抑制することのできる静電放電保護装置を提供することができる。
（第１実施形態）
以下、本発明を具体化した第１実施形態を図１〜図４に従って説明する。
図１に示すように、半導体装置１の入出力パッド１０は、配線Ｗ１０を介して内部回路２０に接続されている。これら入出力パッド１０と内部回路２０間の接続点には、ＥＳＤ保護回路兼ドライバー回路３０が接続されている。ＥＳＤ保護回路兼ドライバー回路３０は、バラスト抵抗ＲとＮチャネルＭＯＳトランジスタＴ１とが直列に接続された複数のシングルゲート型静電放電素子Ｍ１が並列に接続されて構成されている。ゲート電圧Ｖｇは接地電位Ｖｓｓもしくはプレバッファの出力が接続される。
図２に示すように、ＥＳＤ保護回路兼ドライバー回路３０のシングルゲート型静電放電素子Ｍ１は、第２導電型を構成するｐ−型シリコンからなる基板４０上にゲート酸化膜４１を介してゲート電極４２が設けられている。このゲート電極４２の左右両壁には、シリコン酸化膜からなるサイドウォール４３が形成されている。基板４０内においてゲート電極４２の左右両側には、第１導電型を構成するｎ−型拡散領域からなるＬＤＤ（Lightly Doped Drain）領域４４Ｓ，４４Ｄがソース形成領域Ｓとドレイン形成領域Ｄにそれぞれ形成されている。このＬＤＤ領域４４Ｓの図中外側には、ｎ＋型拡散領域４５Ｓが形成されている。また、ＬＤＤ領域４４Ｄの図中内側には、ｎ＋型拡散領域４５Ｄが形成されている。
これらｎ＋型拡散領域４５Ｓ，４５Ｄの表面であってサイドウォール４３の外側には、シリサイド層からなるソース電極５０及びドレイン電極５１が形成されている。このソース電極５０は、サイドウォール４３に隣接するように形成され、さらに図中において露出されるｎ＋型拡散領域４５Ｓの表面全面に渡って形成されている。一方、ドレイン電極５１は、各ゲート電極４２のサイドウォール４３から離間したｎ＋型拡散領域４５Ｄの表面に形成されている。このドレイン電極５１とサイドウォール４３との間には、シリサイド層の形成されないシリサイドブロック領域５２が形成されている。なお、このシリサイドブロック領域５２は、バラスト抵抗Ｒとして機能する。
また、ドレイン形成領域Ｄのｎ＋型拡散領域４５Ｄの下部領域であってドレイン電極５１の真下領域には、ｐ＋型拡散領域５５が形成されている。このｐ＋型拡散領域５５は、図３に示すように、ドレイン形成領域Ｄにおいて、サイドウォール４３及びシリサイドブロック領域５２以外の領域の中で可能な限り広く形成されている。すなわち、ｐ＋型拡散領域５５は、ドレイン電極５１と略同一の平面形状を有している。また、図２に示すように、ｐ＋型拡散領域５５は、ｎ＋型拡散領域４５Ｄの下部領域と深さ方向において重なるように形成されるため、ｎ＋型拡散領域４５Ｄとｐ＋型拡散領域５５との間のｐｎ接合面が、ｐ＋型拡散領域５５を形成する前の状態よりも基板４０の表面から浅い位置に形成される。このとき、ｐ＋型拡散領域５５の不純物濃度は、基板４０中の不純物濃度、より詳細にはゲート電極４２下の同一深度における不純物濃度よりも濃く設定されている。従って、ｎ＋型拡散領域４５Ｄとｐ＋型拡散領域５５とのｐｎ接合面において、ｎ＋型拡散領域４５Ｄと基板４０のｐ−型拡散領域とのｐｎ接合面における空乏層よりも狭い空乏層が形成される。
そして、各トランジスタＴ１のドレイン電極５１には、コンタクトホールＨ１（図３参照）を介して金属配線Ｗ１が接続され、その金属配線Ｗ１が入出力パッド１０に接続される。各トランジスタＴ１のソース電極５０には、コンタクトホールＨ２（図３参照）を介して金属配線Ｗ２が接続され、その金属配線Ｗ２に接地電位Ｖｓｓが印加される。図３に示すように、各トランジスタＴ１のゲート電極４２は、コンタクトホールＨ３を介して金属配線Ｗ３に接続され、この金属配線Ｗ３を介してゲート電極４２にゲート電圧Ｖｇが印加される。なお、このゲート電圧Ｖｇは接地電位Ｖｓｓもしくはプレバッファの出力が接続される。
次に、このように構成された半導体装置１の作用について図２に従って説明する。
半導体装置１の入出力パッド１０に、例えば静電放電等に起因して、ＥＳＤサージが印加されると、トランジスタＴ１のｎ＋型拡散領域４５Ｄの電位が上昇し、ｎ＋型拡散領域４５Ｄとｐ＋型拡散領域５５とのｐｎ接合面においてアバランシェ降伏が起こり、そのｐｎ接合面に電子−正孔対が形成される。そして、このうちの正孔が基板４０中へ移動して正孔電流Ｉｂｈ２になる。この正孔電流Ｉｂｈ２が基板電位を上昇させ、その結果、基板４０中のｐ−型拡散領域と、ｎ＋型拡散領域４５Ｓと、ｎ＋型拡散領域４５Ｄとからなる寄生バイポーラトランジスタＴｐ１が導通する。ここで、前述のようにｎ＋型拡散領域４５Ｄとｐ＋型拡散領域５５とのｐｎ接合面では狭い空乏層が形成されているため、低い電圧によってアバランシェ降伏が起こる。従って、寄生バイポーラトランジスタＴｐ１が低電圧で導通するようになる。そして、この寄生バイポーラトランジスタＴｐ１の導通によって、ｎ＋型拡散領域４５Ｄとｎ＋型拡散領域４５Ｓ間を大電流（図２の矢印Ｃ）が流れ、入出力パッド１０に印加されたＥＳＤサージを接地電位Ｖｓｓに逃がして、内部回路２０へのＥＳＤサージの印加を防止することができる。
この半導体装置１において、ゲート長Ｌ（図３参照）を０．３６μｍ、ゲート幅Ｗ（図３参照）を３６０μｍとした場合のＥＳＤ耐性特性は、ボロンイオンをイオン注入する前には、ＭＭ（マシンモデル）試験で２８０Ｖの耐圧値であった。これに対して、ボロンイオンを６０ｋｅＶのエネルギーでドーズ量を３×１０１３ｃｍ−２としてイオン注入すると、ＭＭ試験で３６０Ｖの耐圧値に向上することが発明者らによって確認されている。
次に、このように構成された半導体装置１の製造方法について図４に従って説明する。
まず、図４（ａ）に示すように、ＳＴＩ（Shallow Trench Isolation）により素子分離絶縁膜（図示略）が形成された基板４０の表面を熱酸化して、例えば厚さが８ｎｍのゲート酸化膜４１を形成する。次いで、全面に多結晶シリコン膜をＣＶＤ（Chemical Vapor Deposition）法により形成した後、フォトリソグラフィ技術及びエッチング技術によってこの多結晶シリコン膜をパターニングしてゲート電極４２を形成する。
その後、図４（ｂ）に示すように、ゲート電極４２をマスクにして、ヒ素イオン（Ａｓ＋）を例えば１０ｋｅＶのエネルギーでドーズ量を１×１０１５ｃｍ−２としてイオン注入することによって、ソース形成領域Ｓ及びドレイン形成領域Ｄにｎ−型拡散層からなるＬＤＤ領域４４Ｓ，４４Ｄを形成する。続いて、全面に厚さが１３０ｎｍ程度のシリコン酸化膜をＣＶＤ法により形成し、このシリコン酸化膜に異方性エッチングを施して各ゲート電極４２の側壁にサイドウォール４３を形成する。次に、ゲート電極４２及びサイドウォール４３をマスクにして、リンイオンを（Ｐ＋）１５ｋｅＶのエネルギーでドーズ量を７×１０１５ｃｍ−２としてイオン注入することによって、ソース形成領域Ｓ及びドレイン形成領域Ｄにｎ＋型拡散領域４５Ｓ，４５Ｄをそれぞれ形成する。
続いて、図４（ｃ）に示すように、フォトリソグラフィ技術により、全面にフォトレジストＰ１を成膜した後、そのフォトレジストＰ１を所定の形状にパターニングする。次に、所定の形状にパターニングされたフォトレジストＰ１をマスクにして、ボロンイオン（Ｂ＋）を６０ｋｅＶのエネルギーでドーズ量を３×１０１３ｃｍ−２としてイオン注入することによって、露出させたｎ＋型拡散領域４５Ｄの下部領域にｐ＋型拡散領域５５を形成する。その際、ｐ＋型拡散領域５５は、その上のｎ＋型拡散領域４５Ｄの下端部と深さ方向において重なるように形成される。次に、イオン注入後にフォトレジストＰ１を除去し、さらに、例えば窒素雰囲気中で１０００℃の高速熱処理（ＲＴＡ：Rapid Thermal Annealing）を１０秒間程度行って基板４０内に注入された不純物を活性化させる。
なお、ボロンイオンのイオン注入工程は、半導体装置１の内部回路２０のトランジスタ（図示略）の接合容量の増大を回避するため、半導体装置１の内部回路２０を覆うフォトレジストを形成した状態で行うことが好ましい。
次いで、図４（ｄ）に示すように、全面にシリコン酸化膜をＣＶＤ法により形成した後、フォトリソグラフィ技術及びエッチング技術によってこのシリコン酸化膜をパターニングして、ｎ＋型拡散領域４５Ｄの一部及びゲート電極４２を覆うシリサイドブロックとして機能する酸化膜Ｐ２を形成する。次に、その酸化膜Ｐ２の形成されていないｎ＋型拡散領域４５Ｓ，４５Ｄの表面にシリサイド層を形成する。ここで形成されたシリサイド層のうち、ｎ＋型拡散領域４５Ｓの表面に形成されたシリサイド層がソース電極５０として機能し、ｎ＋型拡散領域４５Ｄの表面であってｐ＋型拡散領域５５の上部領域に形成されたシリサイド層がドレイン電極５１として機能する。そして、ドレイン電極５１の上面にはコンタクトホールＨ１（図３参照）が形成され、このコンタクトホールＨ１に形成される金属配線Ｗ１を介して入出力パッド１０に接続される。また、ソース電極５０の上面にはコンタクトホールＨ２（図３参照）が形成され、このコンタクトホールＨ２に形成される金属配線Ｗ２を介して接地電位Ｖｓｓに接続される。
なお、本実施形態におけるｎ＋型拡散領域４５Ｓ，４５Ｄを省略するようにしてもよい。この場合、ｐ＋型拡散領域５５は、ドレイン電極５１の真下領域であってｎ−型拡散領域４４Ｄと接するように形成されることが好ましい。
また、本実施形態におけるソース電極５０を省略するようにしてもよい。この場合、酸化膜Ｐ２のパターンを、ソース形成領域Ｓのｎ−型拡散領域４４Ｓを覆うように変更する必要がある。
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）ｐ＋型拡散領域５５を、ドレイン形成領域Ｄのｎ＋型拡散領域４５Ｄの下部領域と深さ方向において重なるように、且つドレイン電極５１の真下領域にのみ形成した。従って、シリサイドブロック領域５２の下部領域に形成されるｎ＋型拡散領域４５Ｄの濃度勾配が変動しないため、バラスト抵抗Ｒの抵抗値の変動を好適に抑制することができる。これによって、シングルゲート型静電放電素子（シングルゲート型静電放電回路兼ドライバー回路）Ｍ１のＡＣ特性の変動を抑制することができるため、ボロンイオンのイオン注入工程後に、再度、回路シミュレーションを行う必要がない。その結果、従来の半導体装置に比べて開発コスト及び開発時間を低減することができる。
（２）ｐ＋型拡散領域５５がドレイン電極５１の真下領域のみであって、且つドレイン電極５１の真下領域において可能な限り広くｐ＋型拡散領域５５を形成するようにフォトレジストＰ１及び酸化膜Ｐ２のパターンを設定した。一般に、イオン注入工程では、不純物イオンの飛程距離が長くなるほど、不純物イオンのマスク端からの横方向への散乱が大きくなる。従って、本実施形態では、このボロンイオンの横方向への散乱を考慮して、図４（ｄ）に示すように、ｐ＋型拡散領域５５を形成するためのフォトレジストＰ１を、ドレイン電極５１を形成するための酸化膜Ｐ２よりもドレイン形成領域Ｄにおける露出領域が狭くなるように形成した。これによって、ボロンイオンが横方向へ散乱しても、ｐ＋型拡散領域５５がシリサイドブロック領域５２の真下領域にまで不必要に侵入しない。その結果、ドレイン電極５１の真下領域に、ドレイン電極５１と略同一の平面形状を有するｐ＋型拡散領域５５を形成することができる。さらに、ドレイン電極５１の真下領域において可能な限り広くｐ＋型拡散領域５５が形成されるため、低電圧によって図２に示した正孔電流Ｉｂｈ２が基板４０に供給される。これによって、寄生バイポーラトランジスタＴｐ１の動作開始電圧がより低電圧側にシフトさせることができる。
（第２実施形態）
図５は、本発明を具体化した第２実施形態におけるＥＳＤ保護回路兼ドライバー回路６０を有する半導体装置の製造方法を示している。先の図１〜図４に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
図５（ａ）に示すように、基板４０表面にゲート酸化膜４１を介してゲート電極４２を形成する。次に、このゲート電極４２をマスクにして、リンイオン（Ｐ＋）を３０ｋｅＶのエネルギーでドーズ量を３×１０１３ｃｍ−２としてイオン注入することによって、ソース形成領域Ｓ及びドレイン形成領域Ｄにｎ型拡散領域６１Ｓ，６１Ｄをそれぞれ形成する。
続いて、図５（ｂ）に示すように、ＣＶＤ法により基板４０の表面全面にシリコン酸化膜からなる絶縁膜６２を形成する。次に、この絶縁膜６２上にフォトレジストＰ３を形成し、このフォトレジストＰ３をマスクにして絶縁膜６２をパターニングして図５（ｃ）に示す絶縁膜６２Ａ，６２Ｂを形成する。この絶縁膜６２Ａ，６２Ｂによって、ゲート電極４２からサイドウォール分だけ離間してソース形成領域Ｓのｎ型拡散領域６１Ｓが露出されるとともに、ゲート電極４２からサイドウォール分とシリサイドブロック分だけ離間してドレイン形成領域Ｄのｎ型拡散領域６１Ｄが露出される。そして、この絶縁膜６２Ａ，６２Ｂをマスクにして、ボロンイオンを１０ｋｅＶのエネルギーでドーズ量を１×１０１３ｃｍ−２としてイオン注入して、ｐ＋型拡散領域６３Ｓ，６３Ｄをソース形成領域Ｓ及びドレイン形成領域Ｄの露出した領域にそれぞれ形成する。さらに、引き続き絶縁膜６２Ａ，６２Ｂをマスクにして、ヒ素イオンを５ｋｅＶのエネルギーでドーズ量を２×１０１４ｃｍ−２としてイオン注入して、ｐ＋型拡散領域６３Ｓ，６３Ｄの上であって基板４０表面の非常に浅い領域に、ｎ＋型拡散領域６４Ｓ，６４Ｄをそれぞれ形成する。これらｐ＋型拡散領域６３Ｓ，６３Ｄとｎ＋型拡散領域６４Ｓ，６４Ｄとは、深さ方向において重なるように形成され、これらｐ＋型拡散領域６３Ｓ，６３Ｄとｎ＋型拡散領域６４Ｓ，６４Ｄとのｐｎ接合面において、非常に狭い空乏層が形成される。その後、このようにして基板４０内に注入された不純物をＲＴＡ処理により活性化する。
図５（ｄ）に示すように、引き続き絶縁膜６２Ａ，６２Ｂをマスクにして、リンイオンを１５ｋｅＶのエネルギーでドーズ量を２×１０１５ｃｍ−２としてイオン注入し、さらに１０００℃、１０秒間の急速熱処理をすることによって、ｎ＋型拡散領域６５Ｓ，６５Ｄをソース形成領域Ｓ及びドレイン形成領域Ｄの露出した領域にそれぞれ形成する。さらに、露出されたソース形成領域Ｓ及びドレイン形成領域Ｄの表面に、シリサイド層からなるソース電極６６Ｓ及びドレイン電極６６Ｄをそれぞれ形成する。このとき、絶縁膜６２Ａ，６２Ｂは、シリサイド化されず、領域６７がシリサイドブロックとして機能する。なお、シリサイドブロックは、バラスト抵抗の一種である。
そして、ドレイン電極６６Ｄを入出力パッド１０に接続し、ソース電極６６Ｓを接地電位Ｖｓｓに接続することによって、ＥＳＤ保護回路兼ドライバー回路６０が構成される。本発明では、ゲート電極の接続に関しては、説明を省略している。
なお、本実施形態では、シリサイド層を形成する前に、ｎ＋型拡散領域６５Ｓ，６５Ｄを形成するようにしたが、このｎ＋型拡散領域６５Ｓ，６５Ｄの形成をそれぞれ省略するようにしてもよい。また、本実施形態におけるソース形成領域Ｓに形成したｎ＋型拡散領域６４Ｓ、ｐ＋型拡散領域６３Ｓ及びソース電極６６Ｓをそれぞれ省略するようにしてもよい。この場合、図５（ｂ）における絶縁膜６２のパターニングに使用されるフォトレジストＰ３のパターンを、ソース形成領域Ｓの上に形成された絶縁膜６２を覆うように変更する必要がある。このように変更したフォトレジストＰ３を使用してパターニングすることによって、ソース形成領域Ｓを覆う絶縁膜を形成することができる。
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）第1実施形態と同様に、ドレイン電極６６Ｄの真下領域に形成されるｎ＋型拡散領域６４Ｄとｐ＋型拡散領域６３Ｄとのｐｎ接合面において、低い電圧によってアバランシェ降伏が起こるため、従来の半導体装置１００に比べて寄生バイポーラトランジスタＴｐ１の動作開始電圧を低電圧側にシフトさせることができる。さらに、ｎ＋型拡散領域６４Ｄが基板４０の表面の非常に浅い部分に形成されるため、第１実施形態の半導体装置１よりもさらに効果的にアバランシェ降伏を起こすことができる。
（２）ｐ＋型拡散領域６３Ｄを形成するためのマスクとドレイン電極６６Ｄを形成するためのマスクとを共通の絶縁膜６２Ａ，６２Ｂとした。そのため、イオン注入におけるボロンイオンの横方向への散乱によって、シリサイドブロック領域６７の真下領域の一部にｐ＋型拡散領域６３Ｄが形成されることになるが、その形成領域は非常に狭いため、従来のシングルゲート型静電放電素子Ｍ１０に比べてバラスト抵抗Ｒの変動を好適に抑制することができる。その一方で、絶縁膜６２Ａ，６２Ｂを、ｐ＋型拡散領域６３Ｓ，６３Ｄ、ｎ＋型拡散領域６４Ｓ，６４Ｄ、ｎ＋型拡散領域６５Ｓ，６５Ｄ及びソース電極６６Ｓ，ドレイン電極６６Ｄの形成に共通に使用したため、製造工程数を大幅に低減するという効果を得ることができる。さらに、絶縁膜６２Ａ，６２Ｂがゲート電極４２のサイドウォールとシリサイドブロック領域６７を兼用するため、別途サイドウォールをゲート電極４２の側壁に形成する工程をも省略することができる。
（第３実施形態）
図６は、本発明を具体化した第３実施形態におけるＥＳＤ保護回路兼ドライバー回路７０を有する半導体装置の製造方法を示している。先の図１〜図５に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
図６（ａ）に示すように、基板４０表面にゲート酸化膜４１を介してゲート電極４２を形成し、ゲート電極４２をマスクにしてＬＤＤ領域４４Ｓ，４４Ｄをソース形成領域Ｓ及びドレイン形成領域Ｄにそれぞれ形成する。次に、ゲート電極４２の側壁にサイドウォール４３を形成する。
続いて、図６（ｂ）に示すように、フォトリソグラフィ技術により、全面にフォトレジストを成膜した後、そのフォトレジストを所定の形状にパターニングして、ドレイン形成領域Ｄの表面に２つのフォトレジストＰ４，Ｐ５を形成する。このフォトレジストＰ４，Ｐ５は、各ゲート電極４２のサイドウォール４３から離間して、さらにそのフォトレジストＰ４，Ｐ５の各々が離間して形成される。このフォトレジストＰ４，Ｐ５によって、ソース形成領域Ｓがゲート電極４２からサイドウォール４３分だけ離間して露出されるとともに、ドレイン形成領域Ｄにおいて各々が離間した３つの露出領域７１Ａ，７１Ｂ，７１Ｃが露出される。次いで、フォトレジストＰ４，Ｐ５と、ゲート電極４２と、サイドウォール４３とをマスクにして、リンイオンを１５ｋｅＶのエネルギーでドーズ量を７×１０１５ｃｍ−２としてイオン注入することにより、ｎ＋型拡散領域７２Ｓ，７２Ａ，７２Ｂ，７２Ｃを、露出されたソース形成領域Ｓ及び露出領域７１Ａ〜７１Ｃに対応する位置に形成する。次に、イオン注入後にフォトレジストＰ４，Ｐ５を除去し、さらに、例えば窒素雰囲気中で１０００℃の高速熱処理（ＲＴＡ：Rapid Thermal Annealing）を１０秒間程度行って基板４０内に注入された不純物を活性化させる。
続いて、図６（ｃ）に示すように、フォトリソグラフィ技術により、全面にフォトレジストを成膜した後、そのフォトレジストを所定の形状にパターニングして、ドレイン形成領域Ｄの露出領域７１Ｂのみを露出するフォトレジストＰ６を形成する。次に、このフォトレジストＰ６をマスクにして、ボロンイオンを６０ｋｅＶのエネルギーでドーズ量を３×１０１３ｃｍ−２としてイオン注入し、ｎ＋型拡散領域７２Ｂの下部領域にｐ＋型拡散領域７４を形成する。その際、ｐ＋型拡散領域７４は、その上のｎ＋型拡散領域７２Ｂと深さ方向において部分的に重なるように形成される。このｎ＋型拡散領域７２Ｂとｐ＋型拡散領域７４とのｐｎ接合面において、非常に狭い空乏層が形成される。次に、イオン注入後にフォトレジストＰ６を除去し、さらに、例えば窒素雰囲気中で１０００℃の高速熱処理（ＲＴＡ：Rapid Thermal Annealing）を１０秒間程度行って基板４０内に注入された不純物を活性化させる。
次に、図６（ｄ）に示すように、全面にシリコン酸化膜をＣＶＤ法により形成した後、フォトリソグラフィ技術及びエッチング技術によってこのシリコン酸化膜をパターニングして、図６（ｂ）に示したフォトレジストＰ４，Ｐ５と同様の形状の酸化膜Ｐ７，Ｐ８を形成する。次に、この酸化膜Ｐ７，Ｐ８をマスクにして、ゲート電極４２の表面及び露出されたソース形成領域Ｓと露出領域７１Ａ，７１Ｂ，７１Ｃにおける基板４０表面にシリサイド層７５Ｇ，７５Ｓ，７５Ａ，７５Ｂ，７５Ｃをそれぞれ形成する。このとき、酸化膜Ｐ７，Ｐ８はシリサイドブロックとして機能し、この酸化膜Ｐ７，Ｐ８によりマスクされた領域がバラスト抵抗として作用する。そして、ｐ＋型拡散領域７４の上に形成されたシリサイド層７５Ｂに入出力パッド１０が接続される。すなわち、露出領域７１Ｂに形成されたシリサイド層７５Ｂがドレイン電極として機能する。さらに、ソース形成領域Ｓに形成されたシリサイド層７５Ｓが接地電位Ｖｓｓに接続されることによってＥＳＤ保護回路兼ドライバー回路７０が形成される。
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）第１及び第２実施形態と同様に、ドレイン電極としてのシリサイド層７５Ｂの真下領域に形成されるｎ＋型拡散領域７２Ｂとｐ＋型拡散領域７４とのｐｎ接合面において、低い電圧によってアバランシェ降伏が起こるため、従来の半導体装置１００に比べて寄生バイポーラトランジスタＴｐ１の動作開始電圧を低電圧側にシフトさせることができる。
（２）ｐ＋型拡散領域７４がドレイン電極としてのシリサイド層７５Ｂの真下領域のみであって、且つシリサイド層７５Ｂの真下領域において可能な限り広くｐ＋型拡散領域７４を形成するようにフォトレジストＰ６及び酸化膜Ｐ７，Ｐ８のパターンを設定した。すなわち、シリサイド層７５Ｂの真下領域に、シリサイド層７５Ｂと略同一の平面形状を有するｐ＋型拡散領域７４を形成するようにフォトレジストＰ６及び酸化膜Ｐ７，Ｐ８のパターンを設定した。従って、第１実施形態と同様の効果を得ることができる。
（第４実施形態）
以下、本発明を具体化した第４実施形態におけるＥＳＤ保護回路兼ドライバー回路９０を有する半導体装置８０を図７〜図９に従って説明する。先の図１〜図６に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
図７に示すように、半導体装置８０は、入出力パッド１０と、内部回路２０と、入出力パッド１０と内部回路２０間の接続点に接続されたＥＳＤ保護回路兼ドライバー回路９０とから構成されている。ＥＳＤ保護回路兼ドライバー回路９０は、複数のカスケード接続型静電放電素子Ｍ２が並列に接続されている。このカスケード接続型静電放電素子Ｍ２は、ＮチャネルＭＯＳトランジスタＴ１ＡとＮチャネルＭＯＳトランジスタＴ１Ｂとが直列に接続され、さらにこれらＮチャネルＭＯＳトランジスタとバラスト抵抗Ｒとが直列に接続されている。
このカスケード接続型静電放電素子Ｍ２では、これを例えば３．３Ｖ及び５Ｖといった２種類の入出力信号電圧で使用する場合に、一般的に、２個のトランジスタを低い入出力信号電圧（例えば３．３Ｖ）に対応して設計することができる。そして、使用時には、入出力パッドに接続されるトランジスタＴ１Ａのゲートに、低い入出力信号電圧に近いゲート電圧Ｖｇ１（３．３Ｖ）を印加する。なお、ソースが接地電位Ｖｓｓに接続されるトランジスタＴ１Ｂのゲートには、接地電位Ｖｓｓもしくはプレバッファの出力が接続される。この構成では、入出力パッド１０に５．０Ｖの信号電圧が印加されてもトランジスタＴ１Ａのゲート電圧Ｖｇ１が３．３Ｖであるため、ドレイン・ゲート間電圧は１．７Ｖと低くトランジスタＴ１Ａのゲート酸化膜が破壊されることはない。従って、カスケード接続型静電放電素子Ｍ２は、３．３Ｖ及び５．０Ｖの二種類の入出力信号電圧を扱うことができる。
図８に示すように、ＥＳＤ保護回路兼ドライバー回路９０は、基板４０上にゲート酸化膜９１を介してトランジスタＴ１Ａの第１ゲート電極９２Ａ及びトランジスタＴ１Ｂの第２ゲート電極９２Ｂが設けられている。これら第１及び第２ゲート電極９２Ａ，９２Ｂの表面には、シリサイド層９６Ｇが形成されている。また、これら第１及び第２ゲート電極９２Ａ，９２Ｂの左右両側には、サイドウォール９３が形成されている。基板４０内において第１及び第２ゲート電極９２Ａ，９２Ｂの左右両側には、ｎ−型拡散領域からなるＬＤＤ領域９４Ｓ，９４Ｎ，９４Ｄがソース形成領域Ｓ、ノード形成領域Ｎ及びドレイン形成領域Ｄにそれぞれ形成されている。また、ＬＤＤ領域９４Ｓの図中外側、ＬＤＤ領域９４Ｎの図中内側及びＬＤＤ領域９４Ｄの図中内側には、ｎ＋型拡散領域９５Ｓ，９５Ｎ，９５Ｄがそれぞれ形成されている。このとき、ノード形成領域Ｎのｎ＋型拡散領域９５ＮがトランジスタＴ１Ａ，Ｔ１Ｂ間のノードＥ（図７参照）として機能し、トランジスタＴ１Ａのドレイン領域及びトランジスタＴ１Ｂのソース領域を兼ねている。
ｎ＋型拡散領域９５Ｓ，９５Ｎ，９５Ｄの表面であってサイドウォール９３の外側には、ソース電極９６Ｓ、シリサイド層９６Ｎ，ドレイン電極９６Ｄが形成されている。ソース電極９６Ｓは、第２ゲート電極９２Ｂのサイドウォール９３に隣接するように形成され、さらに図中において露出されるソース形成領域Ｓのｎ＋型拡散領域９５Ｓの表面全面に渡って形成されている。シリサイド層９６Ｎは、各ゲート電極９２Ａ，９２Ｂのサイドウォール９３に挟まれるように形成され、さらに図中において露出されるノード形成領域Ｎのｎ＋型拡散領域９５Ｎの表面全面に渡って形成されている。一方、ドレイン電極９６Ｄは、第１ゲート電極９２Ａのサイドウォール９３から離間したｎ＋型拡散領域９５Ｄの表面に形成されている。このドレイン電極９６Ｄとサイドウォール９３との間には、シリサイド層の形成されないシリサイドブロック領域９７が形成されている。なお、このシリサイドブロック領域９７は、バラスト抵抗Ｒとして機能する。
また、ドレイン形成領域Ｄのｎ＋型拡散領域９５Ｄの下部領域であってドレイン電極９６Ｄの真下領域には、ｐ＋型拡散領域９８が形成されている。このｐ＋型拡散領域９８は、図９に示すように、ドレイン形成領域Ｄにおいて、サイドウォール９３及びシリサイドブロック領域９７以外の領域の中で可能な限り広く形成されている。すなわち、ｐ＋型拡散領域９８は、ドレイン電極９６Ｄと略同一の平面形状を有している。また、図８に示すように、ｐ＋型拡散領域９８は、ｎ＋型拡散領域９５Ｄの下部領域と深さ方向において重なるように形成されている。このとき、ｐ＋型拡散領域９８の不純物濃度は、基板４０中の不純物濃度よりも濃く設定されている。従って、ｎ＋型拡散領域９５Ｄとｐ＋型拡散領域９８とのｐｎ接合面において、ｎ＋型拡散領域９５Ｄと基板４０のｐ−型拡散領域とのｐｎ接合面における空乏層よりも狭い空乏層が形成される。
そして、各トランジスタＴ１Ａのドレイン電極９６Ｄには、コンタクトホールＨ１（図９参照）を介して金属配線Ｗ１が接続され、その金属配線Ｗ１が入出力パッド１０に接続される。各トランジスタＴ１Ｂのソース電極９６Ｓには、コンタクトホールＨ２（図９参照）を介して金属配線Ｗ２が接続され、その金属配線Ｗ２に接地電位Ｖｓｓが印加される。図９に示すように、各トランジスタＴ１Ａの第１ゲート電極９２Ａは、コンタクトホールＨ４を介して金属配線Ｗ４に接続され、この金属配線Ｗ４を介して第１ゲート電極９２Ａにゲート電圧Ｖｇ１が印加される。なお、このゲート電圧Ｖｇ１は通常の動作時には、前述のように例えば３．３Ｖに設定される。また、各トランジスタＴ１Ｂの第２ゲート電極９２Ｂは、コンタクトホールＨ５を介して金属配線Ｗ５に接続され、この金属配線Ｗ５を介して第２ゲート電極９２Ｂにゲート電圧Ｖｇ２が印加される。なお、この各トランジスタＴ１Ｂの第２ゲート電極９２Ｂは通常の動作時には、接地電位Ｖｓｓもしくはプレバッファの出力に接続される。
次に、このように構成された半導体装置８０の作用について説明する。
半導体装置８０の入出力パッド１０に、例えば静電放電等に起因してＥＳＤサージが印加されると、ｎ−型拡散領域９４Ｄと基板４０のｐ−型拡散領域とのｐｎ接合面及びｎ＋型拡散領域９５Ｄとｐ＋型拡散領域９８とのｐｎ接合面においてアバランシェ降伏が起こり、正孔電流Ｉｂｈ２が基板４０に供給される。その結果、基板４０中のｐ−型拡散領域と、第１トランジスタＴ１Ａのｎ＋型拡散領域９５Ｄと、第２トランジスタＴ１Ｂのｎ＋型拡散領域９５Ｓとからなる寄生バイポーラトランジスタＴｐ２が導通する。ここで、前述のようにｎ＋型拡散領域９５Ｄとｐ＋型拡散領域９８とのｐｎ接合面では狭い空乏層が形成されているため、低い電圧によってアバランシェ降伏が起こる。従って、寄生バイポーラトランジスタＴｐ２も低電圧で導通するようになる。そして、この寄生バイポーラトランジスタＴｐ２の導通によって、ｎ＋型拡散領域９５Ｄとｎ＋型拡散領域９５Ｓ間を大電流が流れ、入出力パッド１０に印加されたＥＳＤサージを接地電位Ｖｓｓに逃がして、内部回路２０へのＥＳＤサージの印加を防止することができる。
この半導体装置８０において、寄生バイポーラトランジスタＴｐ２のベース長Ｌｂ（図９参照）を０．９７μｍ、ゲート幅Ｗ（図９参照）を３６０μｍとした場合のＥＳＤ耐性特性は、ボロンイオンをイオン注入する前には、ＭＭ（マシンモデル）試験で１２０Ｖの耐圧値であった。これに対して、ボロンイオンを６０ｋｅＶのエネルギーでドーズ量を３×１０１３ｃｍ−２としてイオン注入すると、ＭＭ試験で２８０Ｖの耐圧値に向上することが発明者らによって確認されている。さらに、ボロンイオンを注入する前には、ＨＢＭ（人体モデル）試験で２６００Ｖの耐圧値であったのに対して、イオン注入後には、ＨＢＭ試験で４０００Ｖ以上の耐圧値に大幅に向上することも発明者らによって確認されている。ここで、寄生バイポーラトランジスタＴｐ２が基板４０中のｐ−型拡散領域と、第１トランジスタＴ１Ａのｎ＋型拡散領域９５Ｄと、第２トランジスタＴ１Ｂのｎ＋型拡散領域９５Ｓとから構成されるため、そのベース長Ｌｂは、第１及び第２ゲート電極９２Ａ，９２Ｂのゲート長０．３６μｍとノード形成領域Ｎの距離０．２５μｍとを合わせた距離になる。
次に、このように構成された半導体装置８０の製造方法について図１０に従って説明する。
まず、図１０（ａ）に示すように、基板４０表面にゲート酸化膜９１を介して各々を離間させて第１ゲート電極９２Ａ及び第２ゲート電極９２Ｂを形成する。次いで、第１ゲート電極９２Ａ及び第２ゲート電極９２Ｂをマスクにして、ヒ素イオンを例えば１０ｋｅＶのエネルギーでドーズ量を１×１０１５ｃｍ−２としてイオン注入することによって、ソース形成領域Ｓ、ノード形成領域Ｎ及びドレイン形成領域ＤにＬＤＤ領域９４Ｓ，９４Ｎ，９４Ｄをそれぞれ形成する。続いて、全面に厚さが１３０ｎｍ程度のシリコン酸化膜をＣＶＤ法により形成し、このシリコン酸化膜に異方性エッチングを施して各ゲート電極９２Ａ，９２Ｂの側壁にサイドウォール９３を形成する。次に、各ゲート電極９２Ａ，９２Ｂ及びサイドウォール９３をマスクにして、リンイオンを１５ｋｅＶのエネルギーでドーズ量を７×１０１５ｃｍ−２としてイオン注入することによって、ソース形成領域Ｓ、ノード形成領域Ｎ及びドレイン形成領域Ｄにｎ＋型拡散領域９５Ｓ，９５Ｎ，９５Ｄをそれぞれ形成する。
続いて、図１０（ｂ）に示すように、フォトリソグラフィ技術により、全面にフォトレジストを成膜した後、そのフォトレジストを所定の形状にパターニングして、ドレイン形成領域Ｄの一部のみを露出させるフォトレジストＰ９を形成する。次に、このフォトレジストＰ９をマスクにして、ボロンイオン（Ｂ＋）を６０ｋｅＶのエネルギーでドーズ量を３×１０１３ｃｍ−２としてイオン注入することによって、露出させたドレイン形成領域Ｄのｎ＋型拡散領域９５Ｄの下部領域にｐ＋型拡散領域９８を形成する。その際、ｐ＋型拡散領域９８は、その上のｎ＋型拡散領域９５Ｄの下端部と深さ方向において重なるように形成される。次に、イオン注入後にフォトレジストＰ９を除去し、さらに、例えば窒素雰囲気中で１０００℃のＲＴＡ処理を１０秒間程度行って基板４０内に注入された不純物を活性化させる。
次いで、図１０（ｃ）に示すように、全面にシリコン酸化膜をＣＶＤ法により形成した後、フォトリソグラフィ技術及びエッチング技術によってこのシリコン酸化膜をパターニングして、第１ゲート電極９２Ａのサイドウォール９３に隣接したｎ＋型拡散領域９５Ｄの一部を覆うシリサイドブロックとして機能する酸化膜Ｐ１０を形成する。次に、その酸化膜Ｐ１０の形成されていない各ゲート電極９２Ａ，９２Ｂ及びｎ＋型拡散領域９５Ｓ，９５Ｎ，９５Ｄの表面にシリサイド層を形成する。ここで形成されたシリサイド層のうち、ｎ＋型拡散領域９５Ｓの表面に形成されたシリサイド層がソース電極９６Ｓとして機能し、ｎ＋型拡散領域９５Ｄの表面であってｐ＋型拡散領域９８の上部領域に形成されたシリサイド層がドレイン電極９６Ｄとして機能する。そして、ドレイン電極９６Ｄの上面にはコンタクトホールＨ１（図９参照）が形成され、このコンタクトホールＨ１に形成される金属配線Ｗ１（図８参照）を介して入出力パッド１０にドレイン電極９６Ｄが接続される。さらに、ソース電極９６Ｓの上面にはコンタクトホールＨ２（図９参照）が形成され、このコンタクトホールＨ２に形成される金属配線Ｗ２（図９参照）を介して接地電位Ｖｓｓにソース電極９６Ｓが接続されることによってＥＳＤ保護回路兼ドライバー回路７０が形成される。
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）ドレイン電極９６Ｄの真下領域に形成されるｎ＋型拡散領域９５Ｄとｐ＋型拡散領域９８とのｐｎ接合面において、低い電圧によってアバランシェ降伏が起こるため、寄生バイポーラトランジスタＴｐ２の動作開始電圧を低電圧側にシフトさせることができる。
（２）ｐ＋型拡散領域９８がドレイン電極９６Ｄの真下領域のみであって、且つドレイン電極９６Ｄの真下領域において可能な限り広くｐ＋型拡散領域９８を形成するようにフォトレジストＰ９及び酸化膜Ｐ１０のパターンを設定した。すなわち、ドレイン電極９６Ｄの真下領域に、ドレイン電極９６Ｄと略同一の平面形状を有するｐ＋型拡散領域９８を形成するようにフォトレジストＰ９及び酸化膜Ｐ１０のパターンを設定した。従って、第１実施形態と同様の効果を得ることができる。
なお、上記各実施形態は、以下の態様で実施してもよい。
・上記各実施形態におけるシリサイドブロック領域及びドレイン電極の形状に特に制限されない。例えば、図１１に示す形状に変更してもよい。図１１は、図６に示した第３実施形態の変形例を示したものである。すなわち、図６に示したドレイン形成領域Ｄに形成された３つのｎ＋型拡散領域７１Ａ，７２Ｂ，７２Ｃを１つのｎ＋型拡散領域７２Ｄに変更してもよい。
・上記第１、第３及び第４実施形態におけるドレイン形成領域Ｄに形成されるｎ＋型拡散領域の形成を省略してもよい。この場合、ドレイン電極の真下領域であってｎ−型拡散領域の下端と接するようにｐ＋型拡散領域を形成するようにしてもよい。さらに、ｐ＋型拡散領域の下に新たにｎ＋型拡散領域を形成するようにしてもよい。
・上記第１、第３及び第４実施形態において、ｎ＋型拡散領域４５Ｄ，７２Ｂ，９５Ｄの形成前に、ボロンイオンのイオン注入を行ってｐ＋型拡散領域５５，７４，９８をそれぞれ形成するようにしてもよい。
・上記第２実施形態において、絶縁膜６２Ａ，６２Ｂはゲート電極４２のサイドウォールとシリサイドブロック領域６７とを兼用するようにしたが、それぞれを別に形成するようにしてもよい。この場合、ｐ＋型拡散領域６３Ｄを形成するためのマスクとしては、フォトリソグラフィ技術により、フォトレジストをパターニングして形成することが好ましい。
・上記第１及び第２実施形態におけるゲート電極４２の表面にシリサイド層を形成するようにしてもよい。この場合、例えば酸化膜Ｐ２のパターンを、ゲート電極４２を露出するように変更する必要がある。
・上記第３実施形態における図６（ｄ）の工程において、ゲート電極４２を覆う酸化膜を別に形成して、シリサイド層の形成を行うようにしてもよい。また、ソース形成領域Ｓのｎ−型拡散領域７５Ｓを覆う酸化膜を別に形成して、シリサイド層の形成を行うようにしてもよい。
・上記実施形態における図１０（ｃ）の工程において、酸化膜Ｐ１０のパターンを、例えば第１及び第２ゲート電極９２Ａ，９２Ｂ及びノード形成領域Ｎのｎ−型拡散領域９４Ｎを覆うように変更してもよい。あるいは、酸化膜Ｐ１０をフォトレジストＰ９と同一パターンにして、その酸化膜Ｐ１０をマスクにしてシリサイド層を形成するようにしてもよい。
・上記各実施形態では、ｐ＋型拡散領域を形成するために、ボロンイオンをイオン注入するようにしたが、ｐ型不純物イオンであれば、特に制限されない。
・上記各実施形態では、トランジスタＴ１，Ｔ１Ａ，Ｔ１ＢをそれぞれＮチャネルＭＯＳトランジスタとしたが、ＰチャネルＭＯＳトランジスタに変更してもよい。
以上の様々な実施形態をまとめると、以下のようになる。
（付記１）
基板上に形成されたゲート電極を挟んで前記基板中に形成される第１導電型の第１拡散領域及び第１導電型の第２拡散領域と、前記第１拡散領域の表面に形成されて、信号電圧の印加される電極パッドと電気的に接続される第１シリサイド層と、前記ゲート電極と前記第１シリサイド層との間の領域に形成されるシリサイドブロック領域とを備えた静電放電保護装置において、前記第１シリサイド層と略同一の平面形状を有し、前記第１シリサイド層の真下領域であって前記第１拡散領域の下端に深さ方向において重なるかたちで形成され、前記ゲート電極下の同一深度における前記第１導電型と異なる第２導電型の不純物濃度よりも濃い第２導電型の不純物を含む第３拡散領域を備えたことを特徴とする静電放電保護装置。
（付記２）
前記シリサイドブロック領域は、前記ゲート電極の前記第１拡散領域側の側壁に形成される第１側壁絶縁膜から前記第１シリサイド層までの間の領域に連続して形成されることを特徴とする付記１に記載の静電放電保護装置。
（付記３）
前記シリサイドブロック領域は、前記ゲート電極の前記第１拡散領域側の側壁に形成される第１側壁絶縁膜から離間して形成され、同シリサイドブロック領域と前記第１側壁絶縁膜との間の前記第１拡散領域の表面に第２シリサイド層が形成されていることを特徴とする付記１に記載の静電放電保護装置。
（付記４）
前記シリサイドブロック領域には、絶縁膜が形成されることを特徴とする付記１〜３のいずれか１つに記載の静電放電保護装置。
（付記５）
前記第３拡散領域の下部領域には、前記第１拡散領域の不純物濃度よりも濃い第１導電型の不純物を含む拡散領域が形成されていることを特徴とする付記１に記載の静電放電保護装置。
（付記６）
前記第２拡散領域の表面には、第３シリサイド層が形成されていることを特徴とする付記１〜５のいずれか１つに記載の静電放電保護装置。
（付記７）
前記ゲート電極上には、第４シリサイド層が形成されていることを特徴とする付記１〜６のいずれか１つに記載の静電放電保護装置。
（付記８）
基板上に形成された第１ゲート電極と、前記基板上に前記第１ゲート電極と離間して形成された第２ゲート電極と、前記第１ゲート電極と前記第２ゲート電極との間の前記基板中に形成される第１導電型のノード領域と、前記基板中に前記第１及び第２ゲート電極及び前記ノード領域を挟んで形成される第１導電型の第１拡散領域及び第１導電型の第２拡散領域と、前記第１ゲート電極側に形成された前記第１拡散領域の表面に形成されて、信号電圧の印加される電極パッドと電気的に接続される第１シリサイド層と、前記第１ゲート電極と前記第１シリサイド層との間の領域に形成されるシリサイドブロック領域とを備えた静電放電保護装置において、
前記第１シリサイド層と略同一の平面形状を有し、前記第１シリサイド層の真下領域であって前記第１拡散領域の下端に深さ方向において重なるかたちで形成され、前記ゲート電極下の同一深度における前記第１導電型と異なる第２導電型の不純物濃度よりも濃い第２導電型の不純物を含む第３拡散領域を備えたことを特徴とする静電放電保護装置。
（付記９）
前記シリサイドブロック領域は、前記第１ゲート電極の前記第１拡散領域側の側壁に形成される第１側壁絶縁膜から前記第１シリサイド層までの間の領域に連続して形成されることを特徴とする付記８に記載の静電放電保護装置。
（付記１０）
付記１〜９のいずれか１つに記載の静電放電保護装置を備え、前記第１シリサイド層と電気的に接続される電極パッドが内部回路と電気的に接続されることを特徴とする半導体装置。
（付記１１）
基板上に形成されたゲート電極をマスクにして第１導電型の不純物イオンをイオン注入することによって、前記基板中に、前記ゲート電極を挟んで第１拡散領域及び第２拡散領域を形成する工程と、
前記第１拡散領域のうち、前記ゲート電極の前記第１拡散領域側の側壁に形成された第１側壁絶縁膜から離間した領域を露出させるレジストパターンを形成する工程と、
前記レジストパターンをマスクにして前記第１導電型と異なる第２導電型の不純物イオンをイオン注入することによって、前記基板中であって前記第１拡散領域の下部領域に第３拡散領域を形成する工程と、
前記第１拡散領域のうち、前記第３拡散領域の真上の領域を露出させる絶縁膜を形成する工程と、
前記絶縁膜をマスクにして、露出される前記第１拡散領域の表面にシリサイド層を形成する工程とを含むことを特徴とする静電放電保護装置の製造方法。
（付記１２）
基板上に形成されたゲート電極をマスクにして第１導電型の不純物イオンをイオン注入することによって、前記基板中に、前記ゲート電極を挟んで第１拡散領域及び第２拡散領域を形成する工程と、
前記ゲート電極と同ゲート電極の側壁に形成された側壁絶縁膜とをマスクにして第１導電型の不純物イオンをイオン注入することによって、前記基板中であって前記第１拡散領域及び前記第２拡散領域の下に第４拡散領域及び第５拡散領域をそれぞれ形成する工程と、
前記第１拡散領域のうち、前記ゲート電極の前記第１拡散領域側の側壁に形成された第１側壁絶縁膜から離間した領域を露出させるレジストパターンを形成する工程と、
前記レジストパターンをマスクにして前記第１導電型と異なる第２導電型の不純物イオンをイオン注入することによって、前記基板中であって前記第４拡散領域の下部領域に第３拡散領域を形成する工程と、
前記第１拡散領域のうち、前記第３拡散領域の真上の領域を露出させる絶縁膜を形成する工程と、
前記絶縁膜をマスクにして、露出される前記第１拡散領域の表面にシリサイド層を形成する工程とを含むことを特徴とする静電放電保護装置の製造方法。
（付記１３）
基板上に形成されたゲート電極をマスクにして第１導電型の不純物イオンをイオン注入することによって、前記基板中に、前記ゲート電極を挟んで第１拡散領域及び第２拡散領域を形成する工程と、
前記第１拡散領域のうち、前記ゲート電極の前記第１拡散領域側の側壁に形成された第１側壁絶縁膜から離間した領域を露出させるレジストパターンを形成する工程と、
前記レジストパターンをマスクにして前記第１導電型と異なる第２導電型の不純物イオンをイオン注入することによって、前記第１拡散領域よりも深い位置に第３拡散領域を形成する工程と、
前記レジストパターンをマスクにして第１導電型の不純物イオンをイオン注入することによって、前記第３拡散領域よりも浅い位置に第６拡散領域を形成する工程と、
前記第６拡散領域を露出させる絶縁膜を形成する工程と、
前記絶縁膜をマスクにして前記第６拡散領域の表面にシリサイド層を形成する工程とを含むことを特徴とする静電放電保護装置の製造方法。
（付記１４）
前記シリサイド層を形成する前に、前記絶縁膜をマスクにして第１導電型の不純物イオンをイオン注入することによって、第３拡散領域の下に第１導電型の第７拡散領域を形成する工程を含むことを特徴とする付記１１に記載の静電放電保護装置の製造方法。
（付記１５）
前記ゲート電極は、各々が離間して形成された第１ゲート電極及び第２ゲート電極と、前記第１ゲート電極と第２ゲート電極との間の前記基板中に形成されたノード領域とからなることを特徴とする付記１１〜１４のいずれか１つに記載の静電放電保護回路の製造方法。
（付記１６）
基板上に形成されたゲート電極を挟んで前記基板中に形成される第１導電型の第１拡散領域及び第１導電型の第２拡散領域と、前記第１拡散領域の表面に形成されて、信号電圧の印加される電極パッドと電気的に接続される第１シリサイド層と、前記ゲート電極と前記第１シリサイド層との間の領域に形成されるシリサイドブロック領域とを備えた静電放電保護装置において、前記第１シリサイド層と略同一の平面形状を有し、前記第１シリサイド層の真下領域であって前記第１拡散領域の下端に深さ方向において重なるかたちで形成され、前記ゲート電極下の同一深度における前記第１導電型と異なる第２導電型の不純物濃度よりも濃い第２導電型の不純物を含む第３拡散領域を備えたことを特徴とする静電放電保護回路兼ドライバー回路。
第１実施形態の半導体装置を示す回路図。 第１実施形態の半導体装置を示す断面図。 第１実施形態の半導体装置を示す平面図。 （ａ）〜（ｄ）は、第１実施形態の半導体装置の製造方法を示す断面図。 （ａ）〜（ｄ）は、第２実施形態の半導体装置の製造方法を示す断面図。 （ａ）〜（ｄ）は、第３実施形態の半導体装置の製造方法を示す断面図。 第４実施形態の半導体装置を示す回路図。 第４実施形態の半導体装置を示す断面図。 第４実施形態の半導体装置を示す平面図。 （ａ）〜（ｃ）第４実施形態の半導体装置の製造方法を示す断面図。 変形例の半導体装置を示す断面図。 従来の半導体装置を示す回路図。 従来の半導体装置を示す断面図。 従来の半導体装置を示す平面図。
符号の説明
Ｄ ドレイン形成領域
Ｎ ノード形成領域
Ｓ ソース形成領域
Ｒ バラスト抵抗
Ｈ１〜Ｈ５ コンタクトホール
Ｗ１〜Ｗ５ 金属配線
Ｍ１ シングルゲート型静電放電素子
Ｍ２ カスケード型静電放電素子
Ｐ１，Ｐ６，Ｐ９ フォトレジスト（レジストパターン）
Ｐ３，Ｐ４，Ｐ５ フォトレジスト
Ｐ２，Ｐ７，Ｐ１０ 酸化膜（絶縁膜）
Ｔ１，Ｔ１Ａ，Ｔ２Ｂ ＮチャネルＭＯＳトランジスタ
Ｔｐ１，Ｔｐ２ 寄生バイポーラトランジスタ
１，８０ 半導体装置
１０ 入出力パッド（電極パッド）
２０ 内部回路
３０，６０，７０，９０ ＥＳＤ保護回路兼ドライバー回路（静電放電保護装置）
４０ 基板
４１，９１ ゲート酸化膜
４２ ゲート電極
４３，９３ サイドウォール（側壁絶縁膜及び第１側壁絶縁膜）
４４Ｄ，９４Ｄ ＬＤＤ領域（第１拡散領域）
４４Ｓ，９４Ｓ ＬＤＤ領域（第２拡散領域）
４５Ｄ，７２Ｂ，７２Ｄ，９５Ｄ ｎ＋型拡散領域（第１拡散領域又は第４拡散領域）
４５Ｓ，７２Ｓ，９５Ｓ ｎ＋型拡散領域（第２拡散領域又は第５拡散領域）
５０，６６Ｓ，７５Ｓ，９６Ｓ シリサイド層（第３シリサイド層）
５１，６６Ｄ，７５Ｂ，９６Ｄ ドレイン電極（第１シリサイド層）
５２，６７，９７ シリサイドブロック領域
５５，６３Ｄ，７４，９８ ｐ＋型拡散領域（第３拡散領域）
６１Ｄ ｎ型拡散領域（第１拡散領域）
６１Ｓ ｎ型拡散領域（第２拡散領域）
６２Ａ，６２Ｂ 絶縁膜（レジストパターン及び絶縁膜）
６４Ｄ ｎ＋型拡散領域（第６拡散領域）
６５Ｄ ｎ＋型拡散領域（第７拡散領域）
７５Ａ，７５Ｃ シリサイド層（第２シリサイド層）
７５Ｇ，９６Ｇ シリサイド層（第４シリサイド層）
９２Ａ 第１ゲート電極
９２Ｂ 第２ゲート電極
９４Ｎ ＬＤＤ領域（ノード領域）

Claims (2)

  1. 半導体基板上に形成されたゲート電極をマスクにして第１導電型の不純物イオンをイオン注入することによって、前記半導体基板中に、前記ゲート電極を挟んで第１導電型の第１拡散領域及び第１導電型の第２拡散領域を形成する工程と、
    前記第１拡散領域のうち、前記ゲート電極の前記第１拡散領域側の側壁に形成された第１側壁絶縁膜から離間した第１の領域を露出させるレジストパターンを形成する工程と、
    前記レジストパターンをマスクにして前記第１導電型と異なる第２導電型の不純物イオンをイオン注入することによって、前記半導体基板中であって前記第１拡散領域の下部領域に第２導電型の第３拡散領域を形成する工程と、
    前記第３拡散領域を形成後、前記第１拡散領域のうち、前記第３拡散領域の真上の第２の領域を、前記第１の領域よりも広い面積で露出させる絶縁膜を形成する工程と、
    前記絶縁膜をマスクにして、露出される前記第１拡散領域の表面に前記第３拡散領域と同一の平面形状でシリサイド層を形成する工程とを含むことを特徴とする静電放電保護装置の製造方法。
  2. 半導体基板上に形成されたゲート電極をマスクにして第１導電型の不純物イオンをイオン注入することによって、前記半導体基板中に、前記ゲート電極を挟んで第１導電型の第１拡散領域及び第１導電型の第２拡散領域を形成する工程と、
    前記ゲート電極と同ゲート電極の側壁に形成された側壁絶縁膜とをマスクにして第１導電型の不純物イオンをイオン注入することによって、前記半導体基板中であって前記第１拡散領域及び前記第２拡散領域の下に第１導電型の第４拡散領域及び第１導電型の第５拡散領域をそれぞれ形成する工程と、
    前記第１拡散領域のうち、前記ゲート電極の前記第１拡散領域側の側壁に形成された第１側壁絶縁膜から離間した第１の領域を露出させるレジストパターンを形成する工程と、
    前記レジストパターンをマスクにして前記第１導電型と異なる第２導電型の不純物イオンをイオン注入することによって、前記半導体基板中であって前記第４拡散領域の下部領域に第２導電型の第３拡散領域を形成する工程と、
    前記第３拡散領域を形成後、前記第１拡散領域のうち、前記第３拡散領域の真上の第２の領域を、前記第１の領域よりも広い面積で露出させる絶縁膜を形成する工程と、
    前記絶縁膜をマスクにして、露出される前記第１拡散領域の表面に前記第３拡散領域と同一の平面形状でシリサイド層を形成する工程とを含むことを特徴とする静電放電保護装置の製造方法。
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