JP2006339444A - 半導体装置及びその半導体装置の製造方法 - Google Patents

Abstract

【課題】互いに異なる耐圧のトランジスタに対して適切に対応するＥＳＤ保護装置を搭載する半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、第１トランジスタ３及び第１バラスト抵抗４を含む第１ＥＳＤ保護回路１Ａと、第２トランジスタ５及び第２バラスト抵抗６を含む第２ＥＳＤ保護回路１Ｂとを備えている。第１バラスト抵抗４を構成する第２拡散領域の不純物濃度は、第２バラスト抵抗６を構成する第４拡散領域の不純物濃度よりも低濃度にされている。
【選択図】図２

Description

本発明は半導体装置にかかり、特に静電放電破壊に対して耐性を高めるＥＳＤ保護回路を含む半導体装置及びその製造方法に関する。

半導体装置における静電放電（ＥＳＤ：ＥｒｅｃｔｒoＳｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）破壊に対して耐性を高めるＥＳＤ保護回路として、特許文献１の図１に示されるＥＳＤ保護回路が利用されている。このＥＳＤ保護回路は、ソース電極が接地電位に接続され、ドレイン電極が取出端子に接続されるＮＭＯＳトランジスタ（以後、単にトランジスタとも言う）を備えている。取出端子に印加される電圧サージは、このトランジスタに寄生するラテラルバイポーラトランジスタを介して、接地電位に放電される。

また、大きな電圧サージの放電電流に対応するため、特許文献１の図４及び図５に示されるフィンガ構成を有するＥＳＤ保護回路が考案されている。このＥＳＤ保護回路では、複数のトランジスタが並列に接続されている。放電電流を各々のトランジスタに分割して流すことができるため、電圧サージの大きな放電電流に対応することができる。また、各々のトランジスタには、直列にバラスト抵抗が接続されている。このバラスト抵抗は、フィンガ構成されるＥＳＤ保護回路において、そのうちの一つのトランジスタが導通することによる取出端子の電圧低下により、他のトランジスタが導通しなくなることを防止する。

また、特許文献２の図１には、このようなバラスト抵抗を含む半導体装置のレイアウト構造が開示されている。この半導体装置は、高濃度不純物拡散層２９（ドレイン電極）と、取出用高濃度不純物拡散層２９ｅ（信号取出端子）と、これらに挟まれた保護抵抗領域３１とを備えている。高濃度不純物拡散層２９及び取出用高濃度不純物拡散層２９ｅの表面には、金属シリサイド層３３が形成される一方、保護抵抗領域３１の表面には、シリコン窒化膜からなるマスク層２８が形成されている。このため、高濃度不純物拡散層２９及び取出用高濃度不純物拡散層２９ｅの間は、金属シリサイド層３３は、保護抵抗領域３１の表面において切断されることになる。従って、高濃度不純物拡散層２９及び取出用高濃度不純物拡散層２９ｅは、保護抵抗領域３１を介してのみ電気的に接続されるため、これらの間を高抵抗に接続することができる。
特開２００４−１５００３号公報（図４、図５、図６、図２６） 特開２００２−１３４６３０号公報（図１）

ところで、近年の半導体装置では、微細化に伴って電源電圧が従来の３．３Ｖから１．２Ｖなど低電圧にされている場合が多い。しかるに、半導体装置に接続される回路には、従来からの３．３Ｖの入出力信号でインターフェースを行うものも多数存在する。このため、半導体装置は、１．２Ｖの電源電圧で設計された内部コア回路と、３．３Ｖの電源電圧で設計された入出力回路を備えている場合がある。すなわち、このような半導体装置では、互いに異なる耐圧のトランジスタを備えることとなる。従って、ＥＳＤ保護回路についても、互いに異なる耐圧のトランジスタに対応するものが半導体装置に搭載されることになる。

しかしながら、上記のように互いに異なる耐圧のトランジスタに対応するＥＳＤ保護回路を搭載する場合で、かつ、フィンガ構成のＥＳＤ保護回路の場合には、トランジスタの耐圧に応じて、バラスト抵抗の抵抗値を設定しなければならない場合がある。例えば、１．２Ｖの耐圧のトランジスタに対応するＥＳＤ保護回路（以下、１．２Ｖ用ＥＳＤ保護回路とも言う）では、トランジスタのゲート酸化膜厚の薄膜化に応じて、バックゲート電極とドレイン電極のＰＮ接合濃度の傾きが急峻な特性にされている。このため、寄生するラテラルバイポーラトランジスタも導通しやすくなっている。従って、バラスト抵抗を低抵抗値にしたとしても、フィンガ構成における他のトランジスタを導通させることができる。むしろ逆に、バラスト抵抗を高抵抗値にすると、取出用端子の電圧が上昇しやすくなるため、トランジスタの耐圧電圧を上回り、トランジスタの破壊を招来する虞が生じる。

一方、３．３Ｖの入出力信号に対応するＥＳＤ保護回路（以下、３．３Ｖ用ＥＳＤ保護回路とも言う）では、１．２Ｖ用ＥＳＤ保護回路に比して、寄生するラテラルバイポーラトランジスタが導通制御されにくい。このため、バラスト抵抗を低抵抗値にすると、フィンガ構成における他のトランジスタが導通されなくなる虞が生じる。従って、３．３Ｖ用ＥＳＤ保護回路のバラスト抵抗は、１．２Ｖ用ＥＳＤ保護回路のバラスト抵抗よりも高抵抗値にする必要がある。

このように互いに異なる抵抗値のバラスト抵抗を有するＥＳＤ保護回路を構成するために、例えば、それぞれのＥＳＤ保護回路における保護抵抗の領域のレイアウト形状を変更して対応することが考えられる。例えば、小さい幅のレイアウト形状に変更すれば、高抵抗値のバラスト抵抗を形成することができる。
しかるに、このようにレイアウト形状を変更すると、レイアウト設計の工数が増大するとともにレイアウトサイズへの影響が生ずるため問題である。

本発明は前記背景技術の課題の少なくとも一つを解決するためになされたものであり、レイアウト設計の工数、レイアウトサイズ及び半導体プロセス工程への影響を最小限のものとして、互いに異なる耐圧のトランジスタに対して適切に対応するＥＳＤ保護装置を搭載する半導体装置及びその製造方法を提供することを目的とする。

前記目的を達成するための発明にかかる解決手段は、静電放電破壊に対して耐性を高めるＥＳＤ保護回路を含む半導体装置であって、第１導電型を有する基板と、複数の第１ＥＳＤ保護回路がフィンガ構成される第１領域と、複数の第２ＥＳＤ保護回路がフィンガ構成される第２領域と、を備え、前記第１ＥＳＤ保護回路は、第１ゲート電極、及び、第２導電型の第１拡散領域を含む第１ドレイン電極を有する第1トランジスタと、前記第１拡散領域に対して前記第１ゲート電極から離れる方向に連接し、前記第２導電型であり、不純物濃度が前記第１拡散領域よりも低濃度の第２拡散領域を含む第１バラスト抵抗と、を備え、前記第２ＥＳＤ保護回路は、第２ゲート電極、及び、第２導電型の第３拡散領域を含む第２ドレイン電極を有し、前記第１トランジスタよりも耐圧が低電圧である第２トランジスタと、前記第３拡散領域に対して前記第２ゲート電極から離れる方向に連接し、前記第２導電型であり、不純物濃度が前記第２拡散領域よりも高濃度である第４拡散領域を含む第２バラスト抵抗と、を備える半導体装置である。

また、他の解決手段は、請求項１に記載の半導体装置の製造方法であって、前記第２バラスト抵抗に対して、選択的に第２導電型の第１不純物元素を注入して前記第４拡散領域を形成する工程と、前記第４拡散領域の形成後に、少なくとも前記第１バラスト抵抗に対して、第２導電型の第２不純物元素を注入して第２拡散領域を形成する工程と、を備える半導体装置の製造方法である。

本発明の半導体装置及びその製造方法では、第２バラスト抵抗は、第２拡散領域よりも高濃度である第４拡散領域を含んでいるため、第１バラスト抵抗よりも低抵抗値になる。すなわち、レイアウト形状を変更することなく第１バラスト抵抗及び第２バラスト抵抗の抵抗値を異なるものにでき、互いに異なるトランジスタに適切に対応するＥＳＤ保護回路を形成することができる。

本発明を適用することにより、レイアウト設計、レイアウトサイズ及び半導体プロセス工程への影響を最小限のものとして、互いに異なる耐圧のトランジスタに対して適切に対応するＥＳＤ保護回路を搭載する半導体装置及びその製造方法を提供することができる。

以下、本発明の実施にかかる半導体装置について具体化した実施形態を図１〜図７を参照しつつ詳細に説明する。

まず、本実施形態にかかるＥＳＤ保護回路について、図１及び図２を参照して説明する。
本実施形態にかかる半導体装置は、図１に示す第１ＥＳＤ保護回路１Ａをフィンガ構成した第１領域１００Ａと、第２ＥＳＤ保護回路１Ｂをフィンガ構成した第２領域１００Ｂとを備えている。

第１領域１００Ａには、５つの第１ＥＳＤ保護回路１Ａが配置されている。第１ＥＳＤ保護回路１Ａは、ソース電極３Ｓ、ゲート電極３Ｇ及びシリサイドブロック４４を有し、ソース電極３Ｓがメタル配線１０１Ａを介して、ゲート電極３Ｇがポリ配線１０３Ａを介して、いずれも接地電位ＶＳＳに接続されている。また、取出端子１ＡＴは、メタル配線１０２Ａを介して、図示しない半導体装置の外部パッドに接続されている。
なお、第２領域１００Ｂについては、第１領域１００Ａと同様の構成を有している。従って、第２領域１００Ｂの各部分に対応するカッコ書きを図１に付して、説明を省略する。

図２は、実施形態にかかる３．３Ｖ用ＥＳＤ保護回路である第１ＥＳＤ保護回路１Ａ及び１．２Ｖ用ＥＳＤ保護回路である第２ＥＳＤ保護回路１Ｂの構成を示すＡＡ断面図である。図２のうち（Ａ）は第１ＥＳＤ保護回路１Ａを示し、（Ｂ）は第２ＥＳＤ保護回路１Ｂを示している。

図２（Ａ）に示す第１ＥＳＤ保護回路１Ａは、第１トランジスタ３と、第１バラスト抵抗４とを備えている。
このうち第１トランジスタ３は、ｎ型拡散領域２１Ａ及び第１ＬＤＤ領域２２Ａからなるソース電極３Ｓと、ｎ型拡散領域２１Ｂ及び第１ＬＤＤ領域２２Ｂからなるドレイン電極３Ｄと、ポリシリコン５４からなるゲート電極３Ｇとを備えている。また、ゲート電極３Ｇは、バックゲート電極をなすｐ型基板１１と、１８ｎｍ厚のゲート酸化膜４１を挟んで対向している。さらに、ゲート電極３Ｇは、ゲート酸化膜４１と一体のサイドウォールスペーサ４３により、その側面が覆われている。また、ソース電極３Ｓ、ドレイン電極３Ｄ及びソース電極３Ｓは、表面がシリサイド層４５で覆われて、伝達インピーダンスの低インピーダンス化が図られている。

一方、第１バラスト抵抗４は、ｎ型拡散領域２５からなり、両端がｎ型拡散領域２１Ｂ及びｎ型拡散領域２１Ｃに接続されている。また、ｎ型拡散領域２５の上部には、酸化絶縁物からなるシリサイドブロック４４が配置され、ｎ型拡散領域２１Ｂ，２１Ｃの上部に配置されたシリサイド層４５の導通を遮断している。このため、ｎ型拡散領域２１Ｂと、取出端子１ＡＴをなすｎ型拡散領域２１Ｃとは、第１バラスト抵抗４を介して導通することになる。

本実施形態では、ｎ型拡散領域２５は、後述するように、第１ＬＤＤ領域２２Ａ，２２Ｂ及び第２ＬＤＤ領域２３Ａ，２３Ｂを形成する際のイオン注入をｎ型拡散領域２５に対しても行うことにより形成される。ＬＤＤ領域の不純物濃度は、ソースドレイン領域をなすｎ型拡散領域２１Ｂ，２１Ｃよりも低濃度である。従って、ｎ型拡散領域２５の不純物濃度は、ｎ型拡散領域２１Ｂ，２１Ｃよりも低濃度となる。

次いで、図２（Ｂ）に示す第２ＥＳＤ保護回路１Ｂは、ｐ型基板１１中に形成され、第２トランジスタ５と、第２バラスト抵抗６とを備えている。また、第１ＥＳＤ保護回路１Ａと同様に、ＳＴＩ領域１４により、他の回路と素子分離されている。

第２トランジスタ５は、ｎ型拡散領域２１Ｄ及び第２ＬＤＤ領域２３Ａからなるソース電極５Ｓと、ｎ型拡散領域２１Ｅ及び第２ＬＤＤ領域２３Ｂからなるドレイン電極５Ｄと、ポリシリコン５４からなるゲート電極５Ｇとを備えている。また、ゲート電極５Ｇは、バックゲート電極をなすｐ型基板１１と、８ｎｍ厚のゲート酸化膜４２を挟んで対向している。このゲート酸化膜４２は、第１トランジスタ３のゲート酸化膜４１よりも膜圧が薄いため、第２トランジスタ５のゲート酸化膜耐圧は第１トランジスタ３のゲート酸化膜耐圧よりも低耐圧である。さらに、ゲート電極５Ｇは、ゲート酸化膜４２と一体のサイドウォールスペーサ４３により、その側面が覆われている。また、この第２トランジスタ５は、ＤＩＬＤＤ（Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔｅｄ ＬＤＤ）構造を有し第２ＬＤＤ領域２３Ａ，２３Ｂとｐ型基板１１との間には、ｐ型基板１１よりも不純物濃度が高濃度であるｐ型ポケット領域２４Ａ，２４Ｂを備えている。また、第１ＥＳＤ保護回路１Ａと同様に、ゲート電極５Ｇ、ドレイン電極５Ｄ及びソース電極３Ｓは、表面がシリサイド層４５で覆われている。

一方、第２バラスト抵抗６は、ｎ型拡散領域２５及びｎ型拡散領域２６からなり、両端がｎ型拡散領域２１Ｅ及びｎ型拡散領域２１Ｆに接続されている。また、ｎ型拡散領域２５の上部には、酸化絶縁物からなるシリサイドブロック４４が配置され、ｎ型拡散領域２１Ｅ，２１Ｆの上部に配置されたシリサイド層４５の導通を遮断している。このため、ｎ型拡散領域２１Ｅと、取出端子１ＢＴを構成するｎ型拡散領域２１Ｆとは、第２バラスト抵抗６を介して導通することになる。

なお、ｎ型拡散領域２６は、ｎ型拡散領域２５よりも不純物濃度が高濃度にされている。このため、第２バラスト抵抗６のシート抵抗は、第１バラスト抵抗４よりも低抵抗値となる。このため、第１バラスト抵抗４及び第２バラスト抵抗６を同様の形状とした場合には、第２バラスト抵抗６の抵抗値は、第１バラスト抵抗４の抵抗値よりも低抵抗にすることができる。

なお、ｐ型は第１導電型の一例、ｎ型は第２導電型の一例、ｎ型拡散領域２１Ｂは第１拡散領域の一例、ｎ型拡散領域２５は第２拡散領域の一例、ｎ型拡散領域２１Ｅは第３拡散領域の一例、ｎ型拡散領域２６は第４拡散領域の一例、ｎ型拡散領域２５は第５拡散領域の一例、第２ＬＤＤ領域２３ＢはＬＤＤ領域の一例をそれぞれ示す。

図３に本実施形態にかかる第１ＥＳＤ保護回路１Ａ及び第２ＥＳＤ保護回路１Ｂの電圧−電流特性を示す。このうち（Ａ）は第１ＥＳＤ保護回路１Ａの特性であり、（Ｂ）は第２ＥＳＤ保護回路１Ｂの特性である。この特性はいずれも、ＥＳＤ耐圧規格（ＪＥＤＥＣ策定）のマシンモデル（印加電圧２００Ｖ）の試験条件による、取出端子１ＡＴ（１ＢＴ）における電圧及び電流の測定値を表わしている。このＥＳＤ耐圧規格の試験では、電圧値がトランジスタ破壊電圧を超えない範囲で、３．５Ａ以上の電流値を流すことができることが要求される。

図３（Ａ）では、本実施形態にかかる第１ＥＳＤ保護回路１Ａの電圧−電流特性が実線で示されている。横軸は取出端子１ＡＴの電圧値を示し、縦軸は取出端子１ＡＴに流入する電流値を示している。
まず、取出端子１ＡＴの電圧が上昇すると、第１トランジスタ３に寄生するラテラルバイポーラトランジスタが導通する。すると、取出端子１ＡＴの電圧が低下し始めると共に、電流が流れ始める。（図中、スイッチ電圧Ｖｏｎ（本例では約９Ｖ）の部分）

電流量が増加すると、第１バラスト抵抗４に電圧降下が発生し、取出端子１ＡＴの電圧が、再度上昇し始める。（図中ホールド電圧Ｖｈｏｌｄ（本例では約６Ｖ）の部分）この電圧値の上昇の傾きは第１バラスト抵抗４の抵抗値に依存する。第１ＥＳＤ保護回路１Ａでは、第１バラスト抵抗４が高抵抗にされているため、電圧の上昇する傾きは比較的緩やかになる。
このため、電流値が３．５Ａに到達する前に、再度、スイッチ電圧Ｖｏｎに到達することができ、フィンガ構成される第１ＥＳＤ保護回路１Ａのうち、既に導通しているものとは別のラテラルバイポーラトランジスタが導通することになる。すなわち、本実施形態にかかる第１ＥＳＤ保護回路１Ａでは、複数の第１トランジスタ３で電流を分散することができ、ひいては、一つの第１トランジスタ３に電流が集中して破壊することを防止することができる。

次いで、図３（Ｂ）では、本実施形態に掛かる第２ＥＳＤ保護回路１Ｂの電圧−電流特性が実線で示されている。横軸は取出端子１ＢＴの電圧値を示し、縦軸は取出端子１ＢＴに流入する電流値を示している。
第２ＥＳＤ保護回路１Ｂも、第１ＥＳＤ保護回路１Ａと同様に、スイッチ電圧Ｖｏｎで電圧が降下し、ホールド電圧Ｖｈｏｌｄで電圧が上昇する特性を有している。

しかるに、第２ＥＳＤ保護回路１Ｂの保護の対象とする１．２Ｖトランジスタは、３．３Ｖトランジスタよりも、トランジスタ破壊電圧の限界値が低い。（本例では、６Ｖ）
このため、第２ＥＳＤ保護回路１Ｂでは、第２バラスト抵抗６の抵抗値が低くされている。従って、図３（Ｂ）に示されるように、電圧−電流特性は、第１ＥＳＤ保護回路１Ａに比して、急峻な傾きを有する。これにより、トランジスタ破壊電圧の限界値を超えることなく、取出端子１ＢＴに３．５Ａの電流を流すことができる。

（比較例１）
図３（Ａ）のうち点線部分は、第１ＥＳＤ保護回路１Ａについて、第１バラスト抵抗４の抵抗値を第２バラスト抵抗６の抵抗値と同一にした場合の特性を示している。この比較例１のＥＳＤ保護回路では、電圧−電流特性の傾きについて、第１ＥＳＤ保護回路１Ａに比して、急峻であるため、取出端子１ＡＴの電圧がスイッチ電圧Ｖｏｎに到達することがない。そのため、全ESD保護素子がオンせずに、少数の第１トランジスタ３に寄生するラテラルバイポ−ラトランジスタで電流を流すことになり、その結果3.5Ａを流す前に破壊に至る虞が生じる。

（比較例２）
図３（Ｂ）のうち点線部分は、第２ＥＳＤ保護回路１Ｂについて、第２バラスト抵抗６の抵抗値を第１バラスト抵抗４の抵抗値と同一にした場合の特性を示している。この比較例２のＥＳＤ保護回路では、電圧−電流特性の傾きについて、第２ＥＳＤ保護回路１Ｂに比して、緩やかであるため、電流値が３．５Ａに到達する前に、電圧値がトランジスタ破壊電圧の限界値を上回ることになる。このため、内部コア回路等にて低耐圧のトランジスタが破壊される虞が生じる。

第１バラスト抵抗４及び第２バラスト抵抗６の抵抗値を同一にした比較例１及び比較例２の場合には、いずれも不具合の虞が生じる。
これに対して、本発明では、トランジスタの耐圧に応じて、第１バラスト抵抗４及び第２バラスト抵抗６を適切に設定することができるため、適切に動作するＥＳＤ保護回路を構成することが出来る。

次いで、第１ＥＳＤ保護回路１Ａ、第２ＥＳＤ保護回路１Ｂを搭載する半導体装置の製造方法について、図４〜図７を参照して説明する。
なお、本実施形態にかかる半導体装置は、第１ＥＳＤ保護回路１Ａ及び第２ＥＳＤ保護回路１Ｂのほかに、通常の回路に用いられる第３トランジスタ２Ａ及び第４トランジスタ２Ｂを備えている。第３トランジスタ２Ａは第１ＥＳＤ保護回路１Ａに含まれる第１トランジスタ３と同様であり、第４トランジスタ２Ｂは、第２ＥＳＤ保護回路１Ｂに含まれる第２トランジスタ５と同様である。

また、以下の説明では、比較のため、第３トランジスタ２Ａ及び第４トランジスタ２Ｂの製造工程についても説明する。なお、図４（Ａ）では、第１ＥＳＤ保護回路１Ａ、第３トランジスタ２Ａ、第２ＥＳＤ保護回路１Ｂ及び第４トランジスタ２Ｂが形成される領域が表示されている。

まず、図４（Ａ）に示すように、公知の方法によりＳＴＩ領域１４が形成されたｐ型基板１１表面を熱酸化し、１０ｎｍまで酸化膜４０を成長させる。
さらに、ＮＭＯＳトランジスタが形成される領域（図４（Ａ）では全面）を露出する図示しないレジストマスクを形成し、Ｂ^＋イオンを加速エネルギ３００ＫｅＶ、ドーズ量３．０×１０^１３ｃｍ^−２でイオン注入してｐ型領域１１Ａを形成する。
さらに、Ｂ^＋イオンを加速エネルギ１００ＫｅＶ、ドーズ量２．０×１０^１３ｃｍ^−２でイオン注入してｐ型領域１１Ｂを形成する。その後、レジストマスクを除去する。なお、以後の説明では、形成したｐ型領域１１Ａ，１１Ｂの図示を省略する。

次いで、図４（Ｂ）に示すように、第２ＥＳＤ保護回路１Ｂ及び第４トランジスタ２Ｂの領域を露出するレジストマスク５１を形成し、Ｂ^＋イオンを加速エネルギ１０ＫｅＶ、ドーズ量４．５×１０^１３ｃｍ^−２でイオン注入してｐ型領域１３を形成する。その後、レジストマスク５１を除去する。

次いで、図４（Ｃ）に示すように、第１ＥＳＤ保護回路１Ａ及び第３トランジスタ２Ａの領域を露出するレジストマスク５２を形成し、Ｂ^＋イオンを加速エネルギ３０ＫｅＶ、ドーズ量５．０×１０^１３ｃｍ^−２で注入して、ｐ型領域１２を形成する。その後、レジストマスク５２を除去する。

次いで、図４（Ａ）の説明で形成したｐ型基板１１表面の１０ｎｍの酸化膜４０Ａを除去し、熱酸化法により全面に7.2ｎｍの酸化膜４０Ｂを成長させる。さらに、図５（Ｄ）に示すように、第２ＥＳＤ保護回路１Ｂ及び第４トランジスタ２Ｂの領域を露出するレジストマスク５３を形成し、露出する部分の酸化膜４０Ｂを除去する。その後、レジストマスク５３を除去する。

次いで、図５（Ｅ）に示すように、熱酸化法により、全面に１．８ｎｍの酸化膜を成長させる。この結果、第１ＥＳＤ保護回路１Ａ及び第３トランジスタ２Ａの領域では、８ｎｍのゲート酸化膜４１が形成され、領域Ｃ及び領域Ｄでは、１．８ｎｍのゲート酸化膜４２が形成される。

次いで、ＣＶＤ法により、全面にポリシリコン５４を形成する。さらに、図５（Ｆ）に示すように、フォトリソグラフィ技術により、第１トランジスタ３、第３トランジスタ２Ａ、第２トランジスタ５及び第４トランジスタ２Ｂのゲート電極３Ｇ，２ＡＧ，５Ｇ，２ＢＧを形成する。

次いで、図６（Ｇ）に示すように、第１ＥＳＤ保護回路１Ａ、第３トランジスタ２Ａ及び第２バラスト抵抗６の領域を露出するレジストマスク５５を形成し、Ｐ^＋イオンを２０度から４５度の高傾斜角で、加速エネルギ３５ＫｅＶ、ドーズ量１．０×１０^１３ｃｍ^−２の条件によりイオン注入する。その後、レジストマスク５５を除去する。

この工程により、第１トランジスタ３及び第３トランジスタ２Ａのソース電極及びドレイン電極、並びに、第１バラスト抵抗４及び第２バラスト抵抗６にｎ型拡散領域２２が形成される。このうち各トランジスタのソース電極及びドレイン電極部分の一部は、ＬＤＤ領域を形成することになる。

次いで、図６（Ｈ）に示すように、第２バラスト抵抗６の領域を露出するレジストマスク５６を形成し、Ｐ^＋イオン（第１不純物元素）を加速エネルギ３０ＫｅＶ、ドーズ量１．３×１０^１４ｃｍ^−２でイオン注入してｎ型拡散領域２６を形成する。その後、レジストマスク５６を除去する。

次いで、図６（Ｉ）に示すように、第１バラスト抵抗４、第２ＥＳＤ保護回路１Ｂ及び第４トランジスタ２Ｂを露出するレジストマスク５７を形成し、Ａｓ^＋イオン（第２不純物元素）を加速エネルギ３ＫｅＶ、ドーズ量１．０×１０^１５ｃｍ^−２でイオン注入して第２ＬＤＤ領域２３及びｎ型拡散領域２５（第４拡散領域）を形成する。次いで、ＢＦ_２ ^＋イオンを加速エネルギ３５ＫｅＶ、ドーズ量１．０×１０^１３ｃｍ^−２で注入して、ｐ型ポケット領域２４を形成する。その後、レジストマスク５７を除去する。

これにより、第１バラスト抵抗４の領域では、ｐ型基板１１の表面に近い側から、ｎ型拡散領域２５、ｐ型ポケット領域２４がこの順で積層して形成されている。一方、第２バラスト抵抗６の領域では、ｐ型基板１１の表面に近い側から、ｎ型拡散領域２５、ｎ型拡散領域２６、ｐ型ポケット領域２４がこの順で積層して形成されている。

次いで、ＣＶＤ法により全面に対して、１３０ｎｍの酸化膜を成長させる。さらに、図７（Ｊ）に示すように、シリサイドブロック４４以外を露出するレジストマスク５８を形成し、異方性エッチング法により、表面の酸化膜を除去する。これにより、シリサイドブロック４４及び各ゲート電極のサイドウォールスペーサ４３が形成される。

次いで、図７（Ｋ）に示すように、トランジスタを露出する図示しないレジストマスクを形成し、Ｐ^＋イオンを加速エネルギ１５ＫｅＶ、ドーズ量７．０×１０^１５ｃｍ^−２でイオン注入してｎ型拡散領域２１を形成する。その後、レジストマスクを除去する。さらに、１０００℃の窒素雰囲気中で１０秒間の高速熱処理を施し、不純物を活性化する。この工程により、各トランジスタのソース電極及びドレイン電極をなすｎ型拡散領域が形成される

次いで、図７（Ｌ）に示すように、公知の方法を利用して、各トランジスタのソース電極、ドレイン電極及びゲート電極に対してシリサイド層４５を形成する。さらに、絶縁膜４７を成長させ、コンタクトホール及び配線４６の形成を経て、半導体装置が完成する。

本実施形態にかかる半導体装置の製造方法では、図６（Ｈ）で示される工程において、第２バラスト抵抗６に対して選択的に低抵抗のｎ型拡散領域２６を形成することができる。

また、本実施形態にかかる半導体装置の製造方法では、図６（Ｉ）で示される工程において、ｎ型拡散領域２５を第２トランジスタ５の第２ＬＤＤ領域２３と共に形成している。すなわち、本発明では、ｎ型拡散領域２５を形成する工程と第２ＬＤＤ領域２３の形成の工程を兼ねることにより、第１バラスト抵抗４及び第２バラスト抵抗６を形成する際、別々にイオン注入を行う製造方法に比して、工程数を削減することができる。

なお、第１バラスト抵抗４のｎ型拡散領域２５を形成する際、例えば、図６（Ｇ）に示されるｎ型拡散領域２２を形成する際のイオン注入を行わず、図６（Ｉ）ｎ型拡散領域２５を形成する際のイオン注入のみを第１バラスト抵抗４のｎ型拡散領域２５に対して行って形成してもよい。これとは逆に、第１バラスト抵抗４のｎ型拡散領域２５に対してｎ型拡散領域２２を形成する際のイオン注入のみを行って形成してもよい。いずれの場合も、ｎ型拡散領域２５の抵抗値は、本実施形態の場合よりも高い抵抗値となる。すなわち、このようなイオン注入の工程の変更により第１バラスト抵抗４の抵抗値の調整を行うことができる。

なお、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
本実施形態では、ゲート酸化膜耐圧について、第２トランジスタ５が、第１トランジスタ３よりも低耐圧である場合を例示したが、例えば、基板電極及びドレイン電極の接合部分の耐圧について、一方のトランジスタが他方のトランジスタよりも低耐圧である場合にも本発明は適用することができる。
また、本実施形態では、ＳＴＩ構造を有する半導体装置を例示したが、例えば、従来のＬＯＣＯＳ構造を有する半導体装置にも本発明は適用することができる。
また、本実施形態では、一般的なシリサイドブロック構造を有する半導体装置を例示したが、例えば、特許文献１の図２６に示される様々な形態のシリサイドブロック構造を有する半導体装置にも本発明は適用することができる。
さらに、本実施形態では、トランジスタ単体で構成されるＥＳＤ保護回路について例示したが、例えば、特許文献１の図６に示されるカスケード構造を有するＥＳＤ保護回路に対しても、同様に本発明は適用することができる。

本実施形態にかかるＥＳＤ保護回路のレイアウトを示す平面図である。 本実施形態にかかるＥＳＤ保護回路の構造を示すＡＡ断面図である。 本実施形態にかかるＥＳＤ保護回路の電圧−電流特性を示すグラフである。 本実施形態にかかる半導体装置の製造工程を示す断面図である。 本実施形態にかかる半導体装置の製造工程を示す断面図である。 本実施形態にかかる半導体装置の製造工程を示す断面図である。 本実施形態にかかる半導体装置の製造工程を示す断面図である。

符号の説明

１Ａ 第１ＥＳＤ保護回路
１Ｂ 第２ＥＳＤ保護回路
２Ａ 第３トランジスタ
２Ｂ 第４トランジスタ
４ 第１バラスト抵抗
５ 第２トランジスタ
６ 第２バラスト抵抗
１１ ｐ型基板（第１導電型を有する基板）
２１、２１Ａ〜２１Ｆ ｎ型拡散領域
２２、２２Ａ〜２２Ｆ 第１ＬＤＤ領域
２３Ａ，２３Ｂ 第２ＬＤＤ領域
１００Ａ 第１領域
１００Ｂ 第２領域

Claims (7)

1. 静電放電破壊に対して耐性を高めるＥＳＤ保護回路を含む半導体装置であって、
   第１導電型を有する基板と、
   複数の第１ＥＳＤ保護回路がフィンガ構成される第１領域と、
   複数の第２ＥＳＤ保護回路がフィンガ構成される第２領域と、
   を備え、
   前記第１ＥＳＤ保護回路は、
   第１ゲート電極、及び、第２導電型の第１拡散領域を含む第１ドレイン電極を有する第1トランジスタと、
   前記第１拡散領域に対して前記第１ゲート電極から離れる方向に連接し、前記第２導電型であり、不純物濃度が前記第１拡散領域よりも低濃度の第２拡散領域を含む第１バラスト抵抗と、
   を備え、
   前記第２ＥＳＤ保護回路は、
   第２ゲート電極、及び、第２導電型の第３拡散領域を含む第２ドレイン電極を有し、前記第１トランジスタよりも耐圧が低電圧である第２トランジスタと、
   前記第３拡散領域に対して前記第２ゲート電極から離れる方向に連接し、前記第２導電型であり、不純物濃度が前記第２拡散領域よりも高濃度である第４拡散領域を含む第２バラスト抵抗と、
   を備える
   半導体装置。
2. 請求項１に記載の半導体装置であって、
   前記第２バラスト抵抗は、不純物濃度が、前記第２拡散領域と同濃度である第５拡散領域を含む
   半導体装置。
3. 請求項２に記載の半導体装置であって、
   前記第４拡散領域は、前記第５拡散領域に対して、前記基板の表面から離れる方向に配置されてなる
   半導体装置。
4. 請求項１に記載の半導体装置であって、
   前記第２トランジスタの第２ドレイン電極は、ＬＤＤ領域を有し、
   前記第２拡散領域は、不純物濃度が前記ＬＤＤ領域と同濃度または上回る濃度である
   半導体装置。
5. 請求項１に記載の半導体装置の製造方法であって、
   前記第２バラスト抵抗に対して、選択的に第２導電型の第１不純物元素を注入して前記第４拡散領域を形成する工程と、
   前記第４拡散領域の形成後に、少なくとも前記第１バラスト抵抗に対して、第２導電型の第２不純物元素を注入して第２拡散領域を形成する工程と、
   を備える
   半導体装置の製造方法。
6. 請求項５に記載の半導体装置の製造方法であって、
   前記第２トランジスタの第２ドレイン電極は、ＬＤＤ領域を有し、
   前記第２拡散領域を形成する工程は、前記ＬＤＤ領域に対して、第２導電型の第２不純物元素を注入する工程を兼ねる
   半導体の製造方法。
7. 請求項５に記載の半導体装置の製造方法であって、
   前記第２拡散領域を形成する工程は、前記第２バラスト抵抗に対しても、第２導電型の第２不純物元素を注入する
   半導体の製造方法。

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