KR20040081385A - 반도체 보호 소자, 반도체 장치 및 그 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 454
- 238000000034 method Methods 0.000 title claims description 94
- 238000004519 manufacturing process Methods 0.000 title claims description 51
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 170
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 170
- 239000000758 substrate Substances 0.000 claims abstract description 156
- 239000012535 impurity Substances 0.000 claims abstract description 137
- 238000009792 diffusion process Methods 0.000 abstract description 53
- 230000020169 heat generation Effects 0.000 abstract description 13
- 230000001681 protective effect Effects 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 239000012212 insulator Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 239000012141 concentrate Substances 0.000 description 3
- 230000006378 damage Effects 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003763 resistance to breakage Effects 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- D—TEXTILES; PAPER
- D05—SEWING; EMBROIDERING; TUFTING
- D05B—SEWING
- D05B3/00—Sewing apparatus or machines with mechanism for lateral movement of the needle or the work or both for making ornamental pattern seams, for sewing buttonholes, for reinforcing openings, or for fastening articles, e.g. buttons, by sewing
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- D—TEXTILES; PAPER
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- D05B55/14—Needle-bar drives
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
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Abstract
반도체 보호 소자의 면적을 확대하지 않으면서, 정전기 방전(ESD)이 인가되어도 고저항 영역에 발열 집중이 생기지 않는 반도체 보호 소자를 제공한다. 반도체 보호 소자는, N형 웰 및 N형 웰보다도 높은 불순물 농도를 갖는 한 쌍의 N+확산층을 갖는 P형 반도체 기판과, 두 개의 N+확산층 각각에 부분적으로 형성된 실리사이드층(12)을 구비한다. N형 웰은 반도체 기판의 표면에 노출하는 제 1의 노출 영역을 갖고 있고, 실리사이드층은, N+확산층 각각의 일부가 제 1의 노출 영역과 접하도록 연속하여 노출하는 제 2의 노출 영역을 갖도록 형성되어 있고, 제 1의 노출 영역은 2개의 N+확산층에 둘러싸여 있다.
Description
기술분야
본 발명은, 반도체 보호 소자, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 정전기 방전(Electrostatic Discharge : ESD)으로부터 반도체 보호 소자 또는 반도체 장치를 보호하는 정전기 보호 회로가 내부에 형성되어 있는 반도체 보호소자, 반도체 장치 및 그 제조 방법에 관한 것이다.
본 발명은 2003년 3월 12일자 출원된 일본 특허 출원 제2003-066161호를 우선권으로 주장한다.
종래의 기술
근래에는, 반도체 보호 소자의 미세화의 요구에 수반하여, 소스 영역 및 드레인 영역을 형성하는 불순물 확산층을 얕게 형성하는 것이 필요하게 되어 왔다.
그러나, 불순물 확산층을 얕게 형성하는 것은, 소스 영역 및 드레인 영역의 고저항화를 가져오고, 트랜지스터의 전류 구동 능력을 현저하게 열화시키는 원인으로 되어 있다.
이와 같은 문제를 해결하기 위해, 소스 영역 및 드레인 영역상에 선택적으로 실리사이드층(silicide layer)을 형성하고, 소스 영역 및 드레인 영역의 저항을 저하시킨 구조의 트랜지스터가 제안되어 있다. 이와 같은 구조는 일반적으로 샐리사이드 구조(sallicede structure)라고 불리고 있다.
그러나, 이 실리사이드 구조는 소스 영역 및 드레인 영역을 저저항화 하는 것이 가능하지만, 정전기 방전(ESD)에 대해 극히 약하다는 문제를 갖고 있다.
일반적으로, 집적 회로가 정전기 방전(ESD)에 대한 내성을 얻기 위해서는, 이하의 2개의 조건이 필수로 된다.
(1) 집적 회로상에 탑재한 보호 소자가 정전기 방전(ESD)을 효율적으로 제거하고, 보호 대상이 되는 소자에 정전기 방전(ESD)에 의한 과전압 및 과전류를 전하지 않을 것.
(2) 집적 회로상에 탑재한 보호 소자 자체가 정전기 방전(ESD)에 대해 내성을 갖고 있을 것.
샐리사이드 구조를 갖는 집적 회로에서는 상기한 (2)가 큰 문제로 된다. 보호 소자의 정전기 방전에 대한 내성은, 드레인부터 소스까지의 저항값의 분포에 의해 결정된다. 다른 영역에 비하여 국소적으로 저항값이 큰 영역이 존재하면, 그 영역에 국소적으로 열이 발생하고, 정전 파괴(electrostatic breakdown)를 일으킬 확률이 커진다.
샐리사이드 구조를 갖는 트랜지스터에서는, 전술한 바와 같이, 소스 및 드레인 영역에 실리사이드를 배치하여 극단적으로 저항을 저하시키고 있기 때문에, 트랜지스터의 게이트 양단에 형성된 LDD 구조의 영역(LDD-structured region)부터 채널 영역까지의 영역에 국소적인 열이 발생하고, 그 결과, 샐리사이드 구조를 갖지 않는 트랜지스터와 비교하여, 정전기 방전(ESD)에 대한 내성은 현저하게 저하된다.
이와 같은 문제점을 해결하기 위해, 여러 가지의 반도체 장치가 제안되어 있다.
도 26은, 제 1의 종래예로서, 일본 특개평20271673호 공보에 대응하는 일본 특허 제2773220호 공보에 기재된 반도체 장치(200)를 도시한다.
반도체 장치(200)는, P형 기판(201)을 구비하고 있고, P형 기판(201)의 표면에는, N+확산층(202)과, N+확산층(202)보다도 불순물 농도가 낮은 LDD(Lightly Doped Drain) 구조층(203)이 중첩하여 형성되어 있다.
N+확산층(202)상에는, 제 1의 실리사이드층(204a), 제 2의 실리사이드층(204b) 및 제 3의 실리사이드층(204c)이 선택적으로 형성되어 있다. 제 1의 실리사이드층(204a)상에는 소스 전극(205)이 형성되고, 제 3의 실리사이드층(204c)상에는 드레인 전극(206)이 각각 형성되어 있다.
제 1의 실리사이드층(204a)과 제 2의 실리사이드층(204b) 사이의 P형 기판(201)상에는 게이트 절연막(207)이 형성되어 있고, 게이트 절연막(207)의 아래쪽에는 LDD 구조층(203)이 형성되어 있지 않으며, 게이트 절연막(207)상에는 게이트 전극(208)이 형성되어 있다. 게이트 전극(208)의 주위는 측벽(209)으로 둘러싸여 있다. 도 27은, 제 2의 종래예로서, 미국 특허 제6479870호 공보에 기재된 반도체 장치(210)의 단면도를 도시한다.
도 27에 도시한 반도체 장치(210)는, 도 26에 도시한 반도체 장치(200)와 비교하여, 제 2의 실리사이드층(204b)과 제 3의 실리사이드층(204c) 사이의 P형 기판(201)의 표면에 N형 웰(211)이 형성되어 있는 점과, 제 2의 실리사이드층(204b)과 제 3의 실리사이드층(204c)과의 사이에서는 LDD 구조층(203) 및 N+확산층(202) 대신 필드 산화막(212)이 형성되어 있는 점이 상위하다.
도 28은, 제 3의 종래예로서, 미국 특허 제5637902호 공보에 기재된 반도체 장치(220)의 단면도를 도시한다.
도 28에 도시한 반도체 장치(220)는, 도 26에 도시한 반도체 장치(200)와 비교하여, 제 2의 실리사이드층(204b)과 제 3의 실리사이드층(204c) 사이의 P형기판(201)의 표면에 N형 웰(221)이 형성되어 있는 점과, 제 2의 실리사이드층(204b)과 제 3의 실리사이드층(204c)과의 사이에서는 LDD 구조층(203) 및 N+확산층(202) 대신 게이트 산화막과 게이트 전극과 측벽으로 이루어지는 게이트 전극 구조(222)가 형성되어 있는 점이 상위하다.
도 26, 도 27 및 도 28에 도시한 반도체 장치(200, 210 및 220)는 어느 것이나, 제 2의 실리사이드층(204b)과 제 3의 실리사이드층(204c)과의 사이에 실리사이드층을 형성하지 않은 영역(230a, 230b, 230c)을 갖고 있다. 이와 같이, 실리사이드층을 형성하지 않은 영역(230a, 230b, 230c)을 마련함에 의해, 배선재(도시 생략)로부터 소스 전극 및 드레인 전극의 각 단부까지의 사이의 저항을 균일하게 하는 것이 가능해지고, 정전기 방전(ESD)에 대한 내성을 높이는 것이 가능하다고 되어 있다.
도 26에 도시한 반도체 장치(200)에서는, 고농도의 불순물이 주입된 영역인 N+확산층(202)상에는 실리사이드층(204b, 204c)이 형성되지 않은 영역(230a)이 마련되어 있고, 실리사이드층(204b, 204c)이 저저항 영역을 형성하는데 대해, 영역(230a)은 중저항 영역을 형성하고 있다.
또한, 도 27에 도시한 반도체 장치(210) 및 도 28에 도시한 반도체 장치(220)에서는, N형 웰(211, 221) 또는 LDD 구조층(203) 등의 저농도의 불순물을 주입한 영역을 고저항 영역으로서 기능시키고 있다.
그러나, 도 26에 도시한 반도체 장치(200)에서는, 실리사이드화 되어 있지 않은 영역(230a)의 바로 아래에 고농도의 불순물을 주입한 N+확산층(202)이 존재하기 때문에, 반도체 장치(200)의 단위 면적당의 저항값은 작다. 이 때문에, 반도체 장치(200)와 같이, 저항값이 작은 영역만으로 이루어지는 저항 소자를 구성한 경우, 소망하는 저항값을 얻기 위해서는, 저항 소자 나아가서는 영역(230a)의 면적을 그 저항값에 응하여 크게 하여야 하는데, 이에 따라 반도체 장치를 작은 면적으로 제조하는 것이 불가능하게 되고, 근래의 반도체 장치의 미세화의 요구에 응할 수 없게 된다.
이러한 관점에서, 도 27에 도시한 반도체 장치(210) 및 도 28에 도시한 반도체 장치(220)와 같이, 고저항 영역으로 저항 소자를 구성한 경우, 도 26에 도시된 반도체 장치(200)의 경우와는 달리, 반도체 장치의 소면적화를 도모하는 것은 가능하지만, 정전기 방전(ESD)의 인가에 의해 큰 전류가 흐른 때에, 저항 소자 그 자체가 파괴되기 쉽다는 문제점을 갖고 있다.
이하, 이 문제점을 도 29a 및 도 29b를 참조하여 설명한다. 도 29a는, 도 27에 도시한 반도체 장치(210) 중 필드 산화막(212) 및 그 주변의 영역을 도시한 단면도이고, 도 29b는, 도 29a에 도시한 영역에 대응하는 위치와, 인가되는 전압과의 관계를 도시한 그래프이다.
도 29b로부터 분명한 바와 같이, 정전기 방전(ESD)의 인가에 기인하여 큰 전류가 흐르면, 고저항 영역(230b)에서, 전압은 V1로부터 V2까지 강하하고, 급격한전압 강하가 발생한다. 이 때문에, 고저항 영역(230b)에 발열이 집중하고, 고저항 영역(230b)에서 국소적인 발열이 일어난다. 특히, 반도체 장치의 소면적화를 도모하기 위해, 고저항 영역(230b)은 작은 면적을 갖는 것으로서 형성되어 있기 때문에, 단위 면적당의 발열량은 극히 크게 되고, 그 결과, 저항 소자 그 자체가 열적으로 파괴되어 버릴 확률이 극히 크게 된다.
본 발명은, 이상과 같은 종래의 반도체 장치에서의 문제점을 감안하여 이루어진 것으로, 반도체 장치의 면적을 확대하는 일 없이, 정전기 방전(ESD)가 인가되어도 고저항 영역에 발열 집중이 생기지 않는 반도체 보호 소자, 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
도 1은 본 발명의 제 1의 실시예에 관한 반도체 보호 소자의 단면도.
도 2는 도 1에 도시한 제 1의 실시예에 관한 반도체 보호 소자의 단면상의 각 위치와, 인가되는 전압과의 관계를 도시한 그래프.
도 3a는 종래의 반도체 보호 소자에서의 전류 경로를 도시하는 도면이고, 도 3b는 본 발명의 제 1의 실시예에 관한 반도체 보호 소자에서의 전류 경로를 도시하는 도면.
도 4a는 종래의 반도체 보호 소자 및 본 발명의 제 1의 실시예에 관한 반도체 보호 소자의 각각에 있어서의 전류-드레인 전압 곡선을 도시한 그래프
도 4b는 정전기 보호 소자를 각각 포함하는 제 1의 실시예에 관한 반도체 보호 소자와 종래의 반도체 보호 소자의 등가 회로도.
도 5는 도 1에 도시한 제 1의 실시예에 관한 반도체 보호 소자의 각 제조 과정을 도시한 단면도.
도 6은 도 1에 도시한 제 1의 실시예에 관한 반도체 보호 소자의 각 제조 과정을 도시한 단면도.
도 7은 도 1에 도시한 제 1의 실시예에 관한 반도체 보호 소자의 각 제조 과정을 도시한 단면도.
도 8은 도 1에 도시한 제 1의 실시예에 관한 반도체 보호 소자의 각 제조 과정을 도시한 단면도.
도 9는 도 1에 도시한 제 1의 실시예에 관한 반도체 보호 소자의 각 제조 과정을 도시한 단면도.
도 10은 도 1에 도시한 제 1의 실시예에 관한 반도체 보호 소자의 각 제조 과정을 도시한 단면도.
도 11은 도 1에 도시한 제 1의 실시예에 관한 반도체 보호 소자의 각 제조 과정을 도시한 단면도.
도 12는 도 1에 도시한 제 1의 실시예에 관한 반도체 보호 소자의 각 제조 과정을 도시한 단면도.
도 13은 도 1에 도시한 제 1의 실시예에 관한 반도체 보호 소자의 각 제조 과정을 도시한 단면도.
도 14는 도 1에 도시한 제 1의 실시예에 관한 반도체 보호 소자의 각 제조 과정을 도시한 단면도.
도 15는 도 1에 도시한 제 1의 실시예에 관한 반도체 보호 소자의 각 제조 과정을 도시한 단면도.
도 16은 도 1에 도시한 제 1의 실시예에 관한 반도체 보호 소자의 각 제조 과정을 도시한 단면도.
도 17은 제 1의 실시예에 관한 반도체 보호 소자를 구비하는 반도체 장치의단면도.
도 18은 본 발명의 제 2의 실시예에 관한 반도체 보호 소자의 단면도.
도 19는 제 2의 실시예에 관한 반도체 보호 소자를 구비하는 반도체 장치의 단면도.
도 20은 본 발명의 제 3의 실시예에 관한 반도체 보호 소자의 단면도.
도 21은 제 3의 실시예에 관한 반도체 보호 소자를 구비하는 반도체 장치의 단면도.
도 22는 본 발명의 제 4의 실시예에 관한 반도체 보호 소자의 단면도.
도 23은 제 4의 실시예에 관한 반도체 보호 소자를 구비하는 반도체 장치의 단면도.
도 24는 본 발명의 제 5의 실시예에 관한 반도체 보호 소자의 단면도.
도 25는 제 5의 실시예에 관한 반도체 보호 소자를 구비하는 반도체 장치의 단면도.
도 26은 제 1의 종래예에 관한 반도체 보호 소자의 단면도.
도 27은 제 2의 종래예에 관한 반도체 보호 소자의 단면도.
도 28은 제 3의 종래예에 관한 반도체 보호 소자의 단면도.
도 29a는 도 27에 도시한 반도체 장치 중 필드 산화막 및 그 주변의 영역을 도시한 단면도.
도 29b는 도 29a에 도시한 영역에 대응하는 위치와, 인가되는 전압과의 관계를 도시한 그래프.
♠도면의 주요 부분에 대한 부호의 설명♠
10, 20, 30, 40, 50 : 반도체 보호 소자 11 : P형 반도체 기판
12, 12A, 12B, 12C : 실리사이드층 13 : N형 웰
13R : 노출 영역 14, 14A, 14B, 14C : N+확산층
14R : 제 2의 노출 영역 15, 16, 18 : 포토레지스트
17 : 산화막 21, 31, 116 : LDD 구조의 영역
41 : 필드 산화막 51 : 게이트 산화막
52 : 게이트 전극 53 : 측벽
110, 120, 130, 140, 150 : 반도체 장치 111 : 소스 전극
112 : 드레인 전극 113 : 게이트 절연막
114 : 게이트 전극 115 : 측벽
본 발명의 제 1의 양상에 따르면, 반도체 보호 소자가 제공되는데, 상기 반도체 보호 소자는:
제 1의 불순물 농도를 갖는 제 1의 영역과, 상기 제 1의 영역의 불순물 농도보다도 높은 제 2의 불순물 농도를 갖는 한 쌍의 제 2의 영역을 갖는 반도체 기판과,
상기 제 2의 영역 각각의 표면과 접하도록 각각 형성된 실리사이드층을 포함하며,
상기 제 1의 영역은 상기 실리사이드층으로 덮이지 않는 제 1의 표면 영역을 구비하고 상기 제 2의 영역은 상기 실리사이드층으로 덮이지 않는 제 2의 표면 영역을 구비하고,
상기 실리사이드층 각각은 상기 제 2의 표면 영역의 각각이 상기 제 1의 표면 영역과 연속하도록 그리고 상기 제 2의 표면 영역의 각각이 노출되도록 형성되며,
상기 실리사이드층 각각은 상대적으로 낮은 저항값을 갖는 저저항 영역을 구성하고, 상기 제 2의 표면 영역 각각은 중간 저항값을 갖는 중저항 영역을 구성하며, 상기 제 1의 표면 영역은 상대적으로 높은 저항값을 갖는 고저항 영역을 구성한다.
예를 들면, 높은 저항값을 갖는 영역과 중간 저항값을 갖는 영역 둘 다는 반도체 기판의 표면 상에 노출된다. 따라서, 반도체 보호 소자의 저항값은 위치에 따라 단계적으로 변화하고 높은 저항값을 갖는 영역에서 발열의 집중이 발생하지 않는다. 결과적으로, 높은 저항값을 갖는 영역을 사용하는 것에 의해 저항 소자가 형성되는 종래의 반도체 보호 소자의 경우와 비교하여 정전 파괴에 대한 내성이 향상될 수 있다. 또한, 저항 소자가, 고저항 영역, 중저항 영역 및 저저항 영역의 3종류의 저항 영역으로 형성되기 때문에, 저항 소자를 저저항 영역 또는 중저항 영역만으로 형성한 반도체 보호 소자와 비교하여, 소망하는 저항치를 보다 작은 영역으로 달성할 수 있게 되고, 그 결과, 반도체 보호 소자 전체의 면적을 작게 하는 것이 가능하다. 3종류의 저항 영역이 혼재함에 의해, 소면적이면서, 정전기 방전(ESD)에 대한 높은 내성을 갖는 저항 소자 또는 정전기 보호 회로를 형성할 수 있다.
본 발명의 제 2의 양상에 따르면, 반도체 보호 소자가 제공되는데, 상기 반도체 보호 소자는:
제 1의 불순물 농도를 갖는 제 1의 영역과, 상기 제 1의 영역의 불순물 농도보다도 높은 제 2의 불순물 농도를 갖는 한 쌍의 제 2의 영역을 갖는 반도체 기판과,
상기 제 2의 영역 각각의 표면과 접하도록 부분적으로 각각 형성된 실리사이드층을 포함하며,
상기 제 1의 영역은 상기 반도체 기판의 표면 상에 노출된 제 1의 노출 영역을 구비하고, 상기 실리사이드층의 각각은, 상기 제 1의 노출 영역과 연속하여 접하도록 상기 반도체 기판의 표면 상에 상기 제 2의 영역의 각각의 일부를 노출시키는 제 2의 노출 영역을 갖도록 형성되고,
상기 제 1의 노출 영역은 상기 두 개의 제 2의 영역 사이에 끼이고,
상기 실리사이드층의 각각은 상대적으로 낮은 저항값을 갖는 저저항 영역을 구성하고, 상기 제 2의 영역의 상기 제 2의 노출 영역의 각각은 중간 저항값을 갖는 중저항 영역을 구성하며, 상기 제 1의 영역의 상기 제 1의 노출 영역은 상대적으로 높은 저항값을 갖는 고저항 영역을 구성한다.
본 발명의 제 3의 양상에 따르면, 반도체 보호 소자가 제공되는데, 상기 반도체 보호 소자는:
제 1의 불순물 농도의 제 1의 영역과 상기 제 1의 영역의 불순물 농도보다 더 높은 제 2의 불순물 농도를 갖는 한 쌍의 제 2의 영역을 구비하는 반도체 기판을 포함하고,
상기 제 1의 영역은 웰 영역으로 이루어지고,
상기 제 1의 영역 상에, 상기 제 1의 불순물 농도보다는 높고 상기 제 2의 불순물 농도보다는 낮은 제 3의 불순물 농도의 제 3의 영역이 형성되고,
상기 제 3의 영역은 상기 두 개의 제 2의 영역에 끼이고, 상기 반도체 기판의 표면 상에서 노출되는 제 1의 노출 영역을 구성하며, 상기 반도체 기판의 표면 상에서, 상기 제 3의 영역과 상기 제 2의 영역은 서로 중첩되며,
상기 실리사이드층의 각각은, 상기 제 1의 노출 영역과 연속하여 접하도록 상기 반도체 기판의 표면 상에 상기 제 2의 영역의 각각의 일부를 노출시키는 제 2의 노출 영역을 갖도록 형성되고,
상기 실리사이드층의 각각은 상대적으로 낮은 저항값을 갖는 저저항 영역을 구성하고, 상기 제 2의 영역의 상기 제 2의 노출 영역의 각각은 중간 저항값을 갖는 중저항 영역을 구성하며, 상기 제 3의 영역의 상기 제 1의 노출 영역은 상대적으로 높은 저항값을 갖는 고저항 영역을 구성한다.
상기 제 1, 제 2 및/또는 제 3의 양상에 있어서, 상기 제 1의 표면 영역 또는 제 1의 노출 영역 상에 필드 산화막이 형성되는 것이 바람직하다.
상기 제 1의 영역은 웰 영역으로 이루어지는 것이 바람직하다.
또한, 상기 제 1의 영역은, 상기 반도체 기판의 표면 상에서 상기 제 2의 영역과 중첩되도록 상기 반도체 기판의 표면 상에 형성되는 것이 바람직하다.
또한, 상기 제 1의 영역의 상기 제 1의 불순물 농도는, 웰 영역이 상기 반도체 기판 상에 형성된다고 가정하면, 상기 웰 영역의 불순물 농도보다 더 높은 것이바람직하다.
상기 제 1의 표면 영역 또는 상기 제 1의 노출 영역 상에 게이트 전극 구조가 형성되는 것이 바람직하다.
상기 제 2의 노출 영역의 표면 길이는 상기 제 1의 노출 영역의 표면 길이 이상인 것이 바람직하다.
상기 제 2의 노출 영역의 표면 길이는 상기 제 2의 영역의 깊이 이상인 것이 바람직하다.
본 발명의 제 4의 양상에 따르면, 반도체 보호 소자 제조 방법이 제공되는데, 상기 반도체 보호 소자 제조 방법은:
반도체 기판에 불순물을 주입하여 제 1의 불순물 농도의 제 1의 영역을 형성하는 제 1의 단계와;
상기 반도체 기판의 표면 상의 상기 제 1의 영역의 양측에 상기 제 1의 불순물 농도보다 더 높은 제 2의 불순물 농도를 갖는 한 쌍의 제 2의 영역을 형성하는 제 2의 단계; 및
상기 제 2의 영역의 표면과 접하여 실리사이드층을 형성하는 제 3의 단계를 포함하고,
상기 제 3의 단계에서, 상기 제 1의 영역이 상기 실리사이드층에 의해 덮이지 않는 제 1의 표면 영역을 구비하고 상기 제 2의 영역이 상기 실리사이드층에 의해 덮이지 않는 제 2의 표면 영역을 구비하도록 그리고 상기 제 1의 표면 영역이 상기 두 개의 제 2의 표면 영역 사이에 끼이도록, 상기 실리사이드층의 각각이 형성되며,
상기 실리사이드층의 각각은 상대적으로 낮은 저항값을 갖는 저저항 영역을 구성하고, 상기 제 2의 표면 영역의 각각은 중간 저항값을 갖는 중저항 영역을 구성하며, 상기 제 1의 표면 영역은 상대적으로 높은 저항값을 갖는 고저항 영역을 구성한다.
본 발명의 제 5의 양상에 따르면, 반도체 보호 소자 제조 방법이 제공되는데, 상기 반도체 보호 소자 제조 방법은:
반도체 기판에 불순물을 주입하여 제 1의 불순물 농도의 제 1의 영역을 형성하는 제 1의 단계와;
상기 제 1의 영역에서 노출되는 제 1의 노출 영역의 양측과 상기 반도체 기판의 표면 상에 상기 제 1의 불순물 농도보다 더 높은 제 2의 불순물 농도를 갖는 한 쌍의 제 2의 영역을 형성하는 제 2의 단계; 및
상기 제 2의 영역의 각각의 일부가 상기 반도체 기판의 상기 표면 상에 노출되어 상기 제 1의 영역의 상기 제 1의 노출 영역과 계속해서 접하도록 상기 제 2의 영역의 표면과 접하여 각각의 실리사이드층을 형성하는 단계를 포함하고,
상기 실리사이드층의 각각은 상대적으로 낮은 저항값을 갖는 저저항 영역을 구성하고, 상기 제 2의 영역의 상기 제 2의 노출 영역의 각각은 중간 저항값을 갖는 중저항 영역을 구성하며, 상기 제 1의 영역의 상기 제 1의 노출 영역은 상대적으로 높은 저항값을 갖는 고저항 영역을 구성한다.
본 발명의 제 6의 양상에 따르면, 반도체 보호 소자 제조 방법이 제공되는데, 상기 반도체 보호 소자 제조 방법은:
반도체 기판에 불순물을 주입하여 제 1의 불순물 농도의 제 1의 영역을 형성하는 단계와;
상기 반도체 기판의 표면 상에서 상기 제 1의 영역과 중첩되도록, 상기 제 1의 불순물 농도보다 더 높은 제 3의 불순물 농도를 갖는 제 3의 영역을 형성하는 단계와;
상기 제 3의 영역에서 노출되는 제 1의 노출 영역의 양측과 상기 반도체 기판의 표면 상에, 상기 제 3의 영역의 불순물의 농도보다 더 높은 제 2의 불순물 농도를 갖는 한 쌍의 제 2의 영역을 형성하는 단계와;
상기 제 2의 영역의 각각의 일부가 상기 반도체 기판의 상기 표면 상에 노출되어 상기 제 1의 영역의 상기 제 1의 노출 영역과 계속해서 접하도록 상기 제 2의 영역의 표면과 접하여 각각의 실리사이드층을 형성하는 단계를 포함하고,
상기 실리사이드층의 각각은 상대적으로 낮은 저항값을 갖는 저저항 영역을 구성하고, 상기 제 2의 영역의 상기 제 2의 노출 영역의 각각은 중간 저항값을 갖는 중저항 영역을 구성하며, 상기 제 3의 영역의 상기 제 1의 노출 영역은 상대적으로 높은 저항값을 갖는 고저항 영역을 구성한다.
상기 제 4, 제 5 및/또는 제 6의 양상에 있어서, 상기 제 2의 영역 및 상기 제 1의 영역의 각각은 상기 반도체 기판의 표면 상에서 서로 중첩되는 것이 바람직하다.
상기 제 1의 영역의 상기 제 1의 불순물 농도는, 상기 반도체 기판 상에 웰영역이 형성되는 것을 가정하면, 상기 웰 영역의 불순물 농도보다 높은 것이 바람직하다.
상기 제 2의 노출 영역의 표면 길이는 상기 제 1의 노출 영역의 표면 길이 이상인 것이 바람직하다.
상기 제 2의 영역의 표면 길이는 상기 제 2의 영역의 깊이 이상인 것이 바람직하다.
본 발명의 제 7의 양상에 따르면, 반도체 장치가 제공되는데, 상기 반도체 장치는:
제 1의 불순물 농도의 제 1의 영역, 및 상기 제 1의 영역의 불순물 농도보다 더 높은 제 2의 불순물 농도를 각각 구비하는 제 1의 "제 2의 영역", 제 2의 "제 2의 영역", 제 3의 "제 2의 영역"을 구비하는 반도체 기판과;
상기 제 1의 "제 2의 영역", 제 2의 "제 2의 영역", 및 제 3의 "제 2의 영역" 각각의 표면과 접하도록 각각 형성되는 실리사이드층과;
상기 제 1의 "제 2의 영역"의 표면과 접하도록 형성된 상기 실리사이드층 상에 형성되는 소스 전극 및 드레인 전극의 어느 한쪽과;
상기 제 1의 "제 2의 영역" 및 상기 제 2의 "제 2의 영역"의 표면과 접하도록 형성된 상기 실리사이드층 사이에 구성되는 게이트 전극; 및
상기 제 3의 "제 2의 영역"의 표면과 접하도록 형성된 상기 실리사이드층 상에 형성되는 상기 소스 전극 및 상기 드레인 전극의 나머지 한쪽을 포함하고,
상기 제 1의 영역, 상기 제 2의 "제 2의 영역", 및 상기 제 3의 "제 2의 영역"은, 각각, 상기 제 2의 "제 2의 영역" 및 제 3의 "제 2의 영역"의 표면과 접하도록 형성된 상기 실리사이드층 사이에 모두 위치되며 상기 실리사이드층으로 모두 피복되지 않는 제 1의 표면 영역, 제 2의 "제 2의 표면 영역", 및 제 3의 "제 2의 표면 영역"을 구비하고,
상기 제 1의 영역은 상기 제 2의 "제 2의 표면 영역'과 제 3의 "제 2의 표면 영역" 사이에 끼이도록 형성되고,
상기 실리사이드층의 각각은, 상기 제 2의 "제 2의 표면 영역" 및 제 3의 "제 2의 표면 영역"이 상기 제 1의 표면 영역의 표면과 접하고 상기 제 2의 "제 2의 표면 영역"과 상기 제 3의 "제 2의 표면 영역"을 노출시키도록 형성되며;
상기 실리사이드층의 각각은 상대적으로 낮은 저항값을 갖는 저저항 영역을 구성하고, 상기 제 2의 표면 영역의 각각은 중간 저항값을 갖는 중저항 영역을 구성하며, 상기 제 1의 표면 영역은 상대적으로 높은 저항값을 갖는 고저항 영역을 구성한다.
본 발명의 제 8의 양상에 따르면, 반도체 장치가 제공되는데, 상기 반도체 장치는:
제 1의 불순물 농도의 제 1의 영역, 및 상기 제 1의 영역의 불순물 농도보다 더 높은 제 2의 불순물 농도를 각각 구비하는 제 1의 "제 2의 영역", 제 2의 "제 2의 영역", 제 3의 "제 2의 영역"을 구비하는 반도체 기판과;
상기 제 1의 "제 2의 영역", 제 2의 "제 2의 영역", 및 제 3의 "제 2의 영역" 각각의 표면과 접하도록 각각 형성되는 실리사이드층과;
상기 제 1의 "제 2의 영역"의 표면과 접하도록 형성된 상기 실리사이드층 상에 형성되는 소스 전극 및 드레인 전극의 어느 한쪽과;
상기 제 1의 "제 2의 영역" 및 상기 제 2의 "제 2의 영역"의 표면과 접하도록 형성된 상기 실리사이드층 사이에 구성되는 게이트 전극; 및
상기 제 3의 "제 2의 영역"의 표면과 접하도록 형성된 상기 실리사이드층 상에 형성되는 상기 소스 전극 및 상기 드레인 전극의 나머지 한쪽을 포함하고,
상기 제 1의 영역은 상기 제 2의 "제 2의 영역"과 상기 제 3의 "제 2의 영역" 사이의 상기 반도체 기판의 표면 상에 제 1의 노출 영역을 구비하고,
상기 실리사이드층의 각각은, 상기 제 2의 "제 2의 영역" 및 상기 제 3의 "제 2의 영역"과 연속하여 접하는 제 2의 노출 영역을 갖도록 형성되고,
상기 제 1의 노출 영역은 상기 제 2의 "제 2의 영역"과 상기 제 3의 "제 2의 영역" 사이에 끼이며,
상기 실리사이드층의 각각은 상대적으로 낮은 저항값을 갖는 저저항 영역을 구성하고, 상기 제 2의 "제 2의 영역"과 제 3의 "제 2의 영역"의 상기 제 2의 노출 영역의 각각은 중간 저항값을 갖는 중저항 영역을 구성하고, 상기 제 1의 영역의 사기 제 1의 노출 영역은 상대적으로 높은 저항값을 갖는 고저항 영역을 구성한다.
본 발명의 제 9의 양상에 따르면, 반도체 장치가 제공되는데, 상기 반도체 장치는:
제 1의 불순물 농도의 제 1의 영역과, 상기 제 1의 영역의 불순물 농도보다 더 높은 제 2의 불순물 농도를 각각 갖는 제 1의 "제 2의 영역", 제 2의 "제 2의영역", 및 제 3의 "제 2의 영역", 및 상기 제 1의 불순물 농도보다 더 높으며 상기 제 2의 불순물 농도보다 더 낮은 불순물 농도를 갖는 제 3의 영역을 구비하는 반도체 기판과;
상기 제 1의 "제 2의 영역", 제 2의 "제 2의 영역" 및 제 3의 "제 2의 영역"의 각각의 표면과 접하도록 각각 형성되는 실리사이드층과;
상기 제 1의 "제 2의 영역"의 표면과 접하도록 형성된 상기 실리사이드 상에 형성되는 소스 전극 및 드레인 전극 중 어느 한쪽과;
상기 제 1의 "제 2의 영역" 및 제 2의 "제 2의 영역"의 표면과 접하도록 형성된 상기 실리사이드층 사이에 구성되는 게이트 전극; 및
상기 제 3의 "제 2의 영역"의 표면과 접하도록 형성된 상기 실리사이드 상에 형성되는 상기 소스 전극 및 드레인 전극 중 나머지 한쪽을 포함하고,
상기 제 1의 영역은 웰 영역으로 구성되고,
상기 제 3의 영역은 상기 제 1의 영역 상에 형성되고,
상기 제 3의 영역은 상기 제 2의 "제 2의 영역"과 상기 제 3의 "제 2의 영역" 사이에서 상기 반도체 기판의 표면, 및 상기 반도체 기판의 표면 상에 노출되는 제 1의 노출 영역을 구성하고, 상기 제 3의 영역과 상기 제 2의 영역은 서로 중첩되며,
상기 실리사이드층의 각각은, 상기 제 2의 "제 2의 영역" 및 상기 제 3의 "제 2의 영역"과 연속하여 접하는 제 2의 노출 영역을 갖도록 형성되고,
상기 실리사이드층의 각각은 상대적으로 낮은 저항값을 갖는 저저항 영역을구성하고, 상기 제 2의 "제 2의 영역" 및 제 3의 "제 2의 영역"의 상기 제 2의 노출 영역의 각각은 중간 저항값을 갖는 중저항 영역을 구성하며, 상기 제 1의 영역의 상기 제 1의 노출 영역은 상대적으로 높은 저항값을 갖는 고저항 영역을 구성한다.
상기 제 7, 제 8 및/또는 제 9의 양상에 있어서, 상기 제 1의 표면 영역 또는 상기 제 1의 노출 영역 상에 필드 산화막이 형성되는 것이 바람직하다.
또한, 상기 제 1의 표면 영역 또는 상기 제 1의 노출 영역 상에 게이트 전극 구조가 형성되는 것이 바람직하다.
또한, 상기 제 2의 노출 영역의 표면 길이는 상기 제 1의 노출 영역의 표면 길이 이상인 것이 바람직하다.
또한, 상기 제 2의 노출 영역의 표면 길이는 상기 제 2의 영역의 깊이 이상인 것이 바람직하다.
본 발명의 제 10의 양상에 따르면, 반도체 장치 제조 방법이 제공되는데, 상기 반도체 장치 제조 방법은:
반도체 기판에 불순물을 주입하여, 제 1의 불순물 농도를 갖는 제 1의 영역을 형성하는 단계와;
상기 제 1의 불순물 농도보다도 높은 불순물 농도를 각각 갖는 제 1의 "제 2의 영역", 제 2의 "제 2의 영역" 및 제 3의 "제 2의 영역"을 상기 반도체 기판에 형성하는 단계로서, 상기 제 2의 "제 2의 영역" 및 제 3의 "제 2 영역"은 상기 반도체 기판의 표면 상의 상기 제 1의 영역의 양측에 형성되는 단계와;
상기 제 1 영역이 실리사이드층으로 덮이지 않는 제 1의 표면 영역을 구비하고, 상기 제 2의 "제 2의 영역" 및 상기 제 3의 "제 2의 영역이" 상기 실리사이드층으로 덮이지 않는 제 2의 표면 영역을 구비하며, 상기 제 1의 표면 영역은 2개의 상기 제 2의 표면 영역에 끼워지도록, 상기 제 1의 "제 2의 영역", 제 2의 "제 2의 영역" 및 제 3의 "제 2의 영역" 각각의 표면과 접하여 실리사이드층을 형성하는 단계와;
상기 제 1의 "제 2의 영역" 및 제 2의 "제 2의 영역"의 표면과 접하여 형성된 상기 실리사이드층 사이에 게이트 전극을 형성하는 단계와;
상기 제 1의 "제 2의 영역"의 표면과 접하여 형성된 상기 실리사이드층상에 소스 전극 및 드레인 전극의 어느 한쪽을 형성하고, 상기 제 3의 "제 2의 영역"의 표면과 접하여 형성된 상기 실리사이드층상에 상기 소스 전극 및 드레인 전극의 나머지 한쪽을 형성하는 단계를 포함하고,
상기 실리사이드층의 각각은 상대적으로 낮은 저항값을 갖는 저저항 영역을 구성하고, 상기 제 2의 표면 영역의 각각은 중간 저항값을 갖는 중저항 영역을 구성하며, 상기 제 1의 표면 영역은 상대적으로 높은 저항값을 갖는 고저항 영역을 구성한다.
본 발명의 제 11의 양상에 따르면, 반도체 장치 제조 방법이 제공되는데, 상기 제조 방법은:
반도체 기판에 불순물을 주입하여, 제 1의 불순물 농도를 갖는 제 1의 영역을 형성하는 단계와;
상기 제 1의 불순물 농도보다도 높은 불순물 농도를 각각 갖는 제 1의 "제 2의 영역", 제 2의 "제 2의 영역" 및 제 3의 "제 2의 영역"을 상기 반도체 기판에 형성하는 단계로서, 상기 제 2의 "제 2의 영역" 및 제 3의 "제 2의 영역"은, 상기 제 1의 영역이 상기 반도체 기판의 표면에 노출하는 제 1의 노출 영역을 갖도록, 상기 제 1의 노출 영역의 양측 상의 상기 반도체 기판의 표면 상에 형성되는 단계와;
상기 제 2의 "제 2의 영역" 및 제 3의 "제 2의 영역"이 상기 제 1의 영역의 상기 제 1의 노출 영역과 연속적으로 접하는 제 2의 노출 영역을 갖도록, 상기 제 1의 "제 2의 영역", 상기 제 2의 "제 2의 영역" 및 상기 제 3의 "제 2의 영역" 각각의 표면과 각각 접하여 실리사이드층을 형성하는 단계와;
상기 제 1의 "제 2의 영역" 및 제 2의 "제 2의 영역"의 표면과 접하여 형성된 상기 실리사이드층 사이에 게이트 전극을 형성하는 단계와;
상기 제 1의 "제 2의 영역"의 표면과 접하여 형성된 상기 실리사이드층상에 소스 전극 및 드레인 전극의 어느 한쪽을 형성하고, 상기 제 3의 "제 2의 영역"의 표면과 접하여 형성된 상기 실리사이드층상에 상기 소스 전극 및 드레인 전극의 나머지 한쪽을 형성하는 단계를 포함하고,
상기 실리사이드층의 각각은 상대적으로 낮은 저항값을 갖는 저저항 영역을 구성하고, 상기 제 2의 영역의 상기 제 2의 표면 영역의 각각은 중간 저항값을 갖는 중저항 영역을 구성하며, 상기 제 1의 영역의 상기 제 1의 표면 영역은 상대적으로 높은 저항값을 갖는 고저항 영역을 구성한다.
본 발명의 제 12의 양상에 따르면, 반도체 장치 제조 방법이 제공되는데, 상기 제조 방법은:
반도체 기판에 불순물을 주입하여, 제 1의 불순물 농도를 갖는 제 1의 영역을 형성하는 단계와;
상기 제 1의 불순물 농도보다도 높은 불순물 농도를 갖는 제 3의 영역을, 상기 반도체 기판의 표면에서 상기 제 1의 영역과 중첩하도록 형성하는 단계와;
상기 제 3의 영역의 불순물 농도보다도 높은 불순물 농도를 각각 갖는 제 1의 "제 2의 영역", 제 2의 "제 2의 영역 및 제 3의 "제 2의 영역"을 상기 반도체 기판에 형성하는 단계로서, 상기 제 2의 "제 2의 영역" 및 제 3의 "제 2의 영역"은, 상기 제 3의 영역이 상기 반도체 기판의 표면에 노출하는 제 1의 노출 영역을 갖도록, 상기 제 1의 노출 영역의 양측 상의 상기 반도체 기판의 표면 상에 형성되는 단계와;
상기 제 2의 "제 2의 영역" 및 제 3의 "제 2의 영역"이 상기 제 1의 영역의 상기 제 1의 노출 영역과 연속적으로 접하도록, 상기 제 1의 "제 2의 영역", 제 2의 "제 2의 영역" 및 제 3의 "제 2의 영역"의 표면과 각각 접하여 실리사이드층을 형성하는 단계와;
상기 제 1의 "제 2의 영역 및 제 2의 "제 2의 영역"의 표면과 접하여 형성된 상기 실리사이드층 사이에 게이트 전극을 형성하는 단계와;
상기 제 1의 "제 2의 영역"의 표면과 접하여 형성된 상기 실리사이드층상에 소스 전극 및 드레인 전극의 어느 한쪽을 형성하고, 상기 제 3의 "제 2의 영역"의표면과 접하여 형성된 상기 실리사이드층상에 상기 소스 전극 및 드레인 전극의 나머지 한쪽을 형성하는 단계를 포함하고,
상기 실리사이드층의 각각은 상대적으로 낮은 저항값을 갖는 저저항 영역을 구성하고, 상기 제 2의 영역의 상기 제 2의 표면 영역의 각각은 중간 저항값을 갖는 중저항 영역을 구성하며, 상기 제 3의 영역의 상기 제 1의 표면 영역은 상대적으로 높은 저항값을 갖는 고저항 영역을 구성한다.
상기 제 10, 제 11 및/또는 제 12의 양상에 있어서, 상기 제 2의 영역은 상기 제 1의 영역과 중첩되도록 상기 반도체 기판의 표면 상에 형성되는 것이 바람직하다.
또한, 상기 제 1의 영역의 상기 제 1의 불순물 농도는, 상기 반도체 기판 상에 웰 영역이 형성된다고 가정하면, 상기 웰 영역의 불순물 농도보다 더 높은 것이 바람직하다.
또한, 상기 제 2의 노출 영역의 표면 길이는 상기 제 2의 영역의 깊이 이상인 것이 바람직하다.
또한, 상기 제 2의 노출 영역의 표면 길이는 상기 제 2의 영역의 깊이 이상인 것이 바람직하다.
또한, 상기 제 1의 표면 영역 또는 상기 제 1의 노출 영역 상에 필드 산화막을 형성하는 단계를 더 포함하는 것이 바람직하다.
또한, 상기 제 1의 표면 영역 또는 상기 제 1의 노출 영역 상에 게이트 전극 구조를 형성하는 단계를 더 포함하는 것이 바람직하다.
양호한 실시예의 상세한 설명
본 발명의 양호한 실시예가 첨부된 도면과 연계하여 여러 실시예를 통해 상세히 설명될 것이다.
제 1의 실시예
도 1은 본 발명의 제 1의 실시예에 관한 반도체 보호 소자(10)의 단면도이다.
제 1의 실시예에 관한 반도체 보호 소자(10)는, P형 반도체 기판(11)과, P형 반도체 기판(11)상에 형성된 실리사이드층(12)을 구비하고 있다.
P형 반도체 기판(11)에는, 비교적 저농도인 제 1의 불순물 농도를 갖는 제 1의 영역으로서의 N형 웰(13)과, N형 웰(13)의 제 1의 불순물 농도보다도 높은 제 2의 불순물 농도를 갖는 제 2의 영역으로서의 한 쌍의 N+확산층(14, 14)이 형성되어 있다. 제 1의 영역으로서의 N형 웰(13) 및 제 2의 영역으로서의 2개의 N+확산층(14)은 실리사이드층(12)으로 덮이지 않은 제 1의 표면 영역 및 제 2의 표면 영역을 각각 갖고 있다. N형 웰(13)의 제 1의 표면 영역은 P형 반도체 기판(11)의 표면에 노출하고 있는 제 1의 노출 영역(13R)으로서 형성되어 있고, N+확산층(14)의 두 개의 제 2의 표면 영역은 제 1의 노출 영역(13R)을 둘러싸도록 하여, 제 2의 노출 영역(14R)으로서, P형 반도체 기판(11)의 표면에 형성되어 있다.
실리사이드층(12) 각각은 제 2의 영역으로서의 두 개의 N+확산층(14) 각각의상부에 형성되어 있고, 두 개의 N+확산층(14) 각각의 일부가 제 1의 노출 영역(13R)과 연속하여 노출하는 제 2의 노출 영역(14R)을 이루도록 형성되어 있다.
제 1의 불순물 농도(N형 웰(13)의 불순물 농도) 및 제 2의 불순물 농도(N+확산층(14)의 불순물 농도)의 한 예를 이하에 나타낸다.
제 1의 불순물 농도 : 1×1013내지 2×1013(㎝-2)
제 2의 불순물 농도 : 1×1015내지 6×1015(㎝-2)
또한, 제 2의 노출 영역(14R)의 P형 반도체 기판(11)의 표면상에서의 전체 길이(이하, 「표면 길이」라고 부른다)(2W)는 제 1의 노출 영역(13R)의 P형 반도체 기판(11)의 표면상에서의 길이(표면 길이)(S)보다도 작지 않도록 형성되어 있다. 즉, 제 2의 노출 영역(14R)의 표면 길이(2W)는 제 1의 노출 영역(13R)의 표면 길이(S)와 거의 동등하던지, 또는 제 2의 노출 영역(14R)의 표면 길이(2W)는 제 1의 노출 영역(13R)의 표면 길이(S)보다도 크다.
즉, 2W≒S 또는 2W>S이다.
ESD 펄스가 인가되면 줄 열이 발생되는데, 줄 열에 의한 파괴를 방지하기 위해, 이 줄 열은 넓은 면적으로 분산되어야 한다. 본 발명자가 행한 실험 및 해석에 의하면, 열이 발생하는 면적을 종래의 약 2배 이상으로 하고, 저항 소자의 파괴 내성을 종래의 2배 이상으로 할 것이 필요함이 판명되었다.
도 27에 도시한 종래의 반도체 장치(210)에서는, 고저항 영역(230b)에서 발열이 생긴다. 여기서, 고저항 영역(230b)의 길이를 S라고 하면, 발열 영역의 길이는 S로 표시된다.
한편, 도 1에 도시한 본 실시예에 관한 반도체 보호 소자(10)에서 열이 발생하는 영역은 제 2의 노출 영역(중저항 영역)(14R) 및 제 1의 노출 영역(고저항 영역)(13R)이다. 즉, 발열 영역의 길이는 (2W+S)이다. 이 때문에, 제 2의 노출 영역(중저항 영역)(14R)의 길이(2W)를 제 1의 노출 영역(고저항 영역)(13R)의 길이(S)와 거의 동등 또는 길이(S) 이상으로 함에 의해, 2W+S≒2S 또는 2W+S>2S로 되고, 발열 영역의 면적을 종래의 2배 이상으로 할 수 있다.
또한, 제 2의 노출 영역(14R)의 표면 길이(W)는 N+확산층(14)의 깊이(D)와 동등하던지, 또는 깊이(D)보다도 크게 설정되어 있다. 즉, W≥D이다.
도 3a는, 종래의 반도체 보호 소자(반도체 장치(210)를 구성)에서의 전류 경로의 길이(L1')를 나타내는 개략도이고, 도 3b는, 본 실시예에 관한 반도체 보호 소자(10)에서의 전류 경로의 길이(L2')를 나타내는 개략도이다.
도 3b에 도시한 바와 같이, 본 실시예에 관한 반도체 보호 소자(10)의 중저항 영역(14R)에서는, 전류는 화살표 X2를 따라 흐른다.
따라서, 중저항 영역(14R)을 통해 흐르는 전류의 경로의 길이(L2')는
L2' = 2×(W2+D2)1/2로 된다.
한편, 종래의 반도체 보호 소자에서도, 전류가 N+확산층(202)을 전혀 흐르지 않는 것은 아니고, 저저항 영역에 전류가 흐르는 과정에서, 다소의 전류가 화살표X1을 따라 N+확산층(202)에도 흐르고 있는 것이라고 생각된다. 이 경우의 전류 경로(L1)는 L1' = 2×D이다.
가령, 제 2의 노출 영역(중저항 영역)(14R)의 표면 길이(W)가 N+확산층(14)의 깊이(D)에 대해 극히 작으면(W<<D),
L2' = 2×(W2+D2)1/2= 2×(D2)1/2= 2×D = L1'로 된다.
즉, W<<D인 경우에는, 전류의 경로의 길이(L2')는 종래의 반도체 보호 소자에서의 전류의 경로의 길이(L1')와 동등하고, 따라서, 제 1의 실시예에 관한 반도체 보호 소자(10)는 종래의 반도체 보호 소자에서 얻어지는 것과 동일한 내성밖에 얻을 수 없다.
이 때문에, W≥D로 설정함에 의해, N+확산층(14)을 흐르는 전류의 경로 길이를 종래의 반도체 보호 소자에서의 경로 길이보다도 크게 하여, 종래의 반도체 보호 소자에서 얻어진 것보다 더 큰 내성을 얻을 수 있다.
본 실시예에 관한 반도체 보호 소자(10)에서는, 실리사이드층(12) 각각이 저저항 영역을, N+확산층(14) 각각의 제 2의 노출 영역(14R) 각각이 중저항 영역을, N형 웰(13)의 제 1의 노출 영역(13R)이 고저항 영역을 각각 형성하고 있다.
도 2는, 도 1의 제 1의 실시예의 반도체 보호 소자(10)의 단면상의 각 위치와, 인가되는 전압과의 관계를 도시한 그래프로서, 종래의 반도체 보호 소자(210)에서의 동일한 관계를 도시한 도 29b에 대응하는 그래프이다.
도 2에 도시된 바와같이, 종래의 반도체 보호 소자(210)(도 29b)의 경우와 마찬가지로, 중저항 영역을 형성하고 있는 제 2의 노출 영역(14R) 및 고저항 영역을 형성하고 있는 제 1의 노출 영역(13R)에서는, 전압 강하가 발생하고 있다. 그러나, 도 29b에 도시한 그래프에서는, 전압 강하의 기울기는 일정하였음에 대해, 도 2에 도시한 그래프에서는, 중저항 영역을 형성하고 있는 제 2의 노출 영역(14R)에서의 전압 강하의 기울기(θ1)와 고저항 영역을 형성하고 있는 제 1의 노출 영역(13R)에서의 전압 강하의 기울기(θ2)는 다르다. 구체적으로는, 중저항 영역을 형성하고 있는 제 2의 노출 영역(14R)에서의 전압 강하의 기울기(θ1)의 쪽이 고저항 영역을 형성하고 있는 제 1의 노출 영역(13R)에서의 전압 강하의 기울기(θ2)보다도 작게 되어 있다.
이와 같이, 각 저항 영역에서의 기울기(θ1, θ2)가 다름에 의해, 반도체 보호 소자(10)에서 전압이 V1로부터 V2까지 강하하는 결과로서 발열이 생기는 영역은, 종래의 반도체 보호 소자(210)에서 전압이 V1로부터 V2까지 강하하는 결과로서 발열이 생기는 영역보다도 넓게 된다. 이것을 1차원적인 양, 즉, 길이로 치환하여 생각하면, 종래의 반도체 보호 소자(210)에서 발열이 생기는 영역의 길이는 L1이였음에 대해, 본 실시예에 관한 반도체 보호 소자(10)에서 발열이 생기는 영역의 길이는 L2이고, 각 저항 영역에서의 기울기(θ1, θ2)가 다른 것의 결과로서, 길이 L2는 길이 L1보다도 길다.
이 때문에, 종래의 반도체 보호 소자(210)에서의 전압 강하량과 본 실시예에 관한 반도체 보호 소자(10)에서의 전압 강하량이 동일하더라도, 즉, 전압 강하에수반하는 발열량이 동일하더라도, 본 실시예에 관한 반도체 보호 소자(10)에서 발열이 생기는 영역이 종래의 반도체 보호 소자(210)에서 발열이 생기는 영역보다도 넓기 때문에, 본 실시예에 관한 반도체 보호 소자(10)는, 고저항 영역(제 1의 노출 영역(13R))으로의 발열의 집중을 억제할 수 있는 동시에, 종래의 반도체 보호 소자(반도체 장치(210)를 구성)보다도 작은 온도 상승률을 달성할 수 있다. 따라서, 고저항 영역에서의 발열에 의한 파괴를 방지할 수 있다.
이와 같이, 본 실시예에 관한 반도체 보호 소자(10)에서는, 고저항 영역(제 1의 노출 영역 또는 제 1의 표면 영역(13R))의 주위에 중저항 영역(제 2의 노출 영역 또는 제 2의 표면 영역(14R))을 형성하고, 또한, 중저항 영역(제 2의 노출 영역 또는 제 2의 표면 영역(14R))의 주위에 저저항 영역(실리사이드층(12))을 형성하고 있다. 이 때문에, 반도체 보호 소자(10)의 저항값이 반도체 보호 소자(10) 내에서의 위치에 따라 단계적으로 변화하고, 고저항 영역(제 1의 노출 영역(13R))에 발열이 집중하는 일이 없다. 따라서, 고저항 영역으로 이루어진 저항 소자가 형성되는 종래의 반도체 보호 소자와는 달리, 제 1의 실시예의 반도체 보호 소자(10)에서는, 정전기 방전(ESD)에 대한 내성을 보다 높게 할 수 있다.
또한, 본 실시예에 관한 반도체 보호 소자(10)에서는, 저항 소자가 고저항 영역(제 1의 노출 영역 또는 제 1의 표면 영역(13R)), 중저항 영역(제 2의 노출 영역 또는 제 2의 표면 영역(14R)) 및 저저항 영역(실리사이드층(12))의 3종류의 저항 영역으로 형성되어 있기 때문에, 저항 소자를 저저항 영역 또는 중저항 영역만으로 형성한 반도체 보호 소자와 비교하여, 소망하는 저항값을 보다 작은 영역에서달성할 수 있기 때문에, 반도체 보호 소자 전체의 면적을 작게 하는 것이 가능하다.
이와 같이, 본 실시예에 관한 반도체 보호 소자(10)에 의하면, 3종류의 저항 영역이 혼재함에 의해, 소면적이면서, 정전기 방전(ESD)에 대한 높은 내성을 갖는 저항 소자 또는 정전기 보호 회로를 형성할 수 있다.
이하, 도 4a 및 도 4b를 참조하여, 정전기 방전(ESD)에 대한 내성의 향상에 관해 설명한다.
도 4a에서, 곡선 A1은 드레인 저항이 없는 경우의 보호 소자의 스냅 백 특성(snap-back characteristic)을 나타내고, 곡선 A2는 종래의 반도체 장치(210)에서 사용되고 있는 반도체 보호 소자의 스냅 백 특성을 나타내며, 곡선 A3는 본 실시예에 관한 반도체 장치(110)에서 사용되고 있는 반도체 보호 소자(10)의 스냅 백 특성을 나타내고, 종축은 전류[A], 횡축은 드레인 전압[V]을 각각 나타낸다. 도 4b는, 반도체 보호 소자를 포함하는 반도체 장치의 등가 회로도이다.
도 4b에 도시한 예에서는, 보호 소자는 MOS(Metal Oxide Semiconductor) 트랜지스터로 이루어지는 것으로 한다.
보호 소자로서의 MOS 트랜지스터가 파괴되면, 드레인으로부터 기판으로 전류가 흐른다(점 A).
도 4b에 도시한 바와 같이, 드레인과 기판 사이에는 기판의 기생 저항이 있기 때문에, 드레인으로부터 기판으로 전류가 흐르면, 기판 전위가 상승하고, 바이폴러 트랜지스터(Tr)가 온 하는 "스냅 백"이라는 동작이 일어난다(점 B).
그 후, 기생 바이폴러 트랜지스터(Tr)나 드레인 저항(RD)이 파괴할 때까지, 전류는 계속 흐른다.
스냅 백 한 후의 특성 곡선의 경사는 기생 바이폴러 트랜지스터(Tr)가 온 한 때의 저항값과 드레인의 저항값에 의하여 결정된다.
도 4a의 곡선 A1은 드레인에 저항이 없는 경우의 곡선이기 때문에, 곡선 A1의 경사는 가파르지만, 곡선 A2 및 A3에서는, 드레인에 저항을 접속하여 있기 때문에, 비교적 완만한 경사로 되어 있다.
도 4a의 곡선 A2로 나타낸 바와 같이, 종래의 반도체 보호 소자에서는, 드레인의 저항 소자에 국소적으로 고열이 발생하기 때문에, 드레인 저항이 없는 경우와 비교하여도(곡선 A1), 파괴 전류는 작다.
이것에 대해, 도 4a의 곡선 A3로 나타낸 바와 같이, 본 실시예에 관한 반도체 보호 소자(10)에서는, 저항 소자의 파괴 내성을 향상시킬 수 있기 때문에, 파괴 전류의 값도 종래의 반도체 보호 소자에서의 파괴 전류의 값보다도 커진다. 파괴 전류의 값이 향상함에 의해, 반도체 보호 소자 그 자체의 정전기 방전에 대한 내성도 향상한다.
도 5 내지 도 16은, 본 실시예에 관한 반도체 보호 소자(10)의 각 제조 과정을 도시한 단면도이다. 이하, 도 5 내지 도 16을 참조하여, 본 실시예에 관한 반도체 보호 소자(10)의 제조 방법의 한 예를 설명한다.
우선, 도 5에 도시한 바와 같이, P형 반도체 기판(11)의 표면상에 소정의 패턴을 갖는 포토레지스트(15)를 형성한다.
이어서, 도 6에 도시한 바와 같이, 포토레지스트(15)를 마스크로 하여, P형 반도체 기판(11)에 저농도의 N형 불순물을 주입하여, 제 1의 불순물 농도를 갖는 제 1의 영역으로서의 N형 웰(13)을 형성한다.
이 후, 도 7에 도시한 바와 같이, P형 반도체 기판(11)상의 포토레지스트(15)를 제거한다.
이어서, 도 8에 도시한 바와 같이, 제 2의 영역으로서의 N+확산층(14)을 형성하기 위한 패턴을 갖는 포토레지스트(16)를 P형 반도체 기판(11)의 표면상에 형성한다.
이어서, 도 9에 도시한 바와 같이, 포토레지스트(16)를 마스크로 하여, P형 반도체 기판(11)에 고농도의 N형 불순물을 주입하여, 제 1의 불순물 농도보다도 높은 불순물 농도를 갖는 제 2의 영역으로서의 N+확산층(14)을 N형 웰(13) 내에 형성한다.
이 후, 도 10에 도시한 바와 같이, P형 반도체 기판(11)상의 포토레지스트(16)를 제거한다. 이 단계에서는, N형 웰(13)은, P형 반도체 기판(11)의 표면에 노출하고 있는 노출 영역(또는, 제 1의 표면 영역)(13R)을 갖고 있고, 2개의 N+확산층(14)은 제 1의 노출 영역(13R)을 둘러싸도록 하여 형성되어 있다.
이어서, 도 11에 도시한 바와 같이, P형 반도체 기판(11)상에 전면에 걸쳐 실리콘 산화막(17)을 형성한다.
이어서, 도 12에 도시한 바와 같이, 제 1의 노출 영역(또는, 제 1의 표면 영역)(13R) 및 제 2의 노출 영역(또는, 제 2의 표면 영역)(14R)을 형성하기 위한 패턴을 갖는 포토레지스트(18)를 실리콘 산화막(17)상에 형성한다.
이어서, 도 13에 도시한 바와 같이, 포토레지스트(18)를 마스크로 하여, 실리콘 산화막(17)을 에칭한다.
이 후, 도 14에 도시한 바와 같이, 실리콘 산화막(17)상의 포토레지스트(18)를 제거한다.
이어서, 도 15에 도시한 바와 같이, P형 반도체 기판(11) 및 실리콘 산화막(17)의 전면에 걸쳐서 금속막을 스퍼터링에 의해 형성한다. 이 후, 열처리를 행함에 의해, P형 반도체 기판(11) 및 실리콘 산화막(17)상의 금속막은 실리콘과 반응하여, 실리사이드층(12)을 형성한다.
이어서, 도 16에 도시한 바와 같이, 에칭에 의해, 실리콘 산화막(17) 및 그 위의 실리사이드층(12)을 제거한다. 이 경우, 실리콘 산화막(17)상의 금속막은 에칭할 때에 화학반응에 의해 제거되지만, 금속과 실리콘 사이의 반응에 의해 생성된 실리사이드층(12)은 에칭에 의해서는 제거되기 어렵기 때문에, P형 반도체 기판(11)상의 실리사이드층(12)만이 남는다.
이상의 과정을 경유하여, 도 1에 도시한 본 실시예에 관한 반도체 보호 소자(10)가 형성된다.
도 17은, 본 실시예에 관한 반도체 보호 소자(10)를 구비하는 반도체 장치(110)의 단면도이다. 또한, 도 17에서, 도 1에 도시한 반도체 보호 소자(10)의 구성 요소와 동일한 구성 요소에는 동일한 부호를 붙여서 나타낸다.
반도체 장치(110)에 있어서, P형 반도체 기판(11) 상에 제 1, 제 2 및 제 3의 N+확산층(14A, 14B, 14C)이 형성되어 있고, N+확산층(14A, 14B, 14C)의 각각의 위에는 제 1, 제 2 및 제 3의 실리사이드층(12A, 12B, 12C)이 각각 형성되어 있다.
P형 반도체 기판(11), N형 웰(13), 제 2 및 제 3의 N+확산층(14B, 14C)(이들 두 N+확산층(14B 및 14C)은 도 5 내지 도 16에 도시된 N+확산층(14)에 대응한다), 제 2 및 제 3의 실리사이드층(12B, 12C)(이들 두 실리사이드층(12)은 도 5 내지 도 16에 도시된 실리사이드층(12)에 대응한다)이 본 실시예에 관한 반도체 장치(110)를 형성하고 있다.
제 1의 실리사이드층(12A)은, 제 2 및 제 3의 실리사이드층(12B, 12C)과는 달리, 제 1의 N+확산층(14A)의 전체를 덮고 있다.
제 1의 실리사이드층(12A)상에는 소스 전극(111)이, 제 3의 실리사이드층(12C)상에는 드레인 전극(112)이 각각 형성되어 있다.
또한, 제 1의 실리사이드층(12A)과 제 2의 실리사이드층(12B) 사이의 P형 반도체 기판(11)상에 형성된 게이트 절연막(113)과, 게이트 절연막(113)상에 형성된 게이트 전극(114)과, 게이트 절연막(113) 및 게이트 전극(114)의 주위에 형성된 측벽(115)으로 이루어지는 게이트 전극 구조가 형성되어 있다.
또한, 게이트 절연막(113)의 주위에는, P형 반도체 기판(11)의 표면에 LDD 구조의 영역(116)이 형성되어 있다.
반도체 장치(110)는 본 실시예에 관한 반도체 보호 소자(10)의 구조를 그대로 구비하고 있기 때문에, 본 실시예에 관한 반도체 보호 소자(10)에 의해 주어지는 효과를 그대로 갖는다. 즉, 반도체 장치(110)에서, 반도체 보호 소자(10)가 3종류의 저항 영역을 혼재하여 구비하고 있기 때문에, 소면적이면서, 정전기 방전(ESD)에 대한 높은 내성을 갖는 저항 소자 또는 정전기 보호 회로를 형성하고 있다.
이하, 반도체 장치(110)의 제조 방법의 한 예를 설명한다.
우선, 도 5 내지 도 7에 도시한 과정과 같은 과정에 의해, P형 반도체 기판(11)에 N형 웰(13)을 형성한다.
이어서, 포토리소그래피 및 드라이 에칭에 의해, P형 반도체 기판(11)상에 게이트 절연막(113) 및 게이트 전극(114)을 형성한다.
그 후, 게이트 전극(114)을 마스크로 하여, P형 반도체 기판(11)에 N형 불순물을 도입하여, LDD 구조의 영역(116)을 형성한다.
이어서, 게이트 절연막(113) 및 게이트 전극(114)의 주위에 측벽(115)을 형성한다.
이어서, 도 8 내지 도 10에 도시한 과정과 같은 과정에 의해, 제 1 내지 제 3의 N+확산층(14A, 14B, 14C)을 형성한다. 이 경우, 제 1 및 제 2의 N+확산층(14A, 14B)의 형성에 있어서는, 게이트 전극(114) 및 측벽(115)이 마스크로서 작용한다.
이어서, 도 11 내지 도 16에 도시한 과정과 같은 과정에 의해, 제 1 내지 제3의 N+확산층(14A, 14B, 14C)상에 제 1 내지 제 3의 실리사이드층(12A, 12B, 12C)을 각각 형성한다. 이 경우, 제 1 및 제 2의 실리사이드층(12A, 12B)을 형성할 때에는, 게이트 전극(114) 및 측벽(115)이 마스크로서 작용한다.
그 후, 포토리소그래피 및 드라이 에칭에 의해, 제 1의 실리사이드층(12A)상에 소스 전극(111)을, 제 3의 실리사이드층(12C)상에 드레인 전극(112)을 형성한다.
이상의 과정을 경유하여, 도 17에 도시한 반도체 장치(110)가 형성된다.
또한, 상기 실시예에 있어서, 반도체 보호 소자(10)가 N채널 MOS 트랜지스터를 사용하여 구성되었지만, 기판(11) 및 그 밖의 구성 요소의 도전형을 전부 반대로 하여, 본 실시예에 관한 반도체 보호 소자(10)를 P채널 MOS 트랜지스터로서 구성하는 것도 가능하다.
또한, 본 실시예에 관한 반도체 보호 소자(10)는, P형 반도체 기판상의 소자로서 구성하였지만, N형 반도체 기판상의 소자 또는 SOI(Silicon On Insulator)상의 소자로서 구성하는 것도 가능하다.
제 2의 실시예
도 18은, 본 발명의 제 2의 실시예에 관한 반도체 보호 소자(20)의 단면도이다.
제 2의 실시예에 관한 반도체 보호 소자(20)는, 도 1에 도시한 제 1의 실시예에 관한 반도체 보호 소자(10)와 비교하여, 제 1의 영역의 구성이 다르다.
제 1의 실시예에 관한 반도체 보호 소자(10)에서는, 제 1의 영역은 N형 웰(13)만으로 형성되어 있지만, 제 2의 실시예에 관한 반도체 보호 소자(20)에서는, 제 1의 영역은, N형 웰(13)과, N형 웰(13)과 중첩하도록 형성된 제 3의 영역으로서의 LDD 구조의 영역(21)으로 이루어져 있다. 제 3의 영역으로서의 LDD 구조의 영역(21)에서의 불순물의 농도는, N형 웰(13)의 불순물 농도보다도 높고, 또한, N+확산층(14)의 불순물 농도보다도 낮다. 따라서, 고저항 영역을 형성하는 제 1의 노출 영역(13R)은 LDD 구조의 영역(21)으로 구성되어 있다. P형 반도체 기판(11)의 표면에서, LDD 구조의 영역(21), N형 웰(13) 및 N+확산층(14)은 서로 중첩하고 있다.
LDD 구조의 영역(21)의 불순물 농도는, 예를 들면, 4×1013내지 4×1014(㎝-2)이다.
이상과 같이, 제 1의 영역의 구성이 다른 점을 제외하면, 제 2의 실시예에 관한 반도체 보호 소자(20)는 제 1의 실시예에 관한 반도체 보호 소자(10)와 동일한 구조를 갖고 있다. 도 18에 있어서, 도 1의 반도체 보호 소자(10)의 구성 요소와 동일한 구성 요소에는 동일한 참조 부호를 병기하였다.
N형 웰(13)의 불순물 농도와 LDD 구조의 영역(21)의 불순물 농도를 비교하면, 일반적으로는, LDD 구조의 영역(21)의 불순물 농도가 N형 웰(13)의 불순물 농도보다 크다. 이 때문에, LDD 영역의 단위 길이당의 저항값은 N형 웰보다도 작고,점유 면적은 N형 웰보다도 크고, 또한, 전위 기울기는 N형 웰보다도 작아진다. 이 때문에, 제 2의 실시예에 관한 반도체 보호 소자(20)에 있어서는, 제 1의 실시예에 관한 반도체 보호 소자(10)의 구성에 LDD 구조의 영역(21)의 구조가 부가되었기 때문에, 제 1의 실시예에 관한 반도체 보호 소자(10)보다도 정전기 방전(ESD)에 대한 더 큰 내성을 얻을 수 있다.
이하, 제 2의 실시예에 관한 반도체 보호 소자(20)의 제조 방법의 한 예를 설명한다.
우선, 도 5 내지 도 7에 도시한 과정과 같은 과정에 의해, P형 반도체 기판(11)에 N형 웰(13)을 형성한다.
이어서, P형 반도체 기판(11)에 N형 불순물을 도입하고, P형 반도체 기판(11)의 표면에 LDD 구조의 영역(21)을 형성한다.
이하, 제 1의 실시예에 관한 반도체 보호 소자(10)의 제조 과정과 같은 과정을 실시함에 의해, 제 2의 실시예에 관한 반도체 보호 소자(20)가 제조된다.
도 19는, 제 2의 실시예에 관한 반도체 보호 소자(20)를 구비하는 반도체 장치(120)의 단면도이다. 또한, 도 19에서, 도 17에 도시한 반도체 장치(110)의 구성 요소와 동일한 구성 요소에는 동일한 부호를 붙여서 나타낸다.
도 17에 도시한 반도체 장치(110)에서는, LDD 구조의 영역(116)은 게이트 절연막(113)의 단부(도 17에서 우측의 단부)로부터 제 2의 실리사이드층(12B)의 아래쪽, 즉, N형 웰(13)과 중첩하지 않는 영역까지밖에 형성되어 있지 않았지만, 반도체 장치(120)에서는, LDD 구조의 영역(21)은 N형 웰(13)과 전체적으로 중첩하도록형성되어 있다. 이 점을 제외하면, 반도체 장치(120)는 도 17에 도시한 반도체 장치(110)와 동일한 구조를 갖고 있다.
반도체 장치(120)는 제 2의 실시예에 관한 반도체 보호 소자(20)의 구조를 그대로 구비하고 있기 때문에, 제 2의 실시예에 관한 반도체 보호 소자(20)에 의해 주어지는 효과를 그대로 갖는다.
이하, 반도체 장치(120)의 제조 방법의 한 예를 설명한다.
반도체 장치(120)의 제조에 있어서는, 도 17에 도시한 반도체 장치(110)의 제조 방법에서, LDD 구조의 영역(116)의 길이를 변경한다. 다른 과정에 변경을 가하지 않으면서 LDD 구조의 영역(116)의 길이를 변경하는 것만으로, 반도체 장치(110)의 제조 방법과 같은 방법에 의해, 반도체 장치(120)를 제조할 수 있다.
또한, 상기 실시예에 있어서, 반도체 보호 소자(20)가 N채널 MOS 트랜지스터를 사용하여 구성되었지만, 기판(11) 및 그 밖의 구성 요소의 도전형을 전부 반대로 하여, 본 실시예에 관한 반도체 보호 소자(20)를 P채널 MOS 트랜지스터로서 구성하는 것도 가능하다.
또한, 제 2의 실시예에 관한 반도체 보호 소자(20)는, P형 반도체 기판상의 소자로서 구성하였지만, N형 반도체 기판상의 소자 또는 SOI(Silicon On Insulator)상의 소자로서 구성하는 것도 가능하다.
제 3의 실시예
도 20은, 본 발명의 제 3의 실시예에 관한 반도체 보호 소자(30)의 단면도이다.
제 3의 실시예에 관한 반도체 보호 소자(30)는, 도 1에 도시한 제 1의 실시예에 관한 반도체 보호 소자(10)와 비교하여, 제 1의 영역의 구성이 다르다.
도 1에 도시한 제 1의 실시예에 관한 반도체 보호 소자(10)에서는, 제 1의 영역은 N형 웰(13)로 형성되어 있지만, 본 실시예에 관한 반도체 보호 소자(30)에서는, 제 1의 영역은 P형 반도체 기판(11)의 표면에 형성된 LDD 구조의 영역(31)으로 이루어져 있다. 따라서, 고저항 영역을 형성하는 제 1의 노출 영역(13R)은 LDD 구조의 영역(31)으로 구성된다. LDD 구조의 영역(31)은 P형 반도체 기판(11)의 표면에서 N+확산층(14)과 중첩하고 있다.
LDD 구조의 영역(31)의 불순물 농도는, 예를 들면, 4×1013내지 4×1014(㎝-2)이다.
이상과 같이, 제 1의 영역의 구성이 다른 점을 제외하고, 제 3의 실시예에 관한 반도체 보호 소자(30)는 제 1의 실시예에 관한 반도체 보호 소자(10)와 동일한 구조를 갖고 있다. 도 20에서, 도 5 내지 도 16에 도시된 반도체 보호 소자(10)의 구성 요소와 동일한 구성 요소에는 동일한 참조 부호를 병기한다.
본 실시예에 관한 반도체 보호 소자(30)에서도, 제 1의 실시예에 관한 반도체 보호 소자(10)와 마찬가지로, 저항 소자는, 고저항 영역(제 1의 노출 영역(13R)), 중저항 영역(제 2의 노출 영역(14R)) 및 저저항 영역(실리사이드층(12))의 3종류의 저항 영역으로 형성된다. 이 때문에, 소면적이면서, 정전기 방전(ESD)에 대한 높은 내성을 갖는 저항 소자 또는 정전기 보호 회로를 형성할 수 있다.
이하, 본 실시예에 관한 반도체 보호 소자(30)의 제조 방법의 한 예를 설명한다.
우선, 도 5 내지 도 7에 도시한 과정과 같은 과정에 의해, P형 반도체 기판(11)에 N형 웰(13) 대신에 LDD 구조의 영역(31)을 형성한다.
이하, 제 1의 실시예에 관한 반도체 보호 소자(10)의 제조 과정과 같은 과정을 실시함에 의해, 본 실시예에 관한 반도체 보호 소자(30)가 제조된다.
도 21은, 본 실시예에 관한 반도체 보호 소자(30)를 구비하는 반도체 장치(130)의 단면도이다. 또한, 도 21에서, 도 17에 도시한 반도체 장치(110)의 구성 요소와 동일한 기능을 갖는 구성 요소에는 동일한 부호를 붙여서 나타낸다.
도 17에 도시한 반도체 장치(110)에서는, LDD 구조의 영역(116)은 게이트 절연막(113)의 단부(도 17에서의 우측의 단부)로부터 제 2의 실리사이드층(12B)의 아래쪽, 즉, 제 2의 N+확산층(14B)과 부분적으로 중첩하는 영역까지밖에 형성되어 있지 않았지만, 반도체 장치(130)에서는, 도 19에 도시한 반도체 장치(120)의 경우와 마찬가지로, LDD 구조의 영역(31)은 제 2의 N+확산층(14B) 및 제 3의 N+확산층(14C)과 전체적으로 중첩하도록 형성되어 있다.
또한, 반도체 장치(130)에는, 반도체 장치(110)에는 형성되어 있던 N형 웰(13)은 형성되어 있지 않다.
이들의 점을 제외하고, 반도체 장치(130)는 도 17에 도시한 반도체장치(110)와 동일한 구조를 갖고 있다.
반도체 장치(130)는 본 실시예에 관한 반도체 보호 소자(30)의 구조를 그대로 구비하고 있기 때문에, 본 실시예에 관한 반도체 보호 소자(30)에 의해 주어지는 효과를 그대로 갖는다.
이하, 제 3의 실시예의 반도체 장치(130)의 제조 방법의 한 예를 설명한다.
반도체 장치(130)는, 도 19에 도시한 반도체 장치(120)의 제조 방법에서 N형 웰(13)을 형성하는 과정을 제외한 모든 과정을 마찬가지로 실시함에 의해, 제조할 수 있다.
또한, 본 실시예에 관한 반도체 보호 소자(30)가 N채널 MOS 트랜지스터를 사용하여 구성되었지만, 기판(11) 및 그 밖의 구성 요소의 도전형을 전부 반대로 하여, 본 실시예에 관한 반도체 보호 소자(30)를 P채널 MOS 트랜지스터로서 구성하는 것도 가능하다.
또한, 본 실시예에 관한 반도체 보호 소자(30)는, P형 반도체 기판상의 소자로서 구성하였지만, N형 반도체 기판상의 소자 또는 SOI(Silicon On Insulator)상의 소자로서 구성하는 것도 가능하다.
제 4의 실시예
도 22는, 본 발명의 제 4의 실시예에 관한 반도체 보호 소자(40)의 단면도이다.
본 실시예에 관한 반도체 보호 소자(40)는, 도 18에 도시한 제 2의 실시예에 관한 반도체 보호 소자(20)와 비교하여, 이하의 점이 다르다.
즉, 본 실시예에 관한 반도체 보호 소자(40)에서는, 도 18에 도시한 반도체 보호 소자(20)에서 제 1의 노출 영역(또는, 제 1의 표면 영역)(13R)을 형성하고 있던 LDD 구조의 영역(21) 대신에, 필드 산화막(41)이 형성되어 있다. 이 점을 제외하면, 본 실시예에 관한 반도체 보호 소자(40)는 제 2의 실시예에 관한 반도체 보호 소자(20)와 동일한 구조를 갖고 있다.
이와 같이, 필드 산화막(41)을 형성함에 의해, 제 1의 노출 영역(13R)은 사라지지만, 필드 산화막(41)이 제 1의 노출 영역(13R)과 같은 기능을 이루기 때문에, 본 실시예에 관한 반도체 보호 소자(40)는 제 1의 실시예에 관한 반도체 보호 소자(10)와 같은 효과를 이룬다. 즉, 제 4의 실시예에 관한 반도체 보호 소자(40)에 의하면, 3종류의 저항 영역이 혼재함에 의해, 소면적이면서, 정전기 방전(ESD)에 대한 높은 내성을 갖는 저항 소자 또는 정전기 보호 회로를 형성할 수 있다.
또한, 본 실시예에 관한 반도체 보호 소자(40)는 제 2의 실시예에 관한 반도체 보호 소자(20)를 기본으로 하였지만, 도 1에 도시한 제 1의 실시예에 관한 반도체 보호 소자(10) 또는 도 20에 도시한 제 3의 실시예에 관한 반도체 보호 소자(30)를 기본으로 하는 것이 가능하다.
즉, 제 1의 실시예에 관한 반도체 보호 소자(10)에서의 N형 웰(13)의 제 1의 노출 영역(13R) 또는 제 3의 실시예에 관한 반도체 보호 소자(30)에서의 LDD 구조의 영역(31)의 제 1의 노출 영역(13R)에 필드 산화막(41)을 형성하는 것도 가능하다.
이하, 본 실시예에 관한 반도체 보호 소자(40)의 제조 방법의 한 예를 설명한다.
우선, 도 5 내지 도 7에 도시한 과정과 같은 과정에 의해, P형 반도체 기판(11)에 N형 웰(13)을 형성한다.
이어서, 공지의 방법에 의해, N형 웰(13) 내에 필드 산화막(41)을 형성한다.
이하, 제 2의 실시예에 관한 반도체 보호 소자(20)의 제조 과정과 같은 과정을 실시함에 의해, 본 실시예에 관한 반도체 보호 소자(40)가 제조된다. 또한, 필드 산화막(41)은 LDD 구성의 영역(21) 및 N+확산층(14)을 형성할 때에 마스크로서 이용할 수 있다.
도 23은, 본 실시예에 관한 반도체 보호 소자(40)를 구비하는 반도체 장치(140)의 단면도이다. 또한, 도 23에서, 도 19에 도시한 반도체 장치(120)의 구성 요소와 동일한 구성 요소에는 동일한 부호를 병기한다.
반도체 장치(140)는, 도 19에 도시한 반도체 장치(120)와 비교하여, 제 2의 N+확산층(14B) 및 제 3의 N+확산층(14C)의 사이에서 제 1의 노출 영역(13R)을 형성하고 있던 LDD 구성의 영역(21) 대신에, 필드 산화막(41)이 형성되어 있다. 이 점을 제외하고, 반도체 장치(140)는 도 19에 도시한 반도체 장치(120)와 동일한 구조를 갖고 있다.
반도체 장치(140)는 본 실시예에 관한 반도체 보호 소자(40)의 구조를 그대로 구비하고 있기 때문에, 본 실시예에 관한 반도체 보호 소자(40)에 의해 주어지는 효과를 그대로 갖는다.
이하, 반도체 장치(140)의 제조 방법의 한 예를 설명한다.
우선, P형 반도체 기판(11)에 N형 웰(13)을 형성한 후, 공지의 방법에 의해, N형 웰(13) 내에 필드 산화막(41)을 형성한다. 이하, 반도체 장치(120)의 제조 방법과 동일한 과정을 실시함에 의해, 반도체 장치(140)를 제조할 수 있다. 또한, 필드 산화막(41)은 LDD 구조의 영역(21), 제 2의 N+확산층(14B) 및 제 3의 N+확산층(14C)을 형성할 때에 마스크로서 이용할 수 있다.
또한, 본 실시예에 관한 반도체 보호 소자(40)가 N채널 MOS 트랜지스터를 사용하여 구성되었지만, 기판(11) 및 그 밖의 구성 요소의 도전형을 전부 반대로 하여, 본 실시예에 관한 반도체 보호 소자(40)를 P채널 MOS 트랜지스터로서 구성하는 것도 가능하다.
또한, 본 실시예에 관한 반도체 보호 소자(40)는, P형 반도체 기판상의 소자로서 구성하였지만, N형 반도체 기판상의 소자 또는 SOI(Silicon On Insulator)상의 소자로서 구성하는 것도 가능하다.
제 5의 실시예
도 24는, 본 발명의 제 5의 실시예에 관한 반도체 보호 소자(50)의 단면도이다.
본 실시예에 관한 반도체 보호 소자(50)는, 도 18에 도시한 제 2의 실시예에 관한 반도체 보호 소자(20)와 비교하여, 이하의 점이 다르다.
즉, 본 실시예에 관한 반도체 보호 소자(50)에서는, 도 24에 도시된 바와 같이, P형 반도체 기판(11) 상의 제 1의 노출 영역(또는, 제 1의 표면 영역)(13R)에 게이트 산화막(51)과, 게이트 산화막(51)상에 형성된 게이트 전극(52)과, 게이트 산화막(51) 및 게이트 전극(52)의 주위에 형성된 측벽(53)으로 이루어지는 게이트 전극 구조가 형성되어 있다. LDD 구조의 영역(21)은, 게이트 산화막(51)의 아래쪽의 영역에는 형성되어 있지 않다. 이들의 점을 제외하면, 본 실시예에 관한 반도체 보호 소자(50)는 도 18에 도시한 제 2의 실시예에 관한 반도체 보호 소자(20)와 동일한 구조를 갖고 있다.
상술한 제 1 내지 제 3의 실시예에 관한 반도체 보호 소자(10, 20 및 30)에서는, N+확산층(14)을 형성하는 고농도 N형 불순물 주입 공정에서 사용되는 마스크 패턴에 의해, 고저항 영역(13R)이 결정된다.
이에 대해, 본 실시예에 관한 반도체 보호 소자(50)에서는, 고저항 영역(13R)은 기판상에 형성한 다결정 실리콘(polycrystalline silicon)의 위치에 의해 결정된다. 이 다결정 실리콘은 트랜지스터의 게이트 전극(52)을 형성하는 공정에서 형성되기 때문에, N+확산층(14)을 형성하는 고농도 N형 불순물 주입 공정에서 사용되는 마스크 패턴과 비교하여, 보다 고정밀도이면서 보다 미세하게 가공하는 것이 가능하다. 따라서, 본 실시예에 관한 반도체 보호 소자(50)는, 제 1 내지 제 3의 실시예에 관한 반도체 보호 소자(10, 20 및 30)와 비교하여, 보다 고정밀도이면서 보다 미세하게 설계하는 것이 가능하다.
이하, 본 실시예에 관한 반도체 보호 소자(50)의 제조 방법의 한 예를 설명한다.
우선, 도 5 내지 도 7에 도시한 과정과 같은 과정에 의해, P형 반도체 기판(11)에 N형 웰(13)을 형성한다.
이어서, 포토리소그래피 및 드라이 에칭에 의해, P형 반도체 기판(11)상에 게이트 절연막(51) 및 게이트 전극(52)을 형성한다.
그 후, 게이트 전극(52)을 마스크로 하여, P형 반도체 기판(11)에 N형 불순물을 도입하고, LDD 구조의 영역(21)을 형성한다.
이어서, 게이트 절연막(51) 및 게이트 전극(52)의 주위에 측벽(53)을 형성한다.
이어서, 도 8 내지 도 10에 도시한 과정과 같은 과정에 의해, N+확산층(14)을 형성한다. 이 경우, N+확산층(14)을 형성할 때에는, 게이트 전극(52) 및 측벽(53)이 마스크로서 작용한다.
이어서, 도 11 내지 도 16에 도시한 과정과 같은 과정에 의해, N+확산층(14)상에 실리사이드층(12)을 형성한다.
이상의 과정을 경유하여, 도 24에 도시한 반도체 장치(50)가 형성된다.
도 25는, 본 실시예에 관한 반도체 보호 소자(50)를 구비하는 반도체 장치(150)의 단면도이다. 또한, 도 25에서, 도 19에 도시한 반도체 장치(120)의 구성 요소와 동일한 구성 요소에는 동일한 부호를 병기한다.
반도체 장치(150)에서는, P형 반도체 기판(11)상의 제 1의 노출 영역(제 1의표면 영역)상에 형성된 게이트 산화막(51)과, 게이트 산화막(51)상에 형성된 게이트 전극(52)과, 게이트 산화막(51) 및 게이트 전극(52)의 주위에 형성된 측벽(53)으로 이루어지는 게이트 전극 구조가 형성되어 있다. LDD 구조의 영역(21)은, 게이트 산화막(51)의 아래쪽의 영역에는 형성되어 있지 않다. 이들의 점을 제외하면, 제 5의 실시예의 반도체 장치(150)는 도 19에 도시한 반도체 장치(120)와 동일한 구조를 갖고 있다.
반도체 장치(150)는 본 실시예에 관한 반도체 보호 소자(50)의 구조를 그대로 구비하고 있기 때문에, 본 실시예에 관한 반도체 보호 소자(50)에 의해 주어지는 효과를 그대로 갖는다.
이하, 반도체 장치(150)의 제조 방법의 한 예를 설명한다.
도 19에 도시한 반도체 장치(120)를 제조할 때에, 제 1의 실리사이드층(12A)과 제 2의 실리사이드층(12B)과의 사이에, 게이트 산화막(113)과 게이트 전극(114)과 측벽(115)으로 이루어지는 게이트 전극 구조가 형성되는데, 반도체 장치(150)를 제조할 때에는, 도 19에 도시된 게이트 전극 구조와 동시에, 게이트 산화막(51)과 게이트 전극(52)과 측벽(53)으로 이루어지는 게이트 전극 구조도 형성한다. 이 이외는 반도체 장치(120)의 제조 과정과 같은 과정을 실시함에 의해, 반도체 장치(150)를 제조할 수 있다.
또한, 본 실시예에 관한 반도체 보호 소자(50)가 N채널 MOS 트랜지스터를 사용하여 구성되었지만, 기판(11) 및 그 밖의 구성 요소의 도전형을 전부 반대로 하여, 본 실시예에 관한 반도체 보호 소자(50)를 P채널 MOS 트랜지스터로서 구성하는것도 가능하다.
또한, 본 실시예에 관한 반도체 보호 소자(50)는, P형 반도체 기판상의 소자로서 구성하였지만, N형 반도체 기판상의 소자 또는 SOI(Silicon On Insulator)상의 소자로서 구성하는 것도 가능하다.
본 발명은 상기 실시예에 제한되지 않으며, 본 발명의 취지와 범위 내에서 변경 및 수정될 수 있음은 자명하다.
이상과 같이, 본 발명에 관한 반도체 보호 소자에서는, 고저항 영역을 이루는 노출 영역의 주위에 중저항 영역을 이루는 제 2의 노출 영역이 형성되고, 또한, 제 2의 노출 영역의 주위에 저저항 영역을 이루는 실리사이드층이 형성된다. 이 때문에, 반도체 보호 소자의 저항값이 위치에 따라 단계적으로 변화하고, 고저항 영역에 발열이 집중하는 일이 없다. 따라서, 종래의 반도체 보호 소자와 같이 고저항 영역만으로 저항 소자를 형성하는 경우와 비교하여, 정전기 파괴에 대한 내성을 높일 수 있다.
또한, 본 발명에 관한 반도체 보호 소자에서는, 저항 소자는, 고저항 영역(노출 영역), 중저항 영역(제 2의 노출 영역) 및 저저항 영역(실리사이드층)의 3종류의 저항 영역으로 형성되어 있기 때문에, 저항 소자를 저저항 영역 또는 중저항 영역만으로 형성한 반도체 보호 소자와 비교하여, 소망하는 저항값을 보다 작은 면적으로 달성할 수 있고, 반도체 보호 소자 전체의 면적을 작게 하는 것이 가능하다.
이와 같이, 본 발명에 관한 반도체 보호 소자에 의하면, 3종류의 저항 영역이 혼재함에 의해, 소면적이면서, 정전기 방전(ESD)에 대한 높은 내성을 갖는 저항 소자 또는 정전기 보호 회로를 형성할 수 있다.
Claims (56)
- 제 1의 불순물 농도를 갖는 제 1의 영역과, 상기 제 1의 영역의 불순물 농도보다도 높은 제 2의 불순물 농도를 갖는 한 쌍의 제 2의 영역을 갖는 반도체 기판과,상기 제 2의 영역 각각의 표면과 접하도록 각각 형성된 실리사이드층을 포함하며,상기 제 1의 영역은 상기 실리사이드층으로 덮이지 않는 제 1의 표면 영역을 구비하고 상기 제 2의 영역은 상기 실리사이드층으로 덮이지 않는 제 2의 표면 영역을 구비하고,상기 실리사이드층 각각은 상기 제 2의 표면 영역의 각각이 상기 제 1의 표면 영역과 연속하도록 그리고 상기 제 2의 표면 영역의 각각이 노출되도록 형성되며,상기 실리사이드층 각각은 상대적으로 낮은 저항값을 갖는 저저항 영역을 구성하고, 상기 제 2의 표면 영역 각각은 중간 저항값을 갖는 중저항 영역을 구성하며, 상기 제 1의 표면 영역은 상대적으로 높은 저항값을 갖는 고저항 영역을 구성하는 것을 특징으로 하는 반도체 보호 소자.
- 제 1항에 있어서,상기 제 1의 표면 영역 또는 상기 제 1의 노출 영역 상에 필드 산화막이 형성되는 것을 특징으로 하는 반도체 보호 소자.
- 제 1항에 있어서,상기 제 1의 표면 영역 또는 상기 제 1의 노출 영역 상에 게이트 전극 구조가 형성되는 것을 특징으로 하는 반도체 보호 소자.
- 제 1의 불순물 농도를 갖는 제 1의 영역과, 상기 제 1의 영역의 불순물 농도보다도 높은 제 2의 불순물 농도를 갖는 한 쌍의 제 2의 영역을 갖는 반도체 기판과,상기 제 2의 영역 각각의 표면과 접하도록 부분적으로 각각 형성된 실리사이드층을 포함하며,상기 제 1의 영역은 상기 반도체 기판의 표면 상에 노출된 제 1의 노출 영역을 구비하고, 상기 실리사이드층의 각각은, 상기 제 1의 노출 영역과 연속하여 접하도록 상기 반도체 기판의 표면 상에 상기 제 2의 영역의 각각의 일부를 노출시키는 제 2의 노출 영역을 갖도록 형성되고,상기 제 1의 노출 영역은 상기 두 개의 제 2의 영역 사이에 끼이고,상기 실리사이드층의 각각은 상대적으로 낮은 저항값을 갖는 저저항 영역을 구성하고, 상기 제 2의 영역의 상기 제 2의 노출 영역의 각각은 중간 저항값을 갖는 중저항 영역을 구성하며, 상기 제 1의 영역의 상기 제 1의 노출 영역은 상대적으로 높은 저항값을 갖는 고저항 영역을 구성하는 것을 특징으로 하는 반도체 보호소자.
- 제 4항에 있어서,상기 제 1의 영역은 웰 영역으로 이루어지는 것을 특징으로 하는 반도체 보호 소자.
- 제 4항에 있어서,상기 제 1의 영역은, 상기 반도체 기판의 표면 상에서 상기 제 2의 영역과 중첩되도록 상기 반도체 기판의 표면 상에 형성되는 것을 특징으로 하는 반도체 보호 소자.
- 제 6항에 있어서,상기 제 1의 영역의 상기 제 1의 불순물 농도는, 웰 영역이 상기 반도체 기판 상에 형성된다고 가정하면, 상기 웰 영역의 불순물 농도보다 더 높은 것을 특징으로 하는 반도체 보호 소자.
- 제 4항에 있어서,상기 제 1의 표면 영역 또는 상기 제 1의 노출 영역 상에 필드 산화막이 형성되는 것을 특징으로 하는 반도체 보호 소자.
- 제 4항에 있어서,상기 제 1의 표면 영역 또는 상기 제 1의 노출 영역 상에 게이트 전극 구조가 형성되는 것을 특징으로 하는 반도체 보호 소자.
- 제 4항에 있어서,상기 제 2의 노출 영역의 표면 길이는 상기 제 1의 노출 영역의 표면 길이 이상인 것을 특징으로 하는 반도체 보호 소자.
- 제 4항에 있어서,상기 제 2의 노출 영역의 표면 길이는 상기 제 2의 영역의 깊이 이상인 것을 특징으로 하는 반도체 보호 소자.
- 제 1의 불순물 농도의 제 1의 영역과 상기 제 1의 영역의 불순물 농도보다 더 높은 제 2의 불순물 농도를 갖는 한 쌍의 제 2의 영역을 구비하는 반도체 기판을 포함하고,상기 제 1의 영역은 웰 영역으로 이루어지고,상기 제 1의 영역 상에, 상기 제 1의 불순물 농도보다는 높고 상기 제 2의 불순물 농도보다는 낮은 제 3의 불순물 농도의 제 3의 영역이 형성되고,상기 제 3의 영역은 상기 두 개의 제 2의 영역에 끼이고, 상기 반도체 기판의 표면 상에서 노출되는 제 1의 노출 영역을 구성하며, 상기 반도체 기판의 표면상에서, 상기 제 3의 영역과 상기 제 2의 영역은 서로 중첩되며,상기 실리사이드층의 각각은, 상기 제 1의 노출 영역과 연속하여 접하도록 상기 반도체 기판의 표면 상에 상기 제 2의 영역의 각각의 일부를 노출시키는 제 2의 노출 영역을 갖도록 형성되고,상기 실리사이드층의 각각은 상대적으로 낮은 저항값을 갖는 저저항 영역을 구성하고, 상기 제 2의 영역의 상기 제 2의 노출 영역의 각각은 중간 저항값을 갖는 중저항 영역을 구성하며, 상기 제 3의 영역의 상기 제 1의 노출 영역은 상대적으로 높은 저항값을 갖는 고저항 영역을 구성하는 것을 특징으로 하는 반도체 보호 소자.
- 제 12항에 있어서,상기 제 1의 표면 영역 또는 상기 제 1의 노출 영역 상에 필드 산화막이 형성되는 것을 특징으로 하는 반도체 보호 소자.
- 제 12항에 있어서,상기 제 1의 표면 영역 또는 상기 제 1의 노출 영역 상에 게이트 전극 구조가 형성되는 것을 특징으로 하는 반도체 보호 소자.
- 제 12항에 있어서,상기 제 2의 노출 영역의 표면 길이는 상기 제 1의 노출 영역의 표면 길이이상인 것을 특징으로 하는 반도체 보호 소자.
- 제 12항에 있어서,상기 제 2의 노출 영역의 표면 길이는 상기 제 2의 영역의 깊이 이상인 것을 특징으로 하는 반도체 보호 소자.
- 반도체 기판에 불순물을 주입하여 제 1의 불순물 농도의 제 1의 영역을 형성하는 제 1의 단계와;상기 반도체 기판의 표면 상의 상기 제 1의 영역의 양측에 상기 제 1의 불순물 농도보다 더 높은 제 2의 불순물 농도를 갖는 한 쌍의 제 2의 영역을 형성하는 제 2의 단계; 및상기 제 2의 영역의 표면과 접하여 실리사이드층을 형성하는 제 3의 단계를 포함하고,상기 제 3의 단계에서, 상기 제 1의 영역이 상기 실리사이드층에 의해 덮이지 않는 제 1의 표면 영역을 구비하고 상기 제 2의 영역이 상기 실리사이드층에 의해 덮이지 않는 제 2의 표면 영역을 구비하도록 그리고 상기 제 1의 표면 영역이 상기 두 개의 제 2의 표면 영역 사이에 끼이도록, 상기 실리사이드층의 각각이 형성되며,상기 실리사이드층의 각각은 상대적으로 낮은 저항값을 갖는 저저항 영역을 구성하고, 상기 제 2의 표면 영역의 각각은 중간 저항값을 갖는 중저항 영역을 구성하며, 상기 제 1의 표면 영역은 상대적으로 높은 저항값을 갖는 고저항 영역을 구성하는 것을 특징으로 하는 반도체 보호 소자 제조 방법.
- 반도체 기판에 불순물을 주입하여 제 1의 불순물 농도의 제 1의 영역을 형성하는 제 1의 단계와;상기 제 1의 영역에서 노출되는 제 1의 노출 영역의 양측과 상기 반도체 기판의 표면 상에 상기 제 1의 불순물 농도보다 더 높은 제 2의 불순물 농도를 갖는 한 쌍의 제 2의 영역을 형성하는 제 2의 단계; 및상기 제 2의 영역의 각각의 일부가 상기 반도체 기판의 상기 표면 상에 노출되어 상기 제 1의 영역의 상기 제 1의 노출 영역과 계속해서 접하도록 상기 제 2의 영역의 표면과 접하여 각각의 실리사이드층을 형성하는 단계를 포함하고,상기 실리사이드층의 각각은 상대적으로 낮은 저항값을 갖는 저저항 영역을 구성하고, 상기 제 2의 영역의 상기 제 2의 노출 영역의 각각은 중간 저항값을 갖는 중저항 영역을 구성하며, 상기 제 1의 영역의 상기 제 1의 노출 영역은 상대적으로 높은 저항값을 갖는 고저항 영역을 구성하는 것을 특징으로 하는 반도체 보호 소자 제조 방법.
- 제 18항에 있어서,상기 제 2의 영역 및 상기 제 1의 영역의 각각은 상기 반도체 기판의 표면 상에서 서로 중첩되는 것을 특징으로 하는 반도체 보호 소자 제조 방법.
- 제 19항에 있어서,상기 제 1의 영역의 상기 제 1의 불순물 농도는, 상기 반도체 기판 상에 웰 영역이 형성되는 것을 가정하면, 상기 웰 영역의 불순물 농도보다 높은 것을 특징으로 하는 반도체 보호 소자 제조 방법.
- 제 18항에 있어서,상기 제 2의 노출 영역의 표면 길이는 상기 제 1의 노출 영역의 표면 길이 이상인 것을 특징으로 하는 반도체 보호 소자 제조 방법.
- 제 18항에 있어서,상기 제 2의 영역의 표면 길이는 상기 제 2의 영역의 깊이 이상인 것을 특징으로 하는 반도체 보호 소자 제조 방법.
- 반도체 기판에 불순물을 주입하여 제 1의 불순물 농도의 제 1의 영역을 형성하는 단계와;상기 반도체 기판의 표면 상에서 상기 제 1의 영역과 중첩되도록, 상기 제 1의 불순물 농도보다 더 높은 제 3의 불순물 농도를 갖는 제 3의 영역을 형성하는 단계와;상기 제 3의 영역에서 노출되는 제 1의 노출 영역의 양측과 상기 반도체 기판의 표면 상에, 상기 제 3의 영역의 불순물의 농도보다 더 높은 제 2의 불순물 농도를 갖는 한 쌍의 제 2의 영역을 형성하는 단계와;상기 제 2의 영역의 각각의 일부가 상기 반도체 기판의 상기 표면 상에 노출되어 상기 제 1의 영역의 상기 제 1의 노출 영역과 계속해서 접하도록 상기 제 2의 영역의 표면과 접하여 각각의 실리사이드층을 형성하는 단계를 포함하고,상기 실리사이드층의 각각은 상대적으로 낮은 저항값을 갖는 저저항 영역을 구성하고, 상기 제 2의 영역의 상기 제 2의 노출 영역의 각각은 중간 저항값을 갖는 중저항 영역을 구성하며, 상기 제 3의 영역의 상기 제 1의 노출 영역은 상대적으로 높은 저항값을 갖는 고저항 영역을 구성하는 것을 특징으로 하는 반도체 보호 소자 제조 방법.
- 제 23항에 있어서,상기 제 2의 노출 영역의 표면 길이는 상기 제 1의 노출 영역의 표면 길이 이상인 것을 특징으로 하는 반도체 보호 소자 제조 방법.
- 제 23항에 있어서,상기 제 2의 노출 영역의 표면 길이는 상기 제 2의 영역의 깊이 이상인 것을 특징으로 하는 반도체 보호 소자 제조 방법.
- 제 1의 불순물 농도의 제 1의 영역, 및 상기 제 1의 영역의 불순물 농도보다더 높은 제 2의 불순물 농도를 각각 구비하는 제 1의 "제 2의 영역", 제 2의 "제 2의 영역", 제 3의 "제 2의 영역"을 구비하는 반도체 기판과;상기 제 1의 "제 2의 영역", 제 2의 "제 2의 영역", 및 제 3의 "제 2의 영역" 각각의 표면과 접하도록 각각 형성되는 실리사이드층과;상기 제 1의 "제 2의 영역"의 표면과 접하도록 형성된 상기 실리사이드층 상에 형성되는 소스 전극 및 드레인 전극의 어느 한쪽과;상기 제 1의 "제 2의 영역" 및 상기 제 2의 "제 2의 영역"의 표면과 접하도록 형성된 상기 실리사이드층 사이에 구성되는 게이트 전극; 및상기 제 3의 "제 2의 영역"의 표면과 접하도록 형성된 상기 실리사이드층 상에 형성되는 상기 소스 전극 및 상기 드레인 전극의 나머지 한쪽을 포함하고,상기 제 1의 영역, 상기 제 2의 "제 2의 영역", 및 상기 제 3의 "제 2의 영역"은, 각각, 상기 제 2의 "제 2의 영역" 및 제 3의 "제 2의 영역"의 표면과 접하도록 형성된 상기 실리사이드층 사이에 모두 위치되며 상기 실리사이드층으로 모두 피복되지 않는 제 1의 표면 영역, 제 2의 "제 2의 표면 영역", 및 제 3의 "제 2의 표면 영역"을 구비하고,상기 제 1의 영역은 상기 제 2의 "제 2의 표면 영역'과 제 3의 "제 2의 표면 영역" 사이에 끼이도록 형성되고,상기 실리사이드층의 각각은, 상기 제 2의 "제 2의 표면 영역" 및 제 3의 "제 2의 표면 영역"이 상기 제 1의 표면 영역의 표면과 접하고 상기 제 2의 "제 2의 표면 영역"과 상기 제 3의 "제 2의 표면 영역"을 노출시키도록 형성되며;상기 실리사이드층의 각각은 상대적으로 낮은 저항값을 갖는 저저항 영역을 구성하고, 상기 제 2의 표면 영역의 각각은 중간 저항값을 갖는 중저항 영역을 구성하며, 상기 제 1의 표면 영역은 상대적으로 높은 저항값을 갖는 고저항 영역을 구성하는 것을 특징으로 하는 반도체 장치.
- 제 26항에 있어서,상기 제 1의 표면 영역 또는 상기 제 1의 노출 영역 상에 필드 산화막이 형성되는 것을 특징으로 하는 반도체 장치.
- 제 26항에 있어서,상기 제 1의 표면 영역 또는 상기 제 1의 노출 영역 상에 게이트 전극 구조가 형성되는 것을 특징으로 하는 반도체 장치.
- 제 1의 불순물 농도의 제 1의 영역, 및 상기 제 1의 영역의 불순물 농도보다 더 높은 제 2의 불순물 농도를 각각 구비하는 제 1의 "제 2의 영역", 제 2의 "제 2의 영역", 제 3의 "제 2의 영역"을 구비하는 반도체 기판과;상기 제 1의 "제 2의 영역", 제 2의 "제 2의 영역", 및 제 3의 "제 2의 영역" 각각의 표면과 접하도록 각각 형성되는 실리사이드층과;상기 제 1의 "제 2의 영역"의 표면과 접하도록 형성된 상기 실리사이드층 상에 형성되는 소스 전극 및 드레인 전극의 어느 한쪽과;상기 제 1의 "제 2의 영역" 및 상기 제 2의 "제 2의 영역"의 표면과 접하도록 형성된 상기 실리사이드층 사이에 구성되는 게이트 전극; 및상기 제 3의 "제 2의 영역"의 표면과 접하도록 형성된 상기 실리사이드층 상에 형성되는 상기 소스 전극 및 상기 드레인 전극의 나머지 한쪽을 포함하고,상기 제 1의 영역은 상기 제 2의 "제 2의 영역"과 상기 제 3의 "제 2의 영역" 사이의 상기 반도체 기판의 표면 상에 제 1의 노출 영역을 구비하고,상기 실리사이드층의 각각은, 상기 제 2의 "제 2의 영역" 및 상기 제 3의 "제 2의 영역"과 연속하여 접하는 제 2의 노출 영역을 갖도록 형성되고,상기 제 1의 노출 영역은 상기 제 2의 "제 2의 영역"과 상기 제 3의 "제 2의 영역" 사이에 끼이며,상기 실리사이드층의 각각은 상대적으로 낮은 저항값을 갖는 저저항 영역을 구성하고, 상기 제 2의 "제 2의 영역"과 제 3의 "제 2의 영역"의 상기 제 2의 노출 영역의 각각은 중간 저항값을 갖는 중저항 영역을 구성하고, 상기 제 1의 영역의 사기 제 1의 노출 영역은 상대적으로 높은 저항값을 갖는 고저항 영역을 구성하는 것을 특징으로 하는 반도체 장치.
- 제 29항에 있어서,상기 제 1의 영역은 웰 영역으로 이루어지는 것을 특징으로 하는 반도체 장치.
- 제 29항에 있어서,상기 제 1의 영역은 상기 반도체 기판의 표면 상에 형성되고 상기 제 1의 영역 및 상기 제 2의 영역은 상기 반도체 기판의 표면 상에서 서로 중첩되는 것을 특징으로 하는 반도체 장치.
- 제 31항에 있어서,상기 제 1의 영역의 상기 제 1의 불순물 농도는, 상기 반도체 기판에 웰 영역이 형성되는 것으로 가정하면, 상기 웰 영역의 불순물 농도보다 더 높은 것을 특징으로 하는 반도체 장치.
- 제 29항에 있어서,상기 제 1의 표면 영역 또는 상기 제 1의 노출 영역 상에 필드 산화막이 형성되는 것을 특징으로 하는 반도체 장치.
- 제 29항에 있어서,상기 제 1의 표면 영역 또는 상기 제 1의 노출 영역 상에 게이트 전극 구조가 형성되는 것을 특징으로 하는 반도체 장치.
- 제 29항에 있어서,상기 제 2의 노출 영역의 표면 길이는 상기 제 1의 노출 영역의 표면 길이이상인 것을 특징으로 하는 반도체 장치.
- 제 29항에 있어서,상기 제 2의 노출 영역의 표면 길이는 상기 제 2의 영역의 깊이 이상인 것을 특징으로 하는 반도체 장치.
- 제 1의 불순물 농도의 제 1의 영역과, 상기 제 1의 영역의 불순물 농도보다 더 높은 제 2의 불순물 농도를 각각 갖는 제 1의 "제 2의 영역", 제 2의 "제 2의 영역", 및 제 3의 "제 2의 영역", 및 상기 제 1의 불순물 농도보다 더 높으며 상기 제 2의 불순물 농도보다 더 낮은 불순물 농도를 갖는 제 3의 영역을 구비하는 반도체 기판과;상기 제 1의 "제 2의 영역", 제 2의 "제 2의 영역" 및 제 3의 "제 2의 영역"의 각각의 표면과 접하도록 각각 형성되는 실리사이드층과;상기 제 1의 "제 2의 영역"의 표면과 접하도록 형성된 상기 실리사이드 상에 형성되는 소스 전극 및 드레인 전극 중 어느 한쪽과;상기 제 1의 "제 2의 영역" 및 제 2의 "제 2의 영역"의 표면과 접하도록 형성된 상기 실리사이드층 사이에 구성되는 게이트 전극; 및상기 제 3의 "제 2의 영역"의 표면과 접하도록 형성된 상기 실리사이드 상에 형성되는 상기 소스 전극 및 드레인 전극 중 나머지 한쪽을 포함하고,상기 제 1의 영역은 웰 영역으로 구성되고,상기 제 3의 영역은 상기 제 1의 영역 상에 형성되고,상기 제 3의 영역은 상기 제 2의 "제 2의 영역"과 상기 제 3의 "제 2의 영역" 사이에서 상기 반도체 기판의 표면, 및 상기 반도체 기판의 표면 상에 노출되는 제 1의 노출 영역을 구성하고, 상기 제 3의 영역과 상기 제 2의 영역은 서로 중첩되며,상기 실리사이드층의 각각은, 상기 제 2의 "제 2의 영역" 및 상기 제 3의 "제 2의 영역"과 연속하여 접하는 제 2의 노출 영역을 갖도록 형성되고,상기 실리사이드층의 각각은 상대적으로 낮은 저항값을 갖는 저저항 영역을 구성하고, 상기 제 2의 "제 2의 영역" 및 제 3의 "제 2의 영역"의 상기 제 2의 노출 영역의 각각은 중간 저항값을 갖는 중저항 영역을 구성하며, 상기 제 1의 영역의 상기 제 1의 노출 영역은 상대적으로 높은 저항값을 갖는 고저항 영역을 구성하는 것을 특징으로 하는 반도체 장치.
- 제 37항에 있어서,상기 제 1의 표면 영역 또는 상기 제 1의 노출 영역 상에 필드 산화막이 형성되는 것을 특징으로 하는 반도체 장치.
- 제 37항에 있어서,상기 제 1의 표면 영역 또는 상기 제 1의 노출 영역 상에 게이트 전극 구조가 형성되는 것을 특징으로 하는 반도체 장치.
- 제 37항에 있어서,상기 제 2의 노출 영역의 표면 길이는 상기 제 1의 노출 영역의 표면 길이 이상인 것을 특징으로 하는 반도체 장치.
- 제 37항에 있어서,상기 제 2의 노출 영역의 표면 길이는 상기 제 2의 영역의 깊이 이상인 것을 특징으로 하는 반도체 장치.
- 반도체 기판에 불순물을 주입하여, 제 1의 불순물 농도를 갖는 제 1의 영역을 형성하는 단계와;상기 제 1의 불순물 농도보다도 높은 불순물 농도를 각각 갖는 제 1의 "제 2의 영역", 제 2의 "제 2의 영역" 및 제 3의 "제 2의 영역"을 상기 반도체 기판에 형성하는 단계로서, 상기 제 2의 "제 2의 영역" 및 제 3의 "제 2 영역"은 상기 반도체 기판의 표면 상의 상기 제 1의 영역의 양측에 형성되는 단계와;상기 제 1 영역이 실리사이드층으로 덮이지 않는 제 1의 표면 영역을 구비하고, 상기 제 2의 "제 2의 영역" 및 상기 제 3의 "제 2의 영역이" 상기 실리사이드층으로 덮이지 않는 제 2의 표면 영역을 구비하며, 상기 제 1의 표면 영역은 2개의 상기 제 2의 표면 영역에 끼워지도록, 상기 제 1의 "제 2의 영역", 제 2의 "제 2의 영역" 및 제 3의 "제 2의 영역" 각각의 표면과 접하여 실리사이드층을 형성하는 단계와;상기 제 1의 "제 2의 영역" 및 제 2의 "제 2의 영역"의 표면과 접하여 형성된 상기 실리사이드층 사이에 게이트 전극을 형성하는 단계와;상기 제 1의 "제 2의 영역"의 표면과 접하여 형성된 상기 실리사이드층상에 소스 전극 및 드레인 전극의 어느 한쪽을 형성하고, 상기 제 3의 "제 2의 영역"의 표면과 접하여 형성된 상기 실리사이드층상에 상기 소스 전극 및 드레인 전극의 나머지 한쪽을 형성하는 단계를 포함하고,상기 실리사이드층의 각각은 상대적으로 낮은 저항값을 갖는 저저항 영역을 구성하고, 상기 제 2의 표면 영역의 각각은 중간 저항값을 갖는 중저항 영역을 구성하며, 상기 제 1의 표면 영역은 상대적으로 높은 저항값을 갖는 고저항 영역을 구성하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 42항에 있어서,상기 제 1의 표면 영역 또는 상기 제 1의 노출 영역 상에 필드 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 42항에 있어서,상기 제 1의 표면 영역 또는 상기 제 1의 노출 영역 상에 게이트 전극 구조를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 반도체 기판에 불순물을 주입하여, 제 1의 불순물 농도를 갖는 제 1의 영역을 형성하는 단계와;상기 제 1의 불순물 농도보다도 높은 불순물 농도를 각각 갖는 제 1의 "제 2의 영역", 제 2의 "제 2의 영역" 및 제 3의 "제 2의 영역"을 상기 반도체 기판에 형성하는 단계로서, 상기 제 2의 "제 2의 영역" 및 제 3의 "제 2의 영역"은, 상기 제 1의 영역이 상기 반도체 기판의 표면에 노출하는 제 1의 노출 영역을 갖도록, 상기 제 1의 노출 영역의 양측 상의 상기 반도체 기판의 표면 상에 형성되는 단계와;상기 제 2의 "제 2의 영역" 및 제 3의 "제 2의 영역"이 상기 제 1의 영역의 상기 제 1의 노출 영역과 연속적으로 접하는 제 2의 노출 영역을 갖도록, 상기 제 1의 "제 2의 영역", 상기 제 2의 "제 2의 영역" 및 상기 제 3의 "제 2의 영역" 각각의 표면과 각각 접하여 실리사이드층을 형성하는 단계와;상기 제 1의 "제 2의 영역" 및 제 2의 "제 2의 영역"의 표면과 접하여 형성된 상기 실리사이드층 사이에 게이트 전극을 형성하는 단계와;상기 제 1의 "제 2의 영역"의 표면과 접하여 형성된 상기 실리사이드층상에 소스 전극 및 드레인 전극의 어느 한쪽을 형성하고, 상기 제 3의 "제 2의 영역"의 표면과 접하여 형성된 상기 실리사이드층상에 상기 소스 전극 및 드레인 전극의 나머지 한쪽을 형성하는 단계를 포함하고,상기 실리사이드층의 각각은 상대적으로 낮은 저항값을 갖는 저저항 영역을 구성하고, 상기 제 2의 영역의 상기 제 2의 표면 영역의 각각은 중간 저항값을 갖는 중저항 영역을 구성하며, 상기 제 1의 영역의 상기 제 1의 표면 영역은 상대적으로 높은 저항값을 갖는 고저항 영역을 구성하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 45항에 있어서,상기 제 2의 영역은 상기 제 1의 영역과 중첩되도록 상기 반도체 기판의 표면 상에 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 46항에 있어서,상기 제 1의 영역의 상기 제 1의 불순물 농도는, 상기 반도체 기판 상에 웰 영역이 형성된다고 가정하면, 상기 웰 영역의 불순물 농도보다 더 높은 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 45항에 있어서,상기 제 2의 노출 영역의 표면 길이는 상기 제 2의 영역의 깊이 이상인 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 45항에 있어서,상기 제 2의 노출 영역의 표면 길이는 상기 제 2의 영역의 깊이 이상인 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 45항에 있어서,상기 제 1의 표면 영역 또는 상기 제 1의 노출 영역 상에 필드 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 45항에 있어서,상기 제 1의 표면 영역 또는 상기 제 1의 노출 영역 상에 게이트 전극 구조를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 반도체 기판에 불순물을 주입하여, 제 1의 불순물 농도를 갖는 제 1의 영역을 형성하는 단계와;상기 제 1의 불순물 농도보다도 높은 불순물 농도를 갖는 제 3의 영역을, 상기 반도체 기판의 표면에서 상기 제 1의 영역과 중첩하도록 형성하는 단계와;상기 제 3의 영역의 불순물 농도보다도 높은 불순물 농도를 각각 갖는 제 1의 "제 2의 영역", 제 2의 "제 2의 영역 및 제 3의 "제 2의 영역"을 상기 반도체 기판에 형성하는 단계로서, 상기 제 2의 "제 2의 영역" 및 제 3의 "제 2의 영역"은, 상기 제 3의 영역이 상기 반도체 기판의 표면에 노출하는 제 1의 노출 영역을 갖도록, 상기 제 1의 노출 영역의 양측 상의 상기 반도체 기판의 표면 상에 형성되는 단계와;상기 제 2의 "제 2의 영역" 및 제 3의 "제 2의 영역"이 상기 제 1의 영역의상기 제 1의 노출 영역과 연속적으로 접하도록, 상기 제 1의 "제 2의 영역", 제 2의 "제 2의 영역" 및 제 3의 "제 2의 영역"의 표면과 각각 접하여 실리사이드층을 형성하는 단계와;상기 제 1의 "제 2의 영역 및 제 2의 "제 2의 영역"의 표면과 접하여 형성된 상기 실리사이드층 사이에 게이트 전극을 형성하는 단계와;상기 제 1의 "제 2의 영역"의 표면과 접하여 형성된 상기 실리사이드층상에 소스 전극 및 드레인 전극의 어느 한쪽을 형성하고, 상기 제 3의 "제 2의 영역"의 표면과 접하여 형성된 상기 실리사이드층상에 상기 소스 전극 및 드레인 전극의 나머지 한쪽을 형성하는 단계를 포함하고,상기 실리사이드층의 각각은 상대적으로 낮은 저항값을 갖는 저저항 영역을 구성하고, 상기 제 2의 영역의 상기 제 2의 표면 영역의 각각은 중간 저항값을 갖는 중저항 영역을 구성하며, 상기 제 3의 영역의 상기 제 1의 표면 영역은 상대적으로 높은 저항값을 갖는 고저항 영역을 구성하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 52항에 있어서,상기 제 2의 노출 영역의 표면 길이는 상기 제 2의 영역의 깊이 이상인 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 52항에 있어서,상기 제 2의 노출 영역의 표면 길이는 상기 제 2의 영역의 깊이 이상인 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 52항에 있어서,상기 제 1의 표면 영역 또는 상기 제 1의 노출 영역 상에 필드 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 52항에 있어서,상기 제 1의 표면 영역 또는 상기 제 1의 노출 영역 상에 게이트 전극 구조를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003066161A JP4390465B2 (ja) | 2003-03-12 | 2003-03-12 | 抵抗素子、半導体装置及びそれらの製造方法 |
| JPJP-P-2003-00066161 | 2003-03-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040081385A true KR20040081385A (ko) | 2004-09-21 |
| KR100633192B1 KR100633192B1 (ko) | 2006-10-12 |
Family
ID=32767931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040016933A KR100633192B1 (ko) | 2003-03-12 | 2004-03-12 | 반도체 보호 소자, 반도체 장치 및 그 제조 방법 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US7087999B2 (ko) |
| EP (1) | EP1458033A3 (ko) |
| JP (1) | JP4390465B2 (ko) |
| KR (1) | KR100633192B1 (ko) |
| CN (1) | CN100578777C (ko) |
| TW (1) | TWI253176B (ko) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004004585A1 (de) * | 2004-01-29 | 2005-08-18 | Infineon Technologies Ag | Integrierter Widerstand und Herstellungsverfahren |
| JP2006165481A (ja) | 2004-12-10 | 2006-06-22 | Toshiba Corp | 半導体装置 |
| JP5078312B2 (ja) * | 2005-10-19 | 2012-11-21 | セイコーインスツル株式会社 | 半導体集積回路装置およびその製造方法 |
| JP2007142041A (ja) * | 2005-11-16 | 2007-06-07 | Toshiba Corp | 半導体装置 |
| US7465995B2 (en) * | 2006-01-10 | 2008-12-16 | Taiwan Semiconductor Manufacturing Co. | Resistor structure for ESD protection circuits |
| JP4826281B2 (ja) * | 2006-02-22 | 2011-11-30 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| CN101154657B (zh) * | 2006-09-25 | 2010-04-07 | 联詠科技股份有限公司 | 静电放电防护电路的布局结构及其制造方法 |
| JP5210414B2 (ja) * | 2011-04-26 | 2013-06-12 | シャープ株式会社 | 半導体装置 |
| JP5864216B2 (ja) * | 2011-11-04 | 2016-02-17 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US11430749B2 (en) * | 2018-10-31 | 2022-08-30 | Infineon Technologies Ag | ESD protection in an electronic device |
| JP2023042501A (ja) * | 2021-09-14 | 2023-03-27 | キオクシア株式会社 | 半導体装置、保護回路、及び半導体装置の製造方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5208472A (en) | 1988-05-13 | 1993-05-04 | Industrial Technology Research Institute | Double spacer salicide MOS device and method |
| JP2773220B2 (ja) | 1989-04-13 | 1998-07-09 | セイコーエプソン株式会社 | 半導体装置 |
| JP2839375B2 (ja) | 1991-01-14 | 1998-12-16 | 三菱電機株式会社 | 半導体集積回路装置 |
| US5838033A (en) | 1993-09-08 | 1998-11-17 | Lucent Technologies Inc. | Integrated circuit with gate conductor defined resistor |
| JP2737629B2 (ja) | 1993-12-28 | 1998-04-08 | 日本電気株式会社 | Ｃｍｏｓ構成の出力回路を有する半導体装置 |
| US5637902A (en) * | 1996-01-16 | 1997-06-10 | Vlsi Technology, Inc. | N-well resistor as a ballast resistor for output MOSFET |
| JPH1098186A (ja) | 1996-09-20 | 1998-04-14 | Toshiba Corp | 半導体装置及びその製造方法 |
| US5744395A (en) * | 1996-10-16 | 1998-04-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Low resistance, self-aligned, titanium silicide structures, using a single rapid thermal anneal procedure |
| US5702972A (en) * | 1997-01-27 | 1997-12-30 | Taiwan Semiconductor Manufacturing Company Ltd. | Method of fabricating MOSFET devices |
| JP2000156469A (ja) | 1998-09-18 | 2000-06-06 | Seiko Epson Corp | 半導体装置 |
| US6265252B1 (en) * | 1999-05-03 | 2001-07-24 | Vlsi Technology, Inc. | Reducing the formation of electrical leakage pathways during manufacture of an electronic device |
| US6531745B1 (en) * | 1999-12-30 | 2003-03-11 | Intel Corporation | Electro static discharge protection n-well ballast resistor device |
| JP3467689B2 (ja) * | 2000-05-31 | 2003-11-17 | セイコーエプソン株式会社 | 静電気保護回路が内蔵された半導体装置 |
| TW522542B (en) * | 2000-11-09 | 2003-03-01 | United Microelectronics Corp | Electrostatic discharge device structure |
| US6534402B1 (en) * | 2001-11-01 | 2003-03-18 | Winbond Electronics Corp. | Method of fabricating self-aligned silicide |
-
2003
- 2003-03-12 JP JP2003066161A patent/JP4390465B2/ja not_active Expired - Fee Related
-
2004
- 2004-03-11 TW TW093106445A patent/TWI253176B/zh not_active IP Right Cessation
- 2004-03-11 EP EP04005858A patent/EP1458033A3/en not_active Withdrawn
- 2004-03-11 US US10/796,999 patent/US7087999B2/en not_active Expired - Fee Related
- 2004-03-12 CN CN200410028496A patent/CN100578777C/zh not_active Expired - Fee Related
- 2004-03-12 KR KR1020040016933A patent/KR100633192B1/ko not_active IP Right Cessation
-
2006
- 2006-02-06 US US11/347,265 patent/US7271097B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20060125104A1 (en) | 2006-06-15 |
| CN1531083A (zh) | 2004-09-22 |
| US20040256681A1 (en) | 2004-12-23 |
| EP1458033A2 (en) | 2004-09-15 |
| JP2004273973A (ja) | 2004-09-30 |
| TWI253176B (en) | 2006-04-11 |
| TW200425512A (en) | 2004-11-16 |
| EP1458033A3 (en) | 2005-03-30 |
| CN100578777C (zh) | 2010-01-06 |
| US7087999B2 (en) | 2006-08-08 |
| US7271097B2 (en) | 2007-09-18 |
| KR100633192B1 (ko) | 2006-10-12 |
| JP4390465B2 (ja) | 2009-12-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20040312 |
|
| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20040420 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 20040312 Comment text: Patent Application |
|
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20051221 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20060725 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20060929 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20060928 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |