KR100898225B1 - 반도체 소자 및 이의 제조방법 - Google Patents
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Abstract
반도체 소자 및 이의 제조방법이 개시되어 있다. 반도체 소자는 반도체 기판에 형성된 제 1 도전형 웰 영역에 상호 이격되어 형성되는 제 2 도전형 드리프트 영역들, 드리프트 영역들 상에 돌기되는 버티컬 영역들, 버티컬 영역들 사이에 배치되는 게이트 전극 및 버티컬 영역들 상에 형성되는 제 2 도전형 소오스/드레인 영역을 포함한다.
고전압, 에피층, 드리프트, 트랜지스터
Description
실시예는 반도체 소자 및 이의 제조방법에 관한 것이다.
일반적으로, 고전압 반도체 소자는 통신, 가전, 디스플레이 장치 및 자동차 등 광범위한 분야에서 그 응용 분야가 점차 확대되고 있는 추세이다. 특히, 고전압 트랜지스터가 많은 분야에서 사용되고 있는데, 이때, 높은 항복전압(breakdown voltage)을 가지는 고전압 트랜지스터가 요구된다.
실시예는 높은 항복전압을 가지는 반도체 소자 및 이의 제조 방법을 제공하고자 한다.
실시예에 따른 반도체 소자는 반도체 기판에 형성된 제 1 도전형 웰 영역에 상호 이격되어 형성되는 제 2 도전형 드리프트 영역들, 상기 드리프트 영역들 상에 돌기되는 버티컬 영역, 상기 버티컬 영역들 사이에 배치되는 게이트 전극 및 상기 버티컬 영역들 상에 형성되는 제 2 도전형 소오스/드레인 영역을 포함한다.
또한, 실시예에 따른 반도체 소자의 제조방법은 반도체 기판에 제 1 도전형 불순물을 주입하여 웰 영역을 형성하는 단계, 상기 웰 영역에 제 2 도전형 불순물을 주입하여, 상호 이격되는 드리프트 영역들을 형성하는 단계, 상기 드리프트 영역들 사이의 영역 상에 게이트 전극을 형성하는 단계, 상기 드리프트 영역들 상에 돌기되는 버티컬 영역을 형성하는 단계, 상기 버티컬 영역에 제 2 도전형 불순물을 주입하여 소오스/드레인 영역을 형성하는 단계를 포함한다.
실시예에 따른 반도체 소자는 드리프트 영역들 상에 돌기되는 버티컬 영역 및 상기 버티컬 영역 상에 형성되는 소오스/드레인 영역들을 포함한다.
따라서, 상기 소오스/드레인 영역을 통해 흐르는 전류의 경로는 버티컬 영역의 높이 만큼 길어지게 되고, 실시예에 따른 반도체 소자는 높은 전압에서 작동이 가능하며, 높은 항복전압을 가지게 된다.
또한, 상기 경로는 수직 방향으로 길어지기 때문에, 실시예에 따른 반도체 소자가 종래와 동일한 항복전압 또는 높은 항복전압을 가지더라도, 실시예에 따른 반도체 소자의 수평방향의 크기는 변함이 없거나 더 작아질 수 있다.
고전압 트랜지스터
도 1 은 실시예에 따른 고전압 트랜지스터를 도시한 단면도이다.
도 1 을 참조하면, 고전압 트랜지스터는 반도체 기판(100), 소자 분리막(200), 게이트 절연막(420), 게이트 전극(410), 드리프트 영역(310), 버티컬 영역(320), 소오스/드레인 영역(600), 스페이서(430), 실리사이드막(800) 및 보호막(700)을 포함한다.
상기 반도체 기판(100)은 P형 불순물을 포함하는 P웰(110) 및 N형 불순물을 포함하는 영역(120)을 포함한다.
상기 소자 분리막(200)은 상기 반도체 기판(100)상에 배치된다. 상기 소자 분리막(200)은 상기 반도체 기판(100)상에 형성된 소자들을 절연한다. 상기 소자 분리막(200)은 예를 들어, 산화물 일 수 있으며, STI(shallow trench isolation) 공정 또는 LOCOS(local oxidation of silicon) 공정에 의해서 형성될 수 있다.
상기 게이트 절연막(420)은 상기 반도체 기판(100)상에 형성되며, 상기 게이트 절연막(420)으로 사용될 수 있는 물질의 예로서는 실리콘 산화물(SiOx) 등을 들 수 있다.
상기 게이트 전극(410)은 상기 게이트 절연막(420) 상에 형성되며, 상기 게이트 전극(410)으로 사용될 수 있는 물질의 예로서는 폴리 실리콘(polycrystalline silicon) 등을 들 수 있다.
상기 드리프트 영역(310)은 상기 P웰(110)에 형성되며, 상기 게이트 전극(410)의 측방에 형성된다. 상기 드리프트 영역(310)은 두 개가 소정의 간격으로 이격되어 형성되며, 상기 드리프트 영역(310)에는 제 1 농도의 N형 불순물이 주입되어 있다.
상기 두 개의 드리프트 영역(310)들 사이에 대응하여 채널 영역이 형성되며, 상기 채널 영역 상에 상기 게이트 절연막(420) 및 상기 게이트 전극(410)이 배치된다.
상기 버티컬 영역(320)은 상기 드리프트 영역(310) 상에 돌기되어 배치된다. 예를 들어, 상기 버티컬 영역(320)은 상기 두 개의 드리프트 영역(310)들 상에 각각 하나씩 배치될 수 있다. 상기 버티컬 영역(320)은 예를 들어, 에피텍시(epitaxy) 형성 공정에 의해서 형성될 수 있으며, 제 2 농도의 N형 불순물이 주입되어 있다.
또한, 상기 버티컬 영역(320)은 상기 게이트 전극(410)보다 더 높게 형성될 수 있고, 이와는 다르게 더 낮게 형성될 수 있다.
상기 제 2 농도는 예를 들어, 상기 제 1 농도와 같을 수 있다. 이와는 다르게, 상기 제 2 농도는 상기 제 1 농도 보다 더 높을 수 있다. 상기 제 1 농도 및 상기 제 2 농도의 조절에 의해서, 원하는 특성의 고전압 트랜지스터가 얻어진다.
상기 소오스/드레인 영역(600)은 상기 버티컬 영역(320) 상에 각각 하나씩 형성된다. 상기 소오스/드레인 영역(600)은 상기 제 1 및 제 2 농도보다 훨씬 높은 농도의 N형 불순물을 포함한다.
상기 각각의 소오스/드레인 영역(600)에 전류가 흐를 때, 상기 전류가 흐르는 경로는 상기 버티컬 영역(320)들을 포함하게 된다. 즉, 상기 경로는 상기 버티컬 영역(320)이 없는 고전압 트랜지스터보다 상기 버티컬 영역(320)들의 높이 만큼 길어진다.
또한, 상기 반도체 기판(100)의 N형 불순물을 포함하는 영역(120)까지의 거리도 상기 버티컬 영역(320)이 없는 고전압 트랜지스터보다 길어진다.
따라서, 상기 각각의 소오스/드레인 영역(600)에 높은 전압이 인가되더라고 실시예에 따른 고전압 트랜지스터는 정상적으로 작동할 수 있다. 따라서, 실시예에 따른 고전압 트랜지스터의 항복전압은 상기 버티컬 영역(320)을 포함하지 않는 고전압 트랜지스터 보다 높다.
또한, 상기 버티컬 영역(320)은 상기 드리프트 영역(310)으로부터 돌기되어 형성되기 때문에, 상기 경로는 수직 방향으로 길어지게 된다. 따라서, 실시예에 따른 고전압 트랜지스터가 종래와 같은 항복전압 또는 높은 항복전압을 가지더라도, 실시예에 따른 고전압 트랜지스터의 수평방향의 크기는 종래와 비교하여 변함이 없거나 더 작아질 수 있다.
상기 스페이서(430)는 상기 게이트 전극(410) 및 상기 버티컬 영역(320)들의 측면에 다수 개가 배치된다. 상기 스페이서(430)들은 상기 게이트 전극(410) 및 상 기 버티컬 영역(320)들의 측면을 절연한다. 상기 스페이서(430)로 사용될 수 있는 물질의 예로서는 질화물 등을 들 수 있다.
상기 실리사이드막(800)은 실리사이드를 포함하며, 상기 소오스/드레인 영역(600) 및 상기 게이트 전극(410) 상에 배치된다. 상기 실리사이드막(800)은 상기 소오스/드레인 영역(600) 및 상기 게이트 전극(410)을 상기 실리사이드막(800) 상에 배치된 배선 등에 전기적으로 연결한다.
상기 보호막(700)은 상기 스페이서(430) 및 상기 드리프트 영역(310) 중 노출된 부분을 덮는다. 상기 보호막(700)으로 사용될 수 있는 물질의 예로서는 산화물 등을 들 수 있으며, 상기 보호막(700)은 상기 스페이서(430) 및 상기 드리프트 영역(310)을 보호한다. 상기 보호막(700)은 상기 실리사이드막(800)을 노출한다.
상기 실리사이드막(800) 상에는 다른 반도체 소자 등과 전기적으로 연결되는 배선 등이 배치될 수 있다.
고전압 트랜지스터의 제조방법
도 2a 내지 도 2h 는 실시예의 고전압 트랜지스터의 제조방법에 따른 공정을 도시한 단면도이다.
도 2a 를 참조하면, N형 불순물을 포함하는 반도체 기판(100) 상에 트랜치가 형성되고 상기 트랜치 내측에 산화물이 형성되어 소자 분리막(200)이 형성된다.
이후, 상기 소자 분리막(200)에 의해서 정의되는 공간에 P형 불순물이 주입되고 P웰(110)이 형성되어, 상기 P웰(110) 및 N형 불순물을 포함하는 영역(120)을 가지는 반도체 기판(100)이 형성된다.
상기 P웰(110)의 소정의 영역에 제 1 농도의 N형 불순물이 주입되어, 드리프트 영역(310)이 형성된다. 상기 드리프트 영역(310)은 두 개가 서로 소정의 간격으로 이격되며 상기 드리프트 영역(310)들 사이의 영역은 채널 영역으로 정의된다.
이후, 열산화 공정 등에 의해서, 상기 반도체 기판(100) 상에 산화막이 형성되고, 상기 산화막 상에 폴리 실리콘층이 형성된다. 상기 산화막 및 상기 폴리 실리콘층은 마스크 공정에 의해서 패터닝 되고, 상기 채널 영역 상에 게이트 절연막(420) 및 게이트 전극(410)이 형성된다.
상기 게이트 전극(410)이 형성된 후, 상기 반도체 기판(100) 상에 상기 게이트 전극(410) 및 상기 드리프트 영역(310)을 덮는 질화막(430a)이 형성된다.
도 2b 를 참조하면, 상기 질화막(430a) 상에 포토레지스트 필름이 형성되고, 노광 공정 및 현상 공정을 포함하는 포토 공정에 의해서, 포토레지스트 패턴(500)이 형성된다. 상기 포토레지스트 패턴(500)은 상기 드리프트 영역(310)에 대응하는 질화막(430a)의 일부를 노출한다.
도 2c 를 참조하면, 상기 질화막(430a)은 상기 포토레지스트 패턴(500)을 식각 마스크로 사용하여 식각되고, 상기 드리프트 영역(310)의 일부를 노출한다.
도 2d 를 참조하면, 상기 질화막(430a)이 식각된 후, 상기 드리프트 영역(310) 중 노출된 영역 상에 에피층이 형성된다. 상기 에피층은 예를 들어, 기상 에피택시(vapor phase epitaxy;VPE) 공정에 의해서 형성될 수 있다. 이와는 다르게, 상기 에피층은 분자선 에피택시(molecular beam epitaxy;MBE) 공정에 의해서 형성될 수 있다.
상기 에피층이 형성된 후, 상기 에피층에 제 2 농도의 N형 불순물이 주입되고, 상기 드리프트 영역(310) 상에 버티컬 영역(320)이 형성된다. 상기 제 2 농도는 예를 들어 상기 제 1 농도와 같을 수 있다. 이와는 다르게, 상기 제 2 농도는 상기 제 1 농도 보다 더 높을 수 있다.
도 2e 를 참조하면 상기 버티컬 영역(320)에 제 3 농도의 N형 불순물을 주입하여 소오스/드레인 영역(600)이 형성된다. 상기 제 3 농도는 상기 제 1 농도 및 상기 제 2 농도 보다 훨씬 높다.
도 2f 를 참조하면, 상기 소오스/드레인 영역(600)이 형성된 후, 상기 포토레지스트 패턴(500)은 애싱(ashing) 공정 등을 통해서 제거된다.
또한, 상기 질화막(430a)은 에치백(etch back) 공정 등과 같은 이방성 식각 공정에 의해서 식각되고, 상기 게이트 전극(410) 및 상기 버티컬 영역(320)의 측면에 스페이서(430)들이 형성된다. 상기 스페이서(430)는 상기 게이트 전극(410) 및 상기 버티컬 영역(320)의 측면을 보호한다.
이후, 상기 반도체 기판(100)을 덮는 산화막(700a)이 형성된다. 상기 산화막(700a)은 스페이서(430)들, 게이트 전극(410), 버티컬 영역(320) 및 드리프트 영역(310)을 덮는다.
도 2g 를 참조하면, 상기 산화막(700a)이 형성된 후, 상기 산화막(700a)은 상기 소오스/드레인 영역(600) 및 상기 게이트 전극(410)의 일부를 노출하도록 식각되고, 보호막(700)이 형성된다. 상기 보호막(700)은 상기 스페이서(430)들 및 상기 드리프트 영역(310) 중 노출된 영역을 보호한다.
도 2h를 참조하면, 상기 보호막(700)이 형성된 후, 상기 반도체 기판(100)을 덮는 금속막이 형성된다. 상기 금속막으로 사용될 수 있는 물질의 예로서는 니켈(Ni), 티타늄(Ti), 탄탈륨(Ta) 및 백금(Pt) 등을 들 수 있다.
상기 금속막이 형성된 후, 급속 열처리 공정(rapid temperature processing;RTP)에 의해서 상기 소오스/드레인 영역(600) 및 상기 게이트 전극(410) 상에 실리사이드막(800)들이 형성된다. 상기 실리사이드막(800)이 형성된 후, 클린액 등에 의해서, 반응하지 않은 금속막은 제거된다.
이후, 상기 실리사이드막(800) 상에 상기 실리사이드막(800)과 전기적으로 연결된 배선 등이 형성될 수 있다.
도 1 은 실시예에 따른 고전압 트랜지스터를 도시한 단면도이다.
도 2a 내지 도 2h 는 실시예의 고전압 트랜지스터의 제조방법에 따른 공정을 도시한 단면도이다.
Claims (9)
- 반도체 기판에 형성된 제 1 도전형 웰에 상호 이격되어 형성되는 제 2 도전형 드리프트 영역들;상기 드리프트 영역들 상에 돌기되는 버티컬 영역들;상기 버티컬 영역들 사이에 배치되는 게이트 전극; 및상기 버티컬 영역들 상에 형성되는 제 2 도전형 소오스/드레인 영역을 포함하는 반도체 소자.
- 제 1 항에 있어서, 상기 게이트 전극 및 상기 버티컬 영역들의 측면에 배치되는 스페이서를 포함하는 반도체 소자.
- 제 1 항에 있어서, 상기 버티컬 영역들은 제 2 도전형 불순물을 포함하는 반도체 소자.
- 제 3 항에 있어서, 상기 버티컬 영역들의 제 2 도전형 불순물의 농도는 상기 드리프트 영역들의 제 2 도전형 불순물의 농도보다 더 높은 반도체 소자.
- 반도체 기판에 제 1 도전형 불순물을 주입하여 웰을 형성하는 단계;상기 웰에 제 2 도전형 불순물을 주입하여, 상호 이격되는 드리프트 영역들 을 형성하는 단계;상기 드리프트 영역들 사이의 영역 상에 게이트 전극을 형성하는 단계;상기 드리프트 영역들 상에 돌기되는 버티컬 영역을 형성하는 단계; 및상기 버티컬 영역에 제 2 도전형 불순물을 주입하여 소오스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 버티컬 영역을 형성하는 단계는상기 드리프트 영역의 일부를 노출하는 막을 형성하는 단계;상기 노출된 드리프트 영역에 에피층을 형성하는 단계; 및상기 에피층에 제 2 도전형 불순물을 주입하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 6 항에 있어서, 상기 에피층에 제 2 도전형 불순물을 주입하는 단계에서, 상기 웰 영역에 주입된 제 2 도전형 불순물의 제 1 농도보다 더 높은 제 2 농도로 상기 에피층에 제 2 도전형 불순물을 주입하는 반도체 소자의 제조방법.
- 제 6 항에 있어서, 상기 소오스/드레인 영역을 형성하는 단계에서, 상기 막을 마스크로 사용하여 상기 에피층에 제 2 도전형 불순물을 주입하는 반도체 소자의 제조방법.
- 제 5 항에 있어서, 상기 소오스/드레인 영역 상에 실리사이드막을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
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