JP2005328033A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】ゲート側壁層のソース・ドレイン拡散層上への乗り上げを抑制する。
【解決手段】半導体装置の製造方法は、シリコン基板11上にゲート絶縁膜13を介してゲート電極14を形成する工程と、ゲート電極14の側面に第1の絶縁膜15,16を形成することで第1の側壁層17を形成する工程と、エピタキシャル成長によりシリコン基板11の上面を持ち上げてエピタキシャル層18を形成する工程と、エピタキシャル層18にソース・ドレイン拡散層19を形成する工程と、第1の側壁層17を除去し、溝20を形成する工程と、溝20の底面にエクステンション層21を形成する工程と、ゲート電極14の側面に第2の絶縁膜23,24を形成することで第2の側壁層25を形成する工程と、ソース・ドレイン拡散19層上にシリサイド層26bを形成する工程とを具備し、溝20の幅をX、第2の絶縁膜23,24における堆積時の膜厚をYとする場合、X/2≦Y≦Xの関係を満たす。
【選択図】 図9
【解決手段】半導体装置の製造方法は、シリコン基板11上にゲート絶縁膜13を介してゲート電極14を形成する工程と、ゲート電極14の側面に第1の絶縁膜15,16を形成することで第1の側壁層17を形成する工程と、エピタキシャル成長によりシリコン基板11の上面を持ち上げてエピタキシャル層18を形成する工程と、エピタキシャル層18にソース・ドレイン拡散層19を形成する工程と、第1の側壁層17を除去し、溝20を形成する工程と、溝20の底面にエクステンション層21を形成する工程と、ゲート電極14の側面に第2の絶縁膜23,24を形成することで第2の側壁層25を形成する工程と、ソース・ドレイン拡散19層上にシリサイド層26bを形成する工程とを具備し、溝20の幅をX、第2の絶縁膜23,24における堆積時の膜厚をYとする場合、X/2≦Y≦Xの関係を満たす。
【選択図】 図9
Description
本発明は、ソース・ドレイン拡散層を形成した後にエクステンション層を形成する半導体装置及びその製造方法に関する。
近年、微細化が進むとともに、エクステンション部の浅い接合形成とゲート電極中の不純物の高活性化とを両立することが困難になりつつある。このトレードオフの問題を解消するために、ソース・ドレイン拡散層を形成した後にエクステンション層を形成するプロセスが提案されている。
しかしながら、図14に示すように、側壁層125の膜厚Y’は溝120の幅X’より厚くならないことが望ましいが、プロセスばらつきにより、側壁層125の膜厚Y’が溝120の幅X’よりも厚くなってしまう。つまり、側壁層125がソース・ドレイン拡散層119上まで乗り上げるという問題が生じていた。
その結果、ソース・ドレイン拡散層119上のシリサイド層126bの面積が減少するため、MOSトランジスタ122の性能が劣化してしまう。また、コンタクト127とシリサイド層126bとの接触面積が減少するため、コンタクト127の抵抗が上昇してしまう。さらに、コンタクト127のコンタクト面部分とゲート電極114との間の距離D’が長くなってしまうため、素子の微細化を阻害してしまう。
尚、この出願の発明に関連する先行技術文献情報としては、次のようなものがある。
特開2000-58816号公報
米国特許第6,624,034号明細書
本発明は、ゲート側壁層のソース・ドレイン拡散層上への乗り上げを抑制することが可能な半導体装置及びその製造方法を提供する。
本発明は、前記課題を解決するために以下に示す手段を用いている。
本発明の第1の視点による半導体装置の製造方法は、シリコン基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の側面に第1の絶縁膜を形成することで第1の側壁層を形成する工程と、エピタキシャル成長により前記シリコン基板の上面を持ち上げてエピタキシャル層を形成する工程と、前記エピタキシャル層にソース・ドレイン拡散層を形成する工程と、前記第1の側壁層を除去し、溝を形成する工程と、前記溝の底面にエクステンション層を形成する工程と、前記ゲート電極の側面に第2の絶縁膜を形成することで第2の側壁層を形成する工程と、前記ソース・ドレイン拡散層上にシリサイド層を形成する工程とを具備し、前記溝の幅をX、前記第2の絶縁膜における堆積時の膜厚をYとする場合、X/2≦Y≦Xの関係を満たす。
本発明の第2の視点による半導体装置の製造方法は、シリコン基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の側面に第1の絶縁膜を形成することで第1の側壁層を形成する工程と、エピタキシャル成長により前記シリコン基板の上面を持ち上げてエピタキシャル層を形成する工程と、前記エピタキシャル層にソース・ドレイン拡散層を形成する工程と、前記第1の側壁層を除去し、溝を形成する工程と、前記溝の底面にエクステンション層を形成する工程と、前記ゲート電極の側面に第2の絶縁膜を形成することで第2の側壁層を形成する工程と、前記ソース・ドレイン拡散層に電気的に接続するコンタクトを形成する工程とを具備し、前記溝の幅をX、前記第2の絶縁膜における堆積時の膜厚をYとする場合、X/2≦Y≦Xの関係を満たす。
本発明の第3の視点による半導体装置は、シリコン基板と、前記シリコン基板上にゲート絶縁膜を介して形成されたゲート電極と、前記シリコン基板の上面が持ち上げられて形成されたエピタキシャル層と、前記エピタキシャル層に形成されたソース・ドレイン拡散層と、前記エピタキシャル層と前記ゲート電極との間に形成された溝と、前記溝の底面に形成されたエクステンション層と、前記ゲート電極の側面に形成され、凹部を有する側壁層とを具備する。
本発明によれば、ゲート側壁層のソース・ドレイン拡散層上への乗り上げを抑制することが可能な半導体装置及びその製造方法を提供できる。
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
本発明の一実施形態は、ソース・ドレイン拡散層を形成した後にエクステンション層を形成するプロセスであって、ゲート電極の側壁層の堆積膜厚を、ダミーの側壁層を除去してできた溝の幅の半分以上からその溝の幅以下の範囲に規定するものである。
図1乃至図9は、本発明の一実施形態に係る半導体装置の製造工程の断面図を示す。以下に、本発明の一実施形態に係る半導体装置の製造方法について説明する。
まず、図1に示すように、シリコン基板11内に例えばSTI(Shallow Trench Isolation)構造の素子分離領域12が形成され、シリコン基板11の表面にチャネル及びウェル(図示せず)が形成される。次に、シリコン基板11上にゲート絶縁膜13を介してゲート電極14が形成される。ここで、45nm世代の場合、ゲート高さHgは例えば100〜150nm程度であるが、このゲート高さHgは世代とともに70〜80%縮小すると考えられる。
次に、図2に示すように、ゲート電極14及びシリコン基板11上に第1及び第2の絶縁膜15,16が順に堆積された後、これら第1及び第2の絶縁膜15,16が選択的に除去される。これにより、ゲート電極14の側面に、第1の側壁層17が形成される。
ここで、第1及び第2の絶縁膜15,16は、同じ材質の膜で形成してもよいし、異なる材質の膜で形成してもよい。後者の場合、第1及び第2の絶縁膜15,16のうち一方は、例えばシリコン窒化膜等のような窒化膜で形成し、他方は、例えばシリコン酸化膜、TEOS(Tetra Ethyl Ortho Silicate)膜、BSG(Boron Silicate Glass)膜等で形成するとよい。
尚、第1及び第2の絶縁膜15,16のうち下層となる第1の絶縁膜15は、シリコン窒化膜で形成するのが望ましい。これは、後述するエピタキシャル成長の際(図3参照)、エピタキシャル層18におけるゲート電極14側の側面S1にファセットが生じることを抑制できるからである。さらに、このファセットを抑制するためには、第1の絶縁膜15の堆積時におけるシリコン基板11上の膜厚Tは、エピタキシャル層18の持ち上げられる高さH(図3参照)よりも厚くするのが望ましく、例えば30nm以上にするとよい。
また、第1及び第2の絶縁膜15,16からなる第1の側壁層17は、2層で形成することに限定されず、単層や3層以上で形成することも勿論可能である。この際、単層の材料及び3層以上の場合の最下層の材料は、上述するファセットの抑制を考慮して、シリコン窒化膜にするのが望ましい。
次に、図3に示すように、エピタキシャル成長等により、シリコン基板11のシリコンをシリコン基板11上に選択的に成長させる。その結果、シリコン基板11の上面よりも上面が持ち上げられたエピタキシャル層18が形成される。その後、イオン注入及びアニールにより、エピタキシャル層18にエレベーテッド・ソース・ドレイン拡散層19が形成される。
ここで、エピタキシャル層18の高さH、すなわちゲート電極14下のシリコン基板11の上面からの高さは、上述するように第1の絶縁膜15の膜厚Tよりも低くなることが望ましく、例えば30nm程度になっている。
また、エピタキシャル層18(エレベーテッド・ソース・ドレイン拡散層19)は、ゲート電極14側に位置する第1の側面S1とゲート電極14と反対側に位置する第2の側面S2とを有する。第1の側面S1は、第1の側壁層17に沿って、シリコン基板11の上面に対してほぼ垂直な面になっている。一方、第2の側面S2は、素子分離領域12に乗り上げて、上方にいくほど内側に傾くように傾斜した面(ファセット)になっている。尚、第2の側面S2は、素子分離領域12に乗り上げないようにしたり、ファセットができないようにしたりすることも可能である。
次に、図4に示すように、例えばウェットエッチング、CDE(Chemical Dry Etching)等のような等方性エッチングにより、第1の側壁層17が剥離される。これにより、ゲート電極14とエピタキシャル層18との間に溝20が形成される。この溝20の幅Xは、45nm世代の場合、例えば35〜40nm程度である。
次に、図5に示すように、イオン注入及びアニールにより、溝20の底面にエクステンション層21が形成される。これにより、MOSトランジスタ(例えばCMOSトランジスタ)22が形成される。
次に、図6に示すように、ゲート電極14及びシリコン基板11上に第3の絶縁膜23が形成され、この第3の絶縁膜23上に第4の絶縁膜24が形成される。
ここで、第3及び第4の絶縁膜23,24の堆積時におけるゲート電極14の側面上の合計膜厚Yと、溝20の幅(第1及び第2の絶縁膜15,16の合計膜厚)Xとは、以下の式(1)の関係を満たすことが望ましい。
X/2≦Y≦X…(1)
ここで、式(1)の下限値である「X/2≦Y」は、次の理由から規定する。第3及び第4の絶縁膜23,24の合計膜厚Yが溝20の幅Xの半分よりも薄いと、図6の工程で、溝20が第3及び第4の絶縁膜23,24で埋め込まれない。このような状態で、図7及び図8のエッチング工程を経ると、溝20の底面まで第3及び第4の絶縁膜23,24がオーバーエッチングされる恐れがある。従って、式(1)の下限値は、このオーバーエッチングの防止を考慮して規定している。
ここで、式(1)の下限値である「X/2≦Y」は、次の理由から規定する。第3及び第4の絶縁膜23,24の合計膜厚Yが溝20の幅Xの半分よりも薄いと、図6の工程で、溝20が第3及び第4の絶縁膜23,24で埋め込まれない。このような状態で、図7及び図8のエッチング工程を経ると、溝20の底面まで第3及び第4の絶縁膜23,24がオーバーエッチングされる恐れがある。従って、式(1)の下限値は、このオーバーエッチングの防止を考慮して規定している。
一方、式(1)の上限値である「Y≦X」は、次の理由から規定する。第3及び第4の絶縁膜23,24の合計膜厚Yが溝20の幅Xよりも厚いと、図8の工程で、第3及び第4の絶縁膜23,24からなる第2の側壁層25がエピタキシャル層18上に乗り上げてしまう。従って、式(1)の上限値は、この乗り上げの防止を考慮して規定している。
尚、この式(1)において、式(1)の中心値であるY=(3/4)Xが最も望ましい。また、合計膜厚Yは、例えばY>20nm程度である。
また、第3及び第4の絶縁膜23,24は、エッチング選択比を持たせるために、異なる材質の膜で形成することが望ましい。従って、第3の絶縁膜23は、例えばシリコン酸化膜、TEOS膜、BSG膜等で形成し、第4の絶縁膜24は、例えばシリコン窒化膜等のような窒化膜で形成することが望ましいが、両者の材料を逆にしても勿論よい。
また、45nm世代において、第3の絶縁膜23の膜厚Y1は例えば15nm、第4の絶縁膜24の膜厚Y2は例えば25nmである。つまり、第3の絶縁膜23の膜厚Y1は、第4の絶縁膜24の膜厚Y2よりも薄いことが望ましい。これは、後述するシリサイド膜26a,26bの形成前のウェットエッチングで第3の絶縁膜23の端部がえぐれてしまう部分をできるだけ少なくするため、さらに、第3の絶縁膜23の加工時におけるエッチング時間を短縮してオーバーエッチングを抑制するためである。
次に、図7に示すように、例えばRIE(Reactive Ion Etching)等のような異方性エッチングにより、第3の絶縁膜23をストッパーとして、第4の絶縁膜24の一部が除去される。
次に、図8に示すように、例えばRIE等のような異方性エッチングにより、第3の絶縁膜23の一部が除去される。これにより、ゲート電極14の側面に、第3及び第4の絶縁膜23,24からなる第2の側壁層25が形成される。また、第4の絶縁膜24には、エレベーテッド・ソース・ドレイン拡散層19の上面(溝20の上面)よりも窪んだ凹部Pができる。この凹部Pは、次のような箇所に位置する。すなわち、凹部Pの基板面に対して水平方向のゲート電極14からの距離Aは式(2)の関係を満たし、凹部Pの基板面に対して垂直方向の高さBは式(3)の関係を満たしている。
X/2≦A<X…(2)
B<H…(3)
尚、第3及び第4の絶縁膜23,24からなる第2の側壁層25は、2層で形成することに限定されず、単層や3層以上で形成することも勿論可能である。ここで、単層の材料としては、絶縁膜である酸化膜や窒化膜等が考えられるが、窒化膜を用いた場合のRIEでは一般的にシリコン基板11も削れてしまう恐れがあるので、酸化膜を用いる方が望ましい。
B<H…(3)
尚、第3及び第4の絶縁膜23,24からなる第2の側壁層25は、2層で形成することに限定されず、単層や3層以上で形成することも勿論可能である。ここで、単層の材料としては、絶縁膜である酸化膜や窒化膜等が考えられるが、窒化膜を用いた場合のRIEでは一般的にシリコン基板11も削れてしまう恐れがあるので、酸化膜を用いる方が望ましい。
次に、図9に示すように、例えばウェットエッチング等によりエレベーテッド・ソース・ドレイン拡散層19のダメージが除去された後、ゲート電極14及びエレベーテッド・ソース・ドレイン拡散層19の上面にシリサイド層26a,26bがそれぞれ形成される。その後、シリサイド層26bを介してエレベーテッド・ソース・ドレイン拡散層19に電気的に接続するコンタクト27が形成される。
上記本発明の一実施形態によれば、エレベーテッド・ソース・ドレイン拡散層19を形成した後にエクステンション層21を形成する場合において、ダミーの第1の側壁層17を除去することでできた溝20の幅Xに対して、第2の側壁層25の膜厚Yを式(1)の関係を満たすように調整する。これにより、第2の側壁層25を構成する第3及び第4の絶縁膜23,24を順にRIEすると、第2の側壁層25の実効的な側壁幅(膜厚Y)が自己整合的に溝20の幅X内に収まる。従って、第2の側壁層25がソース・ドレイン拡散層19上へ乗り上げることを抑制できる。
その結果、ソース・ドレイン拡散層19上のシリサイド層26bの面積が減少することを抑制できるため、MOSトランジスタ22の性能劣化を抑えることができる。また、コンタクト27とシリサイド層26bとの接触面積が減少することも抑制できるため、コンタクト27の抵抗上昇も抑制できる。さらに、コンタクト27のコンタクト面部分とゲート電極14との間の距離Dを縮めることができるため、素子の微細化を図ることができる。
また、従来技術では、図10に示すように、側壁層125がエレベーテッド・ソース・ドレイン拡散層119上まで乗り上げているため、コンタクト127の底面積Sc’が減少し、抵抗が上昇してしまうという問題があった。これに対し、本発明の一実施形態では、図11に示すように、側壁層25がエレベーテッド・ソース・ドレイン拡散層19上まで乗り上げていない上に、側壁層25に凹部Pができている。このため、側壁層25上に絶縁膜30を形成した場合でも、コンタクト27の底面積Scが減少することを抑制できるので、抵抗が上昇する問題も回避できる。
尚、図12に示すように、エレベーテッド・ソース・ドレイン拡散層19におけるゲート電極14側の第1の側面S1にファセットが生じてもよい。ここで、第1の側面S1にファセットができると、チャネル付近の接合が深くなる恐れがあるが、図12に示すように、シリコン基板11内に埋め込み絶縁膜41を設け、この埋め込み絶縁膜41上にSOI(Silicon On Insulator)層42を設けたSOI基板43を用いることで、接合が深くなることを防止できる。
そして、この構造の場合、溝20の底面の幅X1よりも上面の幅X2が大きくなるが、溝20の上面の幅X2に対して第2の側壁層25の膜厚Yを以下の式(4)の関係を満たすように調整するとよい。
X2/2≦Y≦X2…(4)
このような式(4)の関係を満たす図12の構造によれば、第1の側面S1にファセットが生じない場合と同様の効果を得ることができるだけでなく、さらに、図13に示すように、コンタクト27のコンタクト面が斜めになることで、コンタクト27とエレベーテッド・ソース・ドレイン拡散層19との接触面積を増大させることができるため、抵抗をさらに低減できる。
このような式(4)の関係を満たす図12の構造によれば、第1の側面S1にファセットが生じない場合と同様の効果を得ることができるだけでなく、さらに、図13に示すように、コンタクト27のコンタクト面が斜めになることで、コンタクト27とエレベーテッド・ソース・ドレイン拡散層19との接触面積を増大させることができるため、抵抗をさらに低減できる。
その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形すること(例えばシリサイド層を設けない構造にする等)が可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
11…シリコン基板、12…素子分離領域、13…ゲート絶縁膜、14…ゲート電極、15,16,23,24,30…絶縁膜、17,25…側壁層、18…エピタキシャル層、19…エレベーテッド・ソース・ドレイン拡散層、20…溝、21…エクステンション層、22…MOSトランジスタ、26a,26b…シリサイド層、27…コンタクト、41…埋め込み絶縁膜、42…SOI層、43…SOI基板。
Claims (5)
- シリコン基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側面に第1の絶縁膜を形成することで第1の側壁層を形成する工程と、
エピタキシャル成長により前記シリコン基板の上面を持ち上げてエピタキシャル層を形成する工程と、
前記エピタキシャル層にソース・ドレイン拡散層を形成する工程と、
前記第1の側壁層を除去し、溝を形成する工程と、
前記溝の底面にエクステンション層を形成する工程と、
前記ゲート電極の側面に第2の絶縁膜を形成することで第2の側壁層を形成する工程と、
前記ソース・ドレイン拡散層上にシリサイド層を形成する工程と
を具備し、
前記溝の幅をX、前記第2の絶縁膜における堆積時の膜厚をYとする場合、X/2≦Y≦Xの関係を満たすことを特徴とする半導体装置の製造方法。 - シリコン基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側面に第1の絶縁膜を形成することで第1の側壁層を形成する工程と、
エピタキシャル成長により前記シリコン基板の上面を持ち上げてエピタキシャル層を形成する工程と、
前記エピタキシャル層にソース・ドレイン拡散層を形成する工程と、
前記第1の側壁層を除去し、溝を形成する工程と、
前記溝の底面にエクステンション層を形成する工程と、
前記ゲート電極の側面に第2の絶縁膜を形成することで第2の側壁層を形成する工程と、
前記ソース・ドレイン拡散層に電気的に接続するコンタクトを形成する工程と
を具備し、
前記溝の幅をX、前記第2の絶縁膜における堆積時の膜厚をYとする場合、X/2≦Y≦Xの関係を満たすことを特徴とする半導体装置の製造方法。 - 前記第1の絶縁膜の堆積時における前記シリコン基板上の膜厚は、前記エピタキシャル層の持ち上げられた高さよりも厚いことを特徴とする請求項1又は2に記載の半導体装置の製造方法。
- 前記第2の絶縁膜は、
第1の層と、
前記第1の層上に形成され、前記第1の層と異なる材質であり、かつ前記第1の層よりも厚い第2の層と
を有することを特徴とする請求項1又は2に記載の半導体装置の製造方法。 - シリコン基板と、
前記シリコン基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記シリコン基板の上面が持ち上げられて形成されたエピタキシャル層と、
前記エピタキシャル層に形成されたソース・ドレイン拡散層と、
前記エピタキシャル層と前記ゲート電極との間に形成された溝と、
前記溝の底面に形成されたエクステンション層と、
前記ゲート電極の側面に形成され、凹部を有する側壁層と
を具備することを特徴とする半導体装置。
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