JP2007103456A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】 エレベーテッドソースドレイン構造を備えたMOSFETのゲート電極とソースドレインとの寄生容量を低く抑えることの可能な半導体装置及びその製造方法を提供する。
【解決手段】 半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極と離間して形成され、前記半導体基板表面よりも表面が高いエレベーテッドソースドレイン領域と、前記ゲート電極と前記エレベーテッドソースドレイン領域との間に形成された凹部と、前記凹部の前記半導体基板に形成されたソースドレインエクステンション領域と、前記ゲート電極及び前記凹部の底面及び側面に形成された第1のゲート側壁絶縁膜と、前記第1のゲート側壁絶縁膜上に形成された第2のゲート側壁絶縁膜とを備えた半導体装置を提供する。
【選択図】 図1C
【解決手段】 半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極と離間して形成され、前記半導体基板表面よりも表面が高いエレベーテッドソースドレイン領域と、前記ゲート電極と前記エレベーテッドソースドレイン領域との間に形成された凹部と、前記凹部の前記半導体基板に形成されたソースドレインエクステンション領域と、前記ゲート電極及び前記凹部の底面及び側面に形成された第1のゲート側壁絶縁膜と、前記第1のゲート側壁絶縁膜上に形成された第2のゲート側壁絶縁膜とを備えた半導体装置を提供する。
【選択図】 図1C
Description
本発明は、エレベーテッドソースドレイン構造を有する半導体装置及びその製造方法に関する。
近年、半導体デバイスの微細化に伴い、その寄生容量はより顕著になっている。寄生容量の増加はデバイスに様々な悪影響を及ぼす。例えば、MOS(Metal Oxide Semiconductor)電界効果トランジスタ(MOSFET:MOS Field−Effect Transistor)において、ゲート電極とソースドレイン領域との間に生じる寄生容量は、トランジスタの動作速度を低下させる。
絶縁膜からなるゲート側壁絶縁膜により被覆されたゲート電極を有するトランジスタにおいては、ゲート側壁絶縁膜のために寄生容量が生じる。寄生容量を小さくするためには、絶縁材料として比誘電率の低い材料を用いる必要があるため、ゲート側壁絶縁膜の材料として比較的比誘電率の低いSiO2が用いられることも多い。
しかし、Si基板上にSi等をエピタキシャル成長させてエレベーテッドソースドレイン構造を形成する場合や、金属膜をスパッタして熱処理を施すことによりゲート電極及びソースドレイン領域の上部にシリサイド領域を形成する場合は、それらの工程の前処理として、フッ酸等を用いて処理部分表面の酸化膜を除去する必要があり、側壁の材料としてSiO2が用いられている場合は、この前処理の際にエッチングされてしまう。また、シリサイド領域を形成した後の余分な金属を除去する際にゲート側壁絶縁膜の表面にSiO2が存在すると金属は除去できずに残ってしまう場合もある。更には、SiO2はシリコンとのエッチング選択比がさほど高くないので、ゲート側壁絶縁膜の表面がSiO2の場合、コンタクト形成時のエッチングによってゲート側壁絶縁膜がエッチングされてしまう場合もある。
そこで、側壁の材料として酸化膜又はシリコンとのエッチング選択比が高いSi3N4を用いる技術も使われるが、Si3N4はSiO2と比較して比誘電率が高いため、発生する寄生容量も大きくなる。
一方、Si3N4等の比較的高い比誘電率を有する材料からなる層と、比較的低い比誘電率を有する材料からなる層からなる多層構造を有するゲート側壁絶縁膜を用いて寄生容量を下げる技術が報告されている(例えば、特許文献1参照)。
ゲート側壁絶縁膜を多層構造にする技術を用いれば、ゲート側壁絶縁膜の下層に比較的比誘電率の低いSiO2等の材料を用いて寄生容量を下げ、上層にSi3N4等の酸化膜とのエッチング選択比の高い材料を用いて前処理におけるエッチングダメージを抑えることができるが、従来技術における製造方法によれば、エレベーテッドソースドレイン構造を有するトランジスタの場合は、Si3N4等の比誘電率の高い材料がエレベーテッドソースドレイン領域に接してしまうために、効果的に寄生容量を下げることができないという問題点があった。
特開2004−6891号公報
本発明の目的は、エレベーテッドソースドレイン構造を備えたMOSFETのゲート電極とソースドレインとの寄生容量を低く抑えることの可能な半導体装置及びその製造方法を提供することにある。
本発明の一態様は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極と離間して形成され、前記半導体基板表面よりも表面が高いエレベーテッドソースドレイン領域と、前記ゲート電極と前記エレベーテッドソースドレイン領域との間に形成された凹部と、前記凹部の前記半導体基板に形成されたソースドレインエクステンション領域と、前記ゲート電極及び前記凹部の底面及び側面に形成された第1のゲート側壁絶縁膜と、前記第1のゲート側壁絶縁膜上に形成された第2のゲート側壁絶縁膜とを備えた半導体装置を提供する。
また、本発明の一態様は、半導体基板にゲート電極及びダミーのゲート側壁絶縁膜を形成する第1の工程と、前記半導体基板の表面の露出した領域にシリコン又はシリコン化合物を成長させてエレベーテッド領域を形成する第2の工程と、前記ダミーのゲート側壁絶縁膜を除去する第3の工程と、前記半導体基板上に2種以上の異なる材料からなる複数の絶縁膜を形成する第4の工程と、前記異なる材料からなる複数の絶縁膜をパターニングすることにより、前記ダミーのゲート側壁絶縁膜が除去された部分に複数層構造を有するゲート側壁絶縁膜を形成する第5の工程とを含むことを特徴とする半導体装置の製造方法を提供する。
本発明によれば、エレベーテッドソースドレイン構造を備えたMOSFETのゲート電極とソースドレインとの寄生容量を低く抑えることの可能な半導体装置を作製することが可能となる。
〔第1の実施の形態〕
図1A〜図1Cは、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図である。
図1A〜図1Cは、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図である。
初めに、図1A(a)に示すように、半導体基板101内に例えばSTI(Shallow Trench Isolation)からなる素子分離領域102を形成し、必要に応じてイオン注入によるチャネルドープ、ウェルの形成等を行い、活性化アニールを施す。ここで、半導体基板101には、バルクSi基板又はSOI(Silicon on Insulator)基板を用いることができる。
次に、半導体基板101上の全面に、例えばSiON、SiO2等からなるゲート絶縁膜材料と、例えば多結晶シリコン、多結晶シリコンゲルマニウム等からなるゲート電極材料を順次形成し、n型MOSFETの場合はAs、P等、p型MOSFETの場合はB、BF2等を不純物としてゲート電極材料に注入し、活性化アニールを施す。さらにゲート電極材料の上に、例えばSi3N4膜からなるキャップ層材料を形成した後に、フォトレジスト工程、RIE(Reactive Ion Etching)工程等によりゲート絶縁膜材料、ゲート電極材料、キャップ層材料をパターニングすることにより、図1A(b)に示すように、ゲート絶縁膜103、ゲート電極104、及びキャップ層105が形成される。
次に、図1A(c)に示すように、例えばSi3N4等の酸化膜とのエッチング選択比の高い材料からなる絶縁膜106を半導体基板101上の全面に成膜する。この絶縁膜106は、シリコンとある程度のエッチング選択比が取れる材料であればよい。
次に、図1A(d)に示すように、RIE工程により絶縁膜106をパターニングし、ダミー側壁107を形成する。なお、ダミー側壁107は単層でなく、多層構造であってもよい。その際、ダミー側壁107の表面が酸化膜とエッチング選択比の高い材料であることが望ましい。
次に、半導体基板101の表面が露出している領域に、酸化膜を除去するための前処理を行った後、図1B(e)に示すように、シリコン又はシリコンゲルマニウムを選択的にエピタキシャル成長させ、エレベーテッド領域108を形成する。この時、キャップ層105の存在により、ゲート電極104は成長しない。ここで、成長したエレベーテッド領域108の高さは、例えば25〜30nm程度である。なお、ダミー側壁107の表面がSi3N4の場合、ファセットが生じにくいという利点もある。
次に、図1B(f)に示すように、n型MOSFETの場合はAs、P等、p型MOSFETの場合はB、BF2等を不純物としてエレベーテッド領域108にイオン注入し、活性化アニールを施すことにより、ソースドレイン領域109a及びエレベーテッドソースドレイン領域109bを形成する。
次に、図1B(g)に示すように、キャップ層105及びダミー側壁107を剥離する。ここで、ダミー側壁107が除去された部分(ゲート電極104とエレベーテッドソースドレイン領域109bとの間)の半導体基板101に凹部110が生じる。
次に、図1B(h)に示すように、半導体基板101の凹部110に、n型MOSFETの場合はAs、P等、p型MOSFETの場合はB、BF2等を不純物としてイオン注入し、活性化アニールを施すことにより、ソースドレインエクステンション領域111を形成する。
次に、図1C(i)に示すように、半導体基板101上の全面に例えばSiO2からなる第1の絶縁膜112と、例えばSi3N4等の酸化膜又はシリコンとのエッチング選択比の高い材料からなる第2の絶縁膜113を成膜する。ここで、第1の絶縁膜112は、第2の絶縁膜113よりも比誘電率の低い材料からなることが好ましく、その厚さは例えば5nm程度である。なお、この時の成膜温度は600℃以下である。
次に、図1C(j)に示すように、RIE工程により第1の絶縁膜112及び第2の絶縁膜113をパターニングし、ゲート電極104の側面及び凹部110の底面、側面に第1のゲート側壁絶縁膜114を形成し、第1のゲート側壁絶縁膜114上に第2のゲート側壁絶縁膜115が形成される。
次に、半導体基板101上の全面にNi、Pt、Co、Pd、Er、NiPtのいずれかの金属膜をスパッタし、アニールを施すことにより、サリサイド反応が生じてゲート電極104及びエレベーテッドソースドレイン領域109b上部にシリサイド領域116、117が形成される。その後、図1C(k)に示すように、残留した未反応の金属膜を除去する。なお、ゲート電極104のシリサイド領域116は、ゲート電極104の一部ではなく全部であってもよい(フルシリサイド)。
次に、半導体基板101上の全面に例えばSi3N4からなるコンタクトエッチストップ膜118及び例えばSiO2からなる層間絶縁膜119を堆積させ、層間絶縁膜119の表面をCMP(Chemical Mechanical Polish)法等により平坦化した後に、コンタクトエッチストップ膜118及び層間絶縁膜119をパターニングしてコンタクトホールを形成し、例えばWからなる金属をスパッタすることにより、図1C(l)に示すような、コンタクト120及び図示しない配線層等を有する半導体装置100が得られる。
(第1の実施の形態の効果)
この第1の実施の形態によれば、ゲート電極104とエレベーテッドソースドレイン領域109bとの間に存在するゲート側壁絶縁膜を第1のゲート側壁絶縁膜114の第2のゲート側壁絶縁膜115に対する体積比を大きくすることにより、寄生容量を小さく抑えることができる。
この第1の実施の形態によれば、ゲート電極104とエレベーテッドソースドレイン領域109bとの間に存在するゲート側壁絶縁膜を第1のゲート側壁絶縁膜114の第2のゲート側壁絶縁膜115に対する体積比を大きくすることにより、寄生容量を小さく抑えることができる。
〔第2の実施の形態〕
図2は、本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、第2の実施の形態に係る半導体装置の製造工程において、図1B(h)に示す工程までは第1の実施の形態と同様であるので、説明を省略する。
図2は、本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、第2の実施の形態に係る半導体装置の製造工程において、図1B(h)に示す工程までは第1の実施の形態と同様であるので、説明を省略する。
図1B(h)に示す工程を終えた後に、図2(a)に示すように、半導体基板101上の全面に例えばSiO2からなる第1の絶縁膜112と、例えばSi3N4等の酸化膜とのエッチング選択比の高い材料からなる第2の絶縁膜113と、例えばSiO2からなる第3の絶縁膜201を成膜する。ここで、第1の絶縁膜112及び第3の絶縁膜201は、第2の絶縁膜113よりも比誘電率の低い材料からなることが好ましい。第1の絶縁膜112及び第3の絶縁膜201は、同じ材料であっても異なる材料であってもよい。なお、この時の成膜温度は600℃以下である。
次に、図2(b)に示すように、RIE工程により第1の絶縁膜112、第2の絶縁膜113及び第3の絶縁膜201をパターニングし、ゲート電極104の側面及び凹部110の底面、側面に第1のゲート側壁絶縁膜114を形成し、第1のゲート側壁絶縁膜114上に第2のゲート側壁絶縁膜115を形成し、更に第2のゲート側壁絶縁膜115の一部の表面に第3のゲート側壁絶縁膜202が形成される。この第3のゲート側壁絶縁膜201は、エレベーテッドソースドレイン領域109bの表面よりも高い位置に形成されている。
次に、半導体基板101上の全面にNi、Pt、Co、Pd、Er、NiPtのいずれかの金属膜をスパッタし、アニールを施すことにより、サリサイド反応が生じてゲート電極104及びエレベーテッドソースドレイン領域109b上部にシリサイド領域116、117が形成される。その後、図2(c)に示すように、残留した未反応の金属膜を除去する。なお、ゲート電極104のシリサイド領域116は、ゲート電極104の一部ではなく全部であってもよい(フルシリサイド)。
次に、半導体基板101上の全面に例えばSi3N4からなるコンタクトエッチストップ膜118及び例えばSiO2からなる層間絶縁膜119を堆積させ、層間絶縁膜119の表面をCMP(Chemical Mechanical Polish)法等により平坦化した後に、コンタクトエッチストップ膜118及び層間絶縁膜119をパターニングしてコンタクトホールを形成し、例えばWからなる金属をスパッタすることにより、図2(d)に示すような、コンタクト120及び図示しない配線層等を有する半導体装置200が得られる。
(第2の実施の形態の効果)
この第2の実施の形態によれば、第3のゲート側壁絶縁膜202が存在することにより、ゲート側壁絶縁膜全体の比誘電率を下げることができ、第1の実施の形態よりも更に寄生容量をより小さくすることができる。
この第2の実施の形態によれば、第3のゲート側壁絶縁膜202が存在することにより、ゲート側壁絶縁膜全体の比誘電率を下げることができ、第1の実施の形態よりも更に寄生容量をより小さくすることができる。
なお、上記各実施の形態は一実施例に過ぎず、本発明はこれらに限定されずに、発明の趣旨を逸脱しない範囲内において種々変形実施が可能である。例えば、上記各実施の形態における第1のゲート側壁絶縁膜114の材料はSiO2を例に挙げて説明したが、第2のゲート側壁絶縁膜115の材料よりも比誘電率の低い材料であればSiO2に限られない。また、ゲート側壁絶縁膜は4層以上の多層構造であってもよい。
100、200 半導体装置
101 半導体基板
101a 凹部
102 素子分離領域
103 ゲート絶縁膜
104 ゲート電極
105 キャップ層
106 絶縁膜
107 ダミー側壁
108 エレベーテッド領域
109a ソースドレイン領域
109b エレベーテッドソースドレイン領域
110 凹部
111 ソースドレインエクステンション領域
112 第1の絶縁膜
113 第2の絶縁膜
114 第1のゲート側壁絶縁膜
115 第2のゲート側壁絶縁膜
116、117 シリサイド領域
118 バリア絶縁膜
119 層間絶縁膜
120 コンタクト
201 第3の絶縁膜
202 第3のゲート側壁絶縁膜
101 半導体基板
101a 凹部
102 素子分離領域
103 ゲート絶縁膜
104 ゲート電極
105 キャップ層
106 絶縁膜
107 ダミー側壁
108 エレベーテッド領域
109a ソースドレイン領域
109b エレベーテッドソースドレイン領域
110 凹部
111 ソースドレインエクステンション領域
112 第1の絶縁膜
113 第2の絶縁膜
114 第1のゲート側壁絶縁膜
115 第2のゲート側壁絶縁膜
116、117 シリサイド領域
118 バリア絶縁膜
119 層間絶縁膜
120 コンタクト
201 第3の絶縁膜
202 第3のゲート側壁絶縁膜
Claims (5)
- 半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極と離間して形成され、前記半導体基板表面よりも表面が高いエレベーテッドソースドレイン領域と、
前記ゲート電極と前記エレベーテッドソースドレイン領域との間に形成された凹部と、
前記凹部の前記半導体基板に形成されたソースドレインエクステンション領域と、
前記ゲート電極及び前記凹部の底面及び側面に形成された第1のゲート側壁絶縁膜と、
前記第1のゲート側壁絶縁膜上に形成された第2のゲート側壁絶縁膜と
を備えた半導体装置。 - 前記第1のゲート側壁絶縁膜の比誘電率は、前記第2のゲート側壁絶縁膜の比誘電率よりも低いことを特徴とする請求項1に記載の半導体装置。
- 前記第1のゲート側壁絶縁膜はシリコン酸化膜であり、前記第2のゲート側壁絶縁膜はシリコン窒化膜であることを特徴とする請求項1に記載の半導体装置。
- 前記第2のゲート側壁絶縁膜の一部の表面に、前記第2のゲート側壁絶縁膜よりも比誘電率が低い第3のゲート側壁絶縁膜を更に備えることを特徴とする請求項1乃至請求項3のいずれか1項に記載の半導体装置。
- 半導体基板にゲート電極及びダミーのゲート側壁絶縁膜を形成する第1の工程と、
前記半導体基板の表面の露出した領域にシリコン又はシリコン化合物を成長させてエレベーテッド領域を形成する第2の工程と、
前記ダミーのゲート側壁絶縁膜を除去する第3の工程と、
前記半導体基板上に2種以上の異なる材料からなる複数の絶縁膜を形成する第4の工程と、
前記異なる材料からなる複数の絶縁膜をパターニングすることにより、前記ダミーのゲート側壁絶縁膜が除去された部分に複数層構造を有するゲート側壁絶縁膜を形成する第5の工程とを含むことを特徴とする半導体装置の製造方法。
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-
2005
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- 2006-09-27 US US11/535,706 patent/US20070080392A1/en not_active Abandoned
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