JP2016174175A - 半導体装置の製造方法 - Google Patents
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Abstract
Description
本実施の形態によるMOS型電界効果トランジスタ(以下単にMOSFETと呼ぶ)の製造工程を図面を参照して説明する。図1〜図7は、本実施の形態である半導体装置、例えばSOI基板上にnチャネル型MOSFETを有する半導体装置の製造工程中の断面図である。
前記実施の形態1では、ゲート電極を形成した後にソース・ドレイン領域を形成するゲートファーストプロセスによりMOSFETを形成する方法について説明したが、本実施の形態では、ソース・ドレイン領域を形成した後にゲート電極を形成するゲートラストプロセスにより形成されたMOSFETについて説明する。
本実施の形態では、前記実施の形態2と同様に、ゲートラストプロセスによりMOSFETを形成する場合について説明する。以下では、図13〜図17を用いて、オフセットスペーサを除去した領域に対してイオン注入を行い、ゲート電極の両端の直下のみにハロー領域を形成する、本実施の形態の半導体装置の製造工程について説明する。図13〜図17は、本実施の形態の半導体装置の製造工程を説明する断面図である。
(1)(a)第1方向において互いに隣接する第1領域および第2領域を上面に有する支持基板と、前記支持基板上に形成された第1絶縁膜と、前記第1絶縁膜上に形成された半導体層とにより構成される半導体基板を準備する工程と、
(b)前記半導体層上に第1膜を形成する工程と、
(c)前記第1膜を加工して、前記第1領域の直上に前記第1膜からなる犠牲パターンを形成する工程と、
(d)前記犠牲パターンから露出する前記半導体層上にエピタキシャル層を形成する工程と、
(e)前記エピタキシャル層に第1導電型の不純物を導入することで、前記第1方向において前記犠牲パターンを挟む一対のソース・ドレイン領域を形成する工程と、
(f)前記ソース・ドレイン領域および前記半導体層を覆うように、前記半導体層上に第2絶縁膜を形成する工程と、
(g)前記第2絶縁膜の上面を一部除去し、露出させた前記犠牲パターンを除去することで、前記半導体層の上面を露出する開口部を前記第2絶縁膜に形成する工程と、
(h)前記(g)工程の後、前記支持基板の上方から前記開口部の直下の前記第1領域に前記第1導電型または第2導電型の不純物を導入することにより、第1拡散層を形成する工程と、
(i)前記(h)工程の後、前記開口部の底部の前記半導体層上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
を有する、半導体装置の製造方法。
(2)前記ソース・ドレイン領域は前記第2領域の直上に形成されており、
前記支持基板の上面に導入された前記第1導電型または前記第2導電型の不純物の濃度は、前記第2領域よりも前記第1領域の方が高い、(1)記載の半導体装置の製造方法。
(3)(a)第1方向において互いに隣接する第1領域および第2領域を上面に有する支持基板と、前記支持基板上に形成された第1絶縁膜と、前記第1絶縁膜上に形成された半導体層とにより構成される半導体基板を準備する工程と、
(b)前記第1領域の直上であって、前記半導体層上に第1膜を形成する工程と、
(c)前記第1膜を加工して、前記第1領域の直上に前記第1膜からなる犠牲パターンを形成する工程と、
(d)前記犠牲パターンの側壁を覆い、前記半導体層の上面に接する第3絶縁膜を形成する工程と、
(e)前記犠牲パターンおよび前記第3絶縁膜から露出する前記半導体層上にエピタキシャル層を形成する工程と、
(f)前記エピタキシャル層に第1導電型の不純物を導入することで、前記第1方向において前記犠牲パターンを挟む一対のソース・ドレイン領域を形成する工程と、
(g)前記ソース・ドレイン領域および前記半導体層を覆うように、前記半導体層上に第2絶縁膜を形成する工程と、
(h)前記第2絶縁膜の上面を一部除去し、露出させた前記第3絶縁膜を除去することで、前記半導体層の上面を露出する第1開口部を前記第2絶縁膜と前記犠牲パターンとの間に形成する工程と、
(i)前記(h)工程の後、前記支持基板の上方から前記第1開口部の直下の前記第2領域に前記第1導電型または第2導電型の不純物を導入することにより、第1拡散層を形成する工程と、
(j)前記(i)工程の後、前記犠牲パターンを除去することで、前記半導体層の上面を露出する第2開口部を前記第2絶縁膜に形成する工程と、
(k)前記第2開口部の底部の前記半導体層上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
を有する、半導体装置の製造方法。
(4)前記支持基板の上面に導入された前記第1導電型または前記第2導電型の不純物の濃度は、前記第1領域よりも前記第2領域の方が高い、(3)記載の半導体装置の製造方法。
(5)前記ソース・ドレイン領域は、前記第1方向において前記第1領域および前記第2領域を挟むように前記支持基板の上面に形成された、第3領域の直上に形成されており、
前記支持基板の上面に導入された前記第1導電型または前記第2導電型の不純物の濃度は、前記第3領域よりも前記第2領域の方が高い、(3)記載の半導体装置の製造方法。
(6)前記(h)工程の後であって、前記(j)工程の前に、前記支持基板の上方から前記第1開口部の直下の前記半導体層に前記第1導電型の不純物を、前記エピタキシャル層よりも低い濃度で導入することにより、エクステンション領域を形成する工程を有する、(3)記載の半導体装置の製造方法。
2 BOX膜
3 シリコン層
4 ゲート絶縁膜
5 ゲート電極
6 窒化シリコン膜
7 酸化シリコン膜
8、8a、8b 窒化シリコン膜
9、9a〜9c エピタキシャル層
10、10a エクステンション領域
11、11a ハロー領域
12、12a 拡散層
13 シリサイド層
14 エッチングストッパ膜
15 層間絶縁膜
16 ハロー領域
17 ゲート絶縁膜
18 ゲート電極
19 ハロー領域
D5 ダミーゲート電極(犠牲パターン)
OP1 開口部
OP2 開口部
OSS オフセットスペーサ
Qa〜Qd MOSFET
SW サイドウォール
Claims (7)
- 半導体基板、前記半導体基板上に形成された絶縁膜および前記絶縁膜上に形成された半導体層を有する、半導体装置の製造方法において、
(a)前記半導体層上に電界効果トランジスタのゲート絶縁膜を形成する工程、
(b)前記ゲート絶縁膜上に前記電界効果トランジスタのゲート電極を形成する工程、
(c)前記半導体層上において前記ゲート電極の側壁に第1サイドウォールを形成する工程、
(d)前記(c)工程後、前記半導体層上および前記第1サイドウォールの横にエピタキシャル層を形成する工程、
(e)前記(d)工程後、前記第1サイドウォールを除去する工程、
(f)前記(e)工程後、イオン注入によって、前記半導体層に、第1導電型の第1不純物領域を形成する工程、
(g)前記(f)工程後、前記第1不純物領域上において前記ゲート電極の側壁に第2サイドウォールを形成する工程、
(h)前記(g)工程後、イオン注入によって、前記エピタキシャル層および前記半導体層に前記第1導電型の第2不純物領域を形成する工程、
を有し、
前記第1不純物領域は、前記電界効果トランジスタのソース・ドレイン領域の一部であって、
前記第2不純物領域は、前記電界効果トランジスタのソース・ドレイン領域の一部であって、かつ、前記第1不純物領域よりも不純物濃度が高い、半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、さらに、
(i)前記(h)工程後、前記ゲート電極上および前記エピタキシャル層上にシリサイド層を形成する工程を有する、半導体装置の製造方法。 - 請求項1または2の何れか1項に記載の半導体装置の製造方法において、さらに、
(j)前記(e)工程と前記(g)工程の間に、イオン注入によって、前記半導体基板に前記第1導電型と反対の導電型である第2導電型の第3不純物領域を形成する工程を有する、半導体装置の製造方法。 - 請求項3に記載の半導体装置の製造方法において、
前記第1導電型はN型であり、
前記第2導電型はP型である、半導体装置の製造方法。 - 請求項1〜4の何れか1項に記載の半導体装置の製造方法において、
前記第1サイドウォールは、窒化シリコン膜を含む、半導体装置の製造方法。 - 請求項1〜5の何れか1項に記載の半導体装置の製造方法において、
前記第2サイドウォールは、窒化シリコン膜を含む、半導体装置の製造方法。 - 請求項1〜6の何れか1項に記載の半導体装置の製造方法において、
前記第1導電型はN型である、半導体装置の製造方法。
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