JPH11214686A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH11214686A
JPH11214686A JP1426998A JP1426998A JPH11214686A JP H11214686 A JPH11214686 A JP H11214686A JP 1426998 A JP1426998 A JP 1426998A JP 1426998 A JP1426998 A JP 1426998A JP H11214686 A JPH11214686 A JP H11214686A
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JP
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diffusion layer
gate electrode
impurity
concentration
region
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JP1426998A
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Kentaro Nakanishi
賢太郎 中西
Shinji Odanaka
紳二 小田中
Akira Hiroki
彰 広木
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Matsushita Electric Industrial Co Ltd
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like

Abstract

(57)【要約】 【課題】 低しきい値電圧、低接合容量及び高駆動力を
確保しながら短チャネル効果を抑制できるようにする。 【解決手段】 半導体基板１におけるゲート電極３の両
側端部及びサイドウォール４の直下には、ｎ型不純物で
あるヒ素が低濃度に注入されてなる浅いソース・ドレイ
ン拡散層５が形成され、ゲート電極３の中央部の直下に
はｐ型不純物イオンであるボロンが拡散してなるしきい
値制御用の第１のチャネル不純物拡散層６が形成されて
いる。第１のチャネル不純物拡散層６は、中央部の低濃
度領域６ａと両側部の高濃度領域６ｂとから構成されて
おり、該第１のチャネル不純物拡散層６及び浅いソース
・ドレイン拡散層５の下側には、ボロンが拡散してなり
レトログレードチャネルプロファイルを有するしきい値
制御用の第２のチャネル不純物拡散層８が形成されてい
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、低しきい値電圧、低接合容量
及び高駆動力を確保しつつ、短チャネル効果の抑制と動
作の高速化とを図る半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】近年、相補型半導体装置、いわゆるＣＭ
ＯＳデバイスは、マルチメディア時代に必須となるシス
テムオンチップを実現するため、ますます高性能化及び
高集積化を要求されている。ＣＭＯＳデバイスの開発状
況は、試作段階又は量産段階の最小加工寸法をゲート長
を用いて表わすと０．５μｍから０．３５μｍ、さらに
０．２５μｍへと進展しており、研究段階においては
０．１μｍ以下までをもその対象とするようになってき
ている。
【０００３】以下、従来のＣＭＯＳデバイス及びその製
造方法について図面を参照しながら概要を説明する。
【０００４】図１７は第１の従来例としての半導体装置
の製造方法の工程順の断面構成を示している（Y.Okumur
a et al., IEEE Trans. Electron Devices, p.2541, 19
92）。まず、図１７（ａ）に示すように、例えば、シリ
コンからなる半導体基板１０１の主面に対してｐ型不純
物イオンを注入してｐ型ウェル層１０２を形成した後、
図１７（ｂ）に示すように、半導体基板１０１の上にゲ
ート酸化膜１０３、ポリシリコン膜１０４及び上部酸化
膜１０５を順次堆積する。その後、フォトリソグラフィ
ーを用いてパターン化し、ドライエッチングを行なって
ゲート電極１０６を形成する。
【０００５】次に、図１７（ｃ）に示すように、ゲート
電極１０６をマスクとして半導体基板１０１に対してｎ
型不純物イオンを注入してゲート長方向に広がる低濃度
で浅いソース・ドレイン拡散層１０７をそれぞれ形成す
る。
【０００６】次に、図１７（ｄ）に示すように、半導体
基板１０１の上に全面にわたって絶縁膜を堆積した後、
該絶縁膜に対してエッチバックを行なって、ゲート電極
１０６の両側面にサイドウォール１０８をそれぞれ形成
した後、ゲート電極１０６及びサイドウォール１０８を
マスクとして半導体基板１０１に対してｎ型不純物イオ
ンを注入してゲート長方向に広がる高濃度で深いソース
・ドレイン拡散層１０９をそれぞれ形成する。
【０００７】次に、図１７（ｅ）に示すように、半導体
基板１０１を基板面の法線方向を軸として回転させなが
ら、ゲート電極１０６及びサイドウォール１０８をマス
クとして、半導体基板１０１にｐ型不純物イオンを基板
面の法線に対して所定の傾きを持たせて注入することに
より、しきい値制御用のチャネルドープ層１１０を形成
する。
【０００８】この製造方法によると、半導体基板１０１
の表面におけるチャネルドープ層１１０の不純物濃度は
チャネル方向（＝ゲート長方向）で不均一であり、すな
わち、ゲート電極１０６の両側端部の直下において最も
高濃度であり、ゲート電極１０６の中央部の直下におい
ては最も低濃度となっている。このため、短チャネル化
に伴うしきい値電圧Ｖthの低下を抑えられ、短チャネル
効果を抑制できる。
【０００９】図１８は第２の従来例としての半導体装置
の断面構成を示している（L. Su etal., VLSI Symp. Di
g., p.12, 1996)。図１８に示すように、半導体基板１
１１の上にはゲート酸化膜１１２を介在させ且つサイド
ウォール１１３が設けられたゲート電極１１４が選択的
に形成されている。半導体基板１１１におけるゲート電
極１１４の両側端部の下側には、例えばｎ型の低濃度で
浅いソース・ドレイン拡散層１１５が形成され、浅いソ
ース・ドレイン拡散層１１５と接すると共にゲート長方
向に広がるようにｎ型で高濃度の深いソース・ドレイン
拡散層１１６が形成されている。
【００１０】半導体基板１１１におけるゲート電極１１
４の直下にはｐ型の低濃度領域１１７ａが形成されてお
り、該低濃度領域１１７ｂ及び深いソース・ドレイン拡
散層１１６の下側に形成されたｐ型の高濃度領域１１７
ｂと共にチャネルドープ層１１７を構成している。高濃
度領域１１７ｂの不純物濃度は、深いソース・ドレイン
拡散層１１６の界面よりも浅い位置にそのピーク値を有
しており、ここではｐ型の不純物イオンとしてインジウ
ム（Ｉｎ）を用いている。
【００１１】さらに、浅いソース・ドレイン拡散層１１
５の下側及び深いソース・ドレイン拡散層１１６のゲー
ト電極１１４側には、ｐ型の不純物拡散層１１８が設け
られており、短チャネル効果の抑制に寄与している。
【００１２】
【発明が解決しようとする課題】ゲート長が０．２μｍ
近辺のＭＯＳトランジスタの高性能化を図るには、ＭＯ
Ｓトランジスタの高駆動力を確保するため、しきい値電
圧Ｖthを０．４Ｖ以下に低減させる必要がある。
【００１３】しかしながら、前記第１の従来例に係る半
導体装置は、ゲート電極１０６及びサイドウォール１０
８をマスクとした不純物の斜め注入のみによってしきい
値電圧Ｖthの設定を行なっているため、ゲート電極１０
６の両側端部の直下とゲート電極１０６の中央部の直下
とでは、チャネルドープ層１１０におけるチャネル方向
の不純物濃度が大きく変化するので、短チャネル領域に
おいてはチャネル中央部分の不純物濃度が急激に上昇し
てしまう。その結果、短チャネル化がしきい値電圧Ｖth
の変化に、より敏感に反映するという問題を有してお
り、ゲート長寸法のばらつきに対するしきい値電圧Ｖth
の変動が顕著となる。また、短チャネル領域でしきい値
電圧Ｖthが上昇する逆短チャネル効果も大きくなる。さ
らには、斜め回転注入を用いて不純物イオンの注入を行
なうため、製造時にチャネルドープ量のばらつきが大き
くなりやすいという問題も有している。
【００１４】一方、前記第２の従来例に係る半導体装置
は、半導体基板１１１の上面側から順に形成された低濃
度領域１１７ａと高濃度領域１１７ｂとからなるチャネ
ルドープ層１１７を有している。ｎチャネルＭＯＳトラ
ンジスタの場合には、このチャネルドープ層１１７のｐ
型不純物イオンにインジウムを用いているため、半導体
基板１１１の内部において不純物濃度がピーク値を示し
た後、該不純物濃度が急激には減少しない。その結果、
深いソース・ドレイン拡散層１１６との界面よりも深い
領域においても、インジウムによる不純物濃度が上昇し
てしまい、接合容量を増加させるという問題を有してい
る。また、インジウムを用いたイオン注入は量産が難し
い。本発明は、前記従来の問題を解決し、低しきい値電
圧、低接合容量及び高駆動力を確保しながら短チャネル
効果を抑制できるようにすることを目的とする。
【００１５】
【課題を解決するための手段】前記の目的を達成するた
め、本発明は、しきい値制御用のチャネルドープ層の不
純物濃度の濃度分布をゲート長方向と基板の深さ方向と
に共に不均一とし、且つ、チャネルドープ層の下端部が
ソース・ドレイン拡散層の下端部よりも浅い構成とする
ものである。
【００１６】本発明に係る第１の半導体装置は、半導体
基板の上に形成されたゲート電極と、半導体基板におけ
るゲート長方向側にそれぞれ形成されたソース・ドレイ
ン拡散層と、半導体基板におけるゲート電極の下側に形
成されたしきい値制御用のチャネル不純物拡散層とを備
え、チャネル不純物拡散層は、ゲート長方向に不均一で
且つ基板面に対する垂直方向にも不均一な不純物濃度を
有しており、チャネル不純物拡散層の下端部の基板面か
らの距離は、ソース・ドレイン拡散層の下端部の基板面
からの距離よりも小さいか又は等しい。
【００１７】第１の半導体装置によると、チャネル不純
物拡散層が、ゲート長方向に不均一で且つ基板面に対す
る垂直方向にも不均一な不純物濃度を有しているため、
ゲート長方向においては少なくともソース側を高濃度と
すると、チャネル領域のソース側の電界が高くなり、一
方、垂直方向においては上部側を低濃度とし内部側を高
濃度とすると、しきい値電圧値を低減できる。さらに、
チャネル不純物拡散層の下端部の基板面からの距離が深
いソース・ドレイン拡散層の下端部の基板面からの距離
よりも小さいか又は等しいため、接合容量が小さくな
る。
【００１８】第１の半導体装置において、チャネル不純
物拡散層はボロン（ホウ素）が拡散してなることが好ま
しい。
【００１９】本発明に係る第２の半導体装置は、半導体
基板の上に形成されたゲート電極と、半導体基板におけ
るゲート電極の両側部の下側の領域にそれぞれ形成され
た第１導電型の浅いソース・ドレイン拡散層と、半導体
基板におけるゲート電極の下側の領域に、側部が浅いソ
ース・ドレイン拡散層と接するように形成された第２導
電型で且つしきい値制御用の第１のチャネル不純物拡散
層と、半導体基板における浅いソース・ドレイン拡散層
に対するゲート電極のそれぞれの反対側の領域に、ゲー
ト長方向に広がるように形成された第１導電型の深いソ
ース・ドレイン拡散層と、半導体基板における浅いソー
ス・ドレイン拡散層及び第１のチャネル不純物拡散層の
下側に形成され、第２導電型で且つしきい値制御用の第
２のチャネル不純物拡散層とを備え、第１のチャネル不
純物拡散層は、浅いソース・ドレイン拡散層側の領域が
ゲート電極の下側の領域よりも大きい不純物濃度分布を
有し、第２のチャネル不純物拡散層は、第１のチャネル
不純物拡散層側の領域がその中央部よりも小さい不純物
濃度分布を有しており、第２のチャネル不純物拡散層の
下端部の基板面からの距離は、深いソース・ドレイン拡
散層の下端部の基板面からの距離よりも小さい。
【００２０】第２の半導体装置によると、第１のチャネ
ル不純物拡散層が、浅いソース・ドレイン拡散層側の領
域においてゲート電極の下側の領域よりも大きい不純物
濃度分布を有しているためチャネル領域のソース側の電
界が高くなり、一方、第２のチャネル不純物拡散層が、
第１のチャネル不純物拡散層側の領域においてその中央
部よりも小さい不純物濃度分布を有しているため、しき
い値電圧値を低減できると共に接合容量を低減できる。
さらに、第２のチャネル不純物拡散層の下端部の基板面
からの距離が、深いソース・ドレイン拡散層の下端部の
基板面からの距離よりも小さいため、接合容量がさらに
小さくなる。
【００２１】第２の半導体装置において、第１のチャネ
ル不純物拡散層のゲート長方向における不純物濃度の濃
度分布が、ゲート電極の両側部側が高く中央部が低いＵ
字形状又はＶ字形状を有していることが好ましい。
【００２２】第２の半導体装置において、第１の不純物
拡散層及び第２の不純物拡散層はそれぞれボロンが拡散
してなることが好ましい。
【００２３】本発明に係る第３の半導体装置は、埋め込
み酸化膜を有するＳＯＩ基板の上に形成されたゲート電
極と、ＳＯＩ基板の埋め込み酸化膜の上におけるゲート
電極の両側部の下側の領域にそれぞれ形成された第１導
電型の低濃度のソース・ドレイン拡散層と、ＳＯＩ基板
の埋め込み酸化膜の上におけるゲート電極の下側の領域
に、側部が低濃度のソース・ドレイン拡散層と接するよ
うに形成された第２導電型で且つしきい値制御用のチャ
ネル不純物拡散層と、ＳＯＩ基板の埋め込み酸化膜の上
における低濃度のソース・ドレイン拡散層に対するゲー
ト電極のそれぞれの反対側の領域に、ゲート長方向に広
がるように形成された第１導電型の高濃度のソース・ド
レイン拡散層とを備え、チャネル不純物拡散層の不純物
濃度は、ゲート電極の下側の領域が低濃度のソース・ド
レイン拡散層側の領域及び埋め込み酸化膜側の領域より
も小さい不純物濃度分布を有している。
【００２４】第３の半導体装置によると、チャネル不純
物拡散層が、ゲート電極の下側の領域において低濃度の
ソース・ドレイン拡散層側の領域及び埋め込み酸化膜側
の領域よりも小さい不純物濃度分布を有しているため、
チャネル領域のソース側の電界が高くなると共に、しき
い値電圧値と接合容量とを低減できる。
【００２５】第３の半導体装置において、ＳＯＩ基板の
埋め込み酸化膜の下側におけるチャネル不純物拡散層の
下方の領域に、第２導電型の高濃度不純物拡散層をさら
に備えていることが好ましい。
【００２６】第３の半導体装置において、チャネル不純
物拡散層のゲート長方向における不純物濃度の濃度分布
が、ゲート電極の両側部側が高く中央部が低いＵ字形状
又はＶ字形状を有していることが好ましい。
【００２７】第３の半導体装置において、チャネル不純
物拡散層はボロンが拡散してなることが好ましい。
【００２８】本発明に係る第１の半導体装置の製造方法
は、半導体基板の主面に第１導電型で且つしきい値制御
用の第１の不純物イオンを注入して、半導体基板の主面
側に低濃度の第１のチャネル不純物拡散層と該第１のチ
ャネル不純物拡散層の下側に高濃度の第２のチャネル不
純物拡散層とを形成した後、半導体基板に対して高温且
つ短時間の熱処理を行なうことにより、第１のチャネル
不純物拡散層と第２のチャネル不純物拡散層とからなる
第１のしきい値制御用拡散層を形成する第１のしきい値
制御用拡散層形成工程と、半導体基板の上にゲート絶縁
膜を介在させたゲート電極を選択的に形成するゲート電
極形成工程と、半導体基板に対して、第１導電型で且つ
しきい値制御用の第２の不純物イオンを、ゲート電極を
マスクとし且つゲート長方向の一方側に傾きを持たせて
注入すると共にゲート長方向の他方側にも傾きを持たせ
て注入することにより、第１のチャネル不純物拡散層に
おけるゲート電極の両側部の下側の第１の領域に、該第
１の領域の不純物濃度がゲート電極の中央部の下側の第
２の領域の不純物濃度よりも大きい第２のしきい値制御
用拡散層を形成する第２のしきい値制御用拡散層形成工
程と、半導体基板に対して、ゲート電極をマスクとして
第２導電型の第３の不純物イオンを注入することによ
り、ゲート電極の両側部の下側の領域にそれぞれ浅いソ
ース・ドレイン拡散層を形成する第１のソース・ドレイ
ン拡散層形成工程と、ゲート電極の両側面にゲート側壁
を形成するゲート側壁形成工程と、半導体基板に対し
て、ゲート電極及びゲート側壁をマスクとして第２導電
型の第４の不純物イオンを注入することにより、ゲート
長方向にそれぞれ広がるように深いソース・ドレイン拡
散層を形成する第２のソース・ドレイン拡散層形成工程
とを備えている。
【００２９】第１の半導体装置の製造方法によると、第
１のしきい値制御用拡散層形成工程において、半導体基
板の主面側に位置する低濃度の第１のチャネル不純物拡
散層と該第１のチャネル不純物拡散層の下側に位置する
高濃度の第２のチャネル不純物拡散層とからなる第１の
しきい値制御用拡散層を形成するため、基板表面のチャ
ネル不純物濃度が小さくなるので、しきい値電圧値を低
減できる。また、本工程において、イオン注入後に高温
且つ短時間の熱処理を行なっているため、不純物の増速
拡散を抑制できるので、上記のようないわゆるレトログ
レードタイプの拡散を確実に実現できる。
【００３０】さらに、第２のしきい値制御用拡散層形成
工程において、第１のしきい値制御用拡散層におけるゲ
ート電極の両側部の下側の第１の領域に、該第１の領域
の不純物濃度が該ゲート電極の中央部の下側の第２の領
域の不純物濃度よりも大きい第２のしきい値制御用拡散
層を形成するため、チャネル領域のソース側の電界が高
くなる。
【００３１】本発明に係る第２の半導体装置の製造方法
は、ＳＯＩ基板の主面に対して第１導電型で且つしきい
値制御用の第１の不純物イオンを注入することにより、
ＳＯＩ基板の上部に、不純物濃度が主面よりも深い位置
に濃度の最大値を持つように第１のしきい値制御用拡散
層を形成する第１のしきい値制御用拡散層形成工程と、
ＳＯＩ基板の上にゲート絶縁膜を介在させたゲート電極
を選択的に形成するゲート電極形成工程と、ＳＯＩ基板
に対して、第１導電型で且つしきい値制御用の第２の不
純物イオンを、ゲート電極をマスクとし且つゲート長方
向の一方側に傾きを持たせて注入すると共にゲート長方
向の他方側にも傾きを持たせて注入することにより、第
１のしきい値制御用拡散層におけるゲート電極の両側部
の下側の第１の領域に、該第１の領域の不純物濃度がゲ
ート電極の中央部の下側の第２の領域の不純物濃度より
も大きい第２のしきい値制御用拡散層を形成する第２の
しきい値制御用拡散層形成工程と、ＳＯＩ基板に対し
て、ゲート電極をマスクとして第２導電型の第３の不純
物イオンを注入することにより、埋め込み酸化膜の上で
且つゲート電極の両側部の下側の領域にそれぞれ低濃度
のソース・ドレイン拡散層を形成する第１のソース・ド
レイン拡散層形成工程と、ゲート電極の両側面にゲート
側壁を形成するゲート側壁形成工程と、ＳＯＩ基板に対
して、ゲート電極及びゲート側壁をマスクとして第２導
電型の第４の不純物イオンを注入することにより、埋め
込み酸化膜の上で且つゲート長方向にそれぞれ広がるよ
うに高濃度のソース・ドレイン拡散層を形成する第２の
ソース・ドレイン拡散層形成工程と、ＳＯＩ基板に対し
て、ゲート電極及びゲート側壁をマスクとして第１導電
型の第５の不純物イオンを注入することにより、ＳＯＩ
基板の埋め込み酸化膜の下側におけるゲート電極の下方
の領域に高濃度不純物拡散層を形成する高濃度不純物拡
散層形成工程とを備えている。
【００３２】第２の半導体装置の製造方法によると、第
１のしきい値制御用拡散層形成工程において、ＳＯＩ基
板の上部に不純物濃度が主面よりも深い位置に濃度の最
大値を持つように第１のしきい値制御用拡散層を形成す
るため、基板表面のチャネル不純物濃度が小さくなるの
で、しきい値電圧値を低減できる。また、第２のしきい
値制御用拡散層形成工程において、第１のしきい値制御
用拡散層におけるゲート電極の両側部の下側の第１の領
域に、該第１の領域の不純物濃度が該ゲート電極の中央
部の下側の第２の領域の不純物濃度よりも大きい第２の
しきい値制御用拡散層を形成するため、チャネル領域の
ソース側の電界が高くなる。
【００３３】さらに、高濃度不純物拡散層形成工程にお
いて、ＳＯＩ基板の埋め込み酸化膜の下側におけるゲー
ト電極の下方の領域に高濃度不純物拡散層を形成するた
め、埋め込み酸化膜の下側で且つゲート電極の下方への
空乏層の広がりを抑制できる。
【００３４】第１又は２の半導体装置の製造方法におい
て、第１の不純物イオン及び第２の不純物イオンが二フ
ッ化ボロン（ＢＦ2 ）からなることが好ましい。
【００３５】本発明に係る第３の半導体装置の製造方法
は、ＳＯＩ基板の主面上に絶縁膜を堆積する絶縁膜堆積
工程と、絶縁膜に開口部を選択的に形成することによ
り、絶縁膜からなるマスクパターンを形成するマスクパ
ターン形成工程と、ＳＯＩ基板に対して、マスクパター
ンを用いて第１導電型で且つしきい値制御用の第１の不
純物イオンを注入することにより、ＳＯＩ基板の上部
に、不純物濃度が主面よりも深い位置に濃度の最大値を
持つように第１のしきい値制御用拡散層を形成する第１
のしきい値制御用拡散層形成工程と、ＳＯＩ基板に対し
て、マスクパターンを用いて第１導電型の第２の不純物
イオンを注入することにより、ＳＯＩ基板の埋め込み酸
化膜の下側における第１のしきい値制御用拡散層の下方
の領域に高濃度不純物拡散層を形成する高濃度不純物拡
散層形成工程と、マスクパターンの開口部の底部にゲー
ト絶縁膜を形成した後、該開口部に導体膜を充填しマス
クパターンを除去することにより、半導体基板の上にゲ
ート絶縁膜を介在させた導体膜からなるゲート電極を形
成するゲート電極形成工程と、ＳＯＩ基板に対して、第
１導電型で且つしきい値制御用の第３の不純物イオン
を、ゲート電極をマスクとし且つゲート長方向の一方側
に傾きを持たせて注入すると共にゲート長方向の他方側
にも傾きを持たせて注入することにより、第１のしきい
値制御用拡散層におけるゲート電極の両側部の下側の第
１の領域に、該第１の領域の不純物濃度がゲート電極の
中央部の下側の第２の領域の不純物濃度よりも大きい第
２のしきい値制御用拡散層を形成する第２のしきい値制
御用拡散層形成工程と、ＳＯＩ基板に対して、ゲート電
極をマスクとして第２導電型の第４の不純物イオンを注
入することにより、埋め込み酸化膜の上で且つゲート電
極の両側部の下側の領域にそれぞれ低濃度のソース・ド
レイン拡散層を形成する第１のソース・ドレイン拡散層
形成工程と、ゲート電極の両側面にゲート側壁を形成す
るゲート側壁形成工程と、ＳＯＩ基板に対して、ゲート
電極及びゲート側壁をマスクとして第２導電型の第５の
不純物イオンを注入することにより、埋め込み酸化膜の
上で且つゲート長方向にそれぞれ広がるように高濃度の
ソース・ドレイン拡散層を形成する第２のソース・ドレ
イン拡散層形成工程とを備えている。
【００３６】第３の半導体装置の製造方法によると、第
１のしきい値制御用拡散層形成工程において、ＳＯＩ基
板の上部に不純物濃度が主面よりも深い位置に濃度の最
大値を持つように第１のしきい値制御用拡散層を形成す
るため、基板表面のチャネル不純物濃度が小さくなるの
で、しきい値電圧値を低減できる。また、第２のしきい
値制御用拡散層形成工程において、第２のしきい値制御
用拡散層形成工程において、第１のしきい値制御用拡散
層におけるゲート電極の両側部の下側の第１の領域に、
該第１の領域の不純物濃度が該ゲート電極の中央部の下
側の第２の領域の不純物濃度よりも大きい第２のしきい
値制御用拡散層を形成するため、チャネル領域のソース
側の電界が高くなる。
【００３７】さらに、高濃度不純物拡散層形成工程にお
いて、マスクパターンを用いてＳＯＩ基板の埋め込み酸
化膜の下側におけるゲート電極の下方の領域に高濃度不
純物拡散層を形成するため、埋め込み酸化膜の下側で且
つゲート電極の下方への空乏層の広がりを抑制できる。
【００３８】第３の半導体装置の製造方法において、第
１の不純物イオン及び第３の不純物イオンが二フッ化ボ
ロンからなることが好ましい。
【００３９】
【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態について図面を参照しながら説明する。
【００４０】図１は本発明の第１の実施形態に係る半導
体装置としてのｎ型ＭＯＳトランジスタの断面構成を示
している。図１に示すように、例えば、シリコンからな
る半導体基板１の主面上には、酸化シリコンからなるゲ
ート酸化膜２を介在させたポリシリコン等からなるゲー
ト電極３が選択的に形成されており、該ゲート電極３の
両側面には、例えば酸化シリコンからなるサイドウォー
ル４がそれぞれ形成されている。
【００４１】半導体基板１におけるゲート電極３の両側
端部及びサイドウォール４の直下には、ｎ型不純物イオ
ンであるヒ素（Ａｓ）等が低濃度に注入されてなる浅い
ソース・ドレイン拡散層５がそれぞれ形成され、ゲート
電極３の中央部の直下にはｐ型不純物イオンであるボロ
ン（Ｂ）が拡散してなるしきい値制御用の第１のチャネ
ル不純物拡散層６が形成されている。
【００４２】半導体基板１における各浅いソース・ドレ
イン拡散層５に対するゲート電極３のそれぞれの反対側
の領域には、ヒ素等が高濃度に且つゲート長方向に広が
るように注入されてなる深いソース・ドレイン拡散層７
が形成されており、さらに、半導体基板１における浅い
ソース・ドレイン拡散層５及び第１のチャネル不純物拡
散層６の下側には、ボロンが拡散してなるしきい値制御
用の第２のチャネル不純物拡散層８が形成されている。
【００４３】第１のチャネル不純物拡散層６は、中央部
に不純物濃度が小さい低濃度領域６ａと、両側部が浅い
ソース・ドレイン拡散層５と接し且つ不純物濃度が低濃
度領域６ａよりも大きい高濃度領域６ｂとから構成され
ている。
【００４４】第２のチャネル不純物拡散層８は、その不
純物濃度が第１のチャネル不純物拡散層６側の領域にお
いてその中央部よりも小さい濃度分布、すなわち、該中
央部において濃度分布の最大値を取る、いわゆるレトロ
グレードチャネルプロファイル（以下、ＲＣＰと略称す
る。）を有すると共に、第２のチャネル不純物拡散層８
の下端部の基板面からの距離が、深いソース・ドレイン
拡散層７の下端部の基板面からの距離よりも小さくなる
ように形成されている。
【００４５】ここで、半導体装置のしきい値電圧Ｖthの
チャネルプロファイル依存性及びゲート長Ｌg 依存性を
図面を用いて説明する。図２（ａ）は基板に対する深さ
方向のチャネルプロファイルのシミュレーション結果を
示し、図２（ｂ）はゲート長Ｌg としきい値電圧Ｖthと
の関係が、図２（ａ）に示すチャネルプロファイルによ
って影響を受ける様子を示している。図２（ａ）及び
（ｂ）において、曲線Ａは本実施形態に係る半導体装置
を示し、曲線Ｂはチャネルドープ層がチャネル方向に均
一である最も一般的な第１の半導体装置を示し、曲線Ｃ
は最も一般的な第２の半導体装置を示している。
【００４６】図２（ａ）の曲線Ｂに示す一般的な第１の
半導体装置の場合は、ピーク濃度とほぼ等しい基板表面
濃度が４．０×１０17ｃｍ-3のときに、図２（ｂ）に示
すように、ゲート長Ｌg が０．１８μｍで且つドレイン
電圧Ｖd が１．５Ｖの条件下において飽和領域のしきい
値電圧Ｖthが約０．３５Ｖとなる。また、図２（ａ）の
曲線Ｃに示す一般的な第２の半導体装置の場合は、ピー
ク濃度とほぼ等しい基板表面濃度が３．０×１０17ｃｍ
-3のときに、図２（ｂ）に示すように、ゲート長Ｌg が
０．１８μｍで且つドレイン電圧Ｖd が１．５Ｖの条件
下において飽和領域のしきい値電圧Ｖthが約０．２５Ｖ
となる。このように、一般的な第２の半導体装置は第１
の半導体装置に比べてしきい値電圧Ｖthの低減を図れる
ものの短チャネル効果が顕著に現われてしまう。
【００４７】一方、図２（ａ）の曲線Ａに示す本実施形
態に係る半導体装置の場合は、基板面からの深さが０．
０６μｍの位置にピーク濃度７．０×１０17ｃｍ-3を有
しており、基板表面が低濃度になるため、図２（ｂ）に
示すように、ゲート長Ｌg が０．１３μｍで且つドレイ
ン電圧Ｖd が１．５Ｖの条件下において飽和領域のしき
い値電圧Ｖthが約０．２Ｖとなって、しきい値電圧Ｖth
が低減し、且つ、短チャネル効果が抑制されていること
が分かる。すなわち、ゲート長Ｌg の寸法ばらつきが
０．１３μｍを中心値として±約１０％生じた場合の曲
線Ｃのしきい値電圧Ｖthの変動は０．１±０．０５Ｖで
あり、一方、曲線Ａ（レトログレードタイプである本実
施形態）のしきい値電圧変動は０．２±０．０３Ｖであ
り、本実施形態の方がゲート長Ｌg の寸法ばらつきに対
するしきい値電圧Ｖthの変動の割合が小さくなってい
る。
【００４８】また、図２（ａ）に示すように、本実施形
態においては、チャネルドープ用のｐ型不純物イオンに
ボロンを用いているため、従来のインジウムと異なり、
半導体基板内部において不純物濃度がピーク値を示した
後に、該不純物濃度が基板のより深い領域において従来
の装置並みに減少している。このため、第２のチャネル
不純物拡散層が接合容量を増大させることがないので、
動作の高速化及び低消費電力化を実現できる。
【００４９】図３（ａ）及び（ｂ）は本実施形態に係る
半導体装置の基板面におけるゲート長方向（チャネル方
向）の不純物濃度プロファイルを示し、横軸がチャネル
方向の位置を表わし、縦軸が不純物濃度を表わしてい
る。図３（ａ）に示すように、チャネル領域におけるボ
ロンが拡散してなるｐ型不純物濃度はソース及びドレイ
ン側が高く中央部が低いＵ字形状をなしている。ソース
及びドレイン側の不純物濃度を大きくすると、図３
（ｂ）に示すように、ｐ型不純物濃度はソース及びドレ
イン側が高く中央部が低いＶ字形状をなすようになる。
【００５０】図３（ｃ）は本実施形態に係る半導体装置
と第２の従来例に係る半導体装置とのチャネル領域にお
けるソース端部近傍の電界強度の比較を示している。曲
線Ａに示す本実施形態に係る半導体装置は、曲線Ｄに示
すチャネル方向の不純物濃度が均一な第２の従来例の半
導体装置よりも電界強度が大きいことが分かる。
【００５１】一般に、ｎ型の半導体装置に流れる電流密
度Ｊは、Ｊ＝−ｅ×ｎ×ｖで表わされる。ここで、ｅは
素電荷、ｎはキャリア（電子）の密度、ｖは電子の速度
である。また、電界強度が１０4 Ｖ／ｃｍオーダーの低
電界の場合には、電子速度ｖは電界に比例する。この結
果、本実施形態に係る半導体装置は、電子が多く存在す
るソース端部近傍で高電界特性を示し、高電流密度が得
られるため、高駆動力を実現できる。
【００５２】さらに、図３（ａ）又は（ｂ）に示すよう
に、チャネル領域の不純物濃度の濃度分布がチャネル方
向に不均一であるため、短チャネルの半導体装置ほど相
対的にチャネルドープ量が多くなるため、ソース・ドレ
イン拡散層からの空乏層の伸びに起因するしきい値電圧
の低下を効果的に抑制することができる。
【００５３】以下、本発明の第１の実施形態に係る半導
体装置の製造方法を図面に基づいて説明する。
【００５４】図４（ａ）〜（ｅ）は本発明の第１の実施
形態に係る半導体装置の製造方法の工程順の断面構成を
示している。まず、図４（ａ）に示すように、ｎ型ＭＯ
Ｓトランジスタのしきい値電圧Ｖthを設定するチャネル
ドープ工程としての第１のしきい値制御用拡散層形成工
程において、半導体基板１１の主面に対して、第１の不
純物イオンとしての二フッ化ボロン（ＢＦ2 ）を注入エ
ネルギーが１００ｋｅＶで濃度が２．４×１０12ｃｍ-2
の条件で注入し、その後、温度が１０００℃で且つ１０
秒間の高温且つ短時間の熱処理を行なうことにより、主
面側に位置する第１のチャネル不純物拡散層１２と、該
第１のチャネル不純物拡散層１２の下側に位置する第２
のチャネル不純物拡散層１３とからなる第１のしきい値
制御用拡散層１４を形成する。
【００５５】ここで、図５に第１のしきい値制御用拡散
層１４に対する二フッ化ボロンからなる不純物イオンの
注入後のＳＩＭＳを用いた分析結果を示す。但し、注入
の濃度を４．０×１０12ｃｍ-2としている。図５に示す
ように、半導体基板１１の上部が低濃度で且つ基板内部
に濃度のピーク値を持つ急峻なボロンの分布が得られて
いる。
【００５６】通常、高エネルギーイオン注入を用いたウ
ェル形成やチャネルプロファイルを決定するチャネルド
ープを行なうと、点欠陥（注入ダメージ）が生じやす
く、この点欠陥はゲート酸化膜形成時等の熱処理工程に
おいて不純物の増速拡散（ＴＥＤ）を引き起こす。しか
しながら、本実施形態においては、不純物注入の直後に
前述した高温且つ短時間の熱処理を行なって、発生した
点欠陥を回復させるため、不純物の増速拡散を抑制でき
るので、短チャネルトランジスタの高性能化に必須のＲ
ＣＰを確実に形成することができる。
【００５７】次に、図４（ｂ）に示すように、半導体基
板１１の主面に対して熱酸化処理を行なって膜厚が４ｎ
ｍのゲート酸化膜１５を形成した後、半導体基板１１の
上に全面にわたって膜厚が２００ｎｍのポリシリコン膜
を堆積し、該ポリシリコン膜に対して注入エネルギーが
２０ｋｅＶ、濃度が５．０×１０15ｃｍ-2のリン（Ｐ）
を注入して、該ポリシリコン膜に導電性を持たせる。な
お、ノンドープポリシリコンの代わりにドープトポリシ
リコンを用いればこのゲート注入工程を省略できる。そ
の後、フォトリソグラフィーを用いてゲート電極のパタ
ーニングを行なった後、ポリシリコン膜及びゲート酸化
膜に対してエッチングを行なってゲート酸化膜１５及び
ゲート電極１６を形成する。
【００５８】次に、図４（ｃ）に示すように、しきい値
電圧Ｖthを設定するチャネルドープ工程としての第２の
しきい値制御用拡散層形成工程において、半導体基板１
１に対して、ゲート電極１６及びゲート酸化膜１５をマ
スクとし、且つ、基板面の法線方向に対してゲート長方
向の一方側に傾きを持たせて、注入エネルギーが４０ｋ
ｅＶ、濃度が８．０×１０12ｃｍ-2の第２の不純物イオ
ンとしての二フッ化ボロン（ＢＦ2 ）を注入すると共
に、ゲート長方向の他方側に傾きを持たせて同様に二フ
ッ化ボロンを注入することにより、第１のチャネル不純
物拡散層１２におけるゲート電極１６の中央部の直下に
低濃度領域１２ａ形成し、少なくともゲート電極１６の
両側部の下側に、ボロン濃度が低濃度領域１２ａのボロ
ン濃度よりも大きい第２のしきい値制御用拡散層として
の高濃度領域１７を形成する。
【００５９】次に、図４（ｄ）に示すように、半導体基
板１１に対して、ゲート電極１６及びゲート酸化膜１５
をマスクとして注入エネルギーが１０ｋｅＶ、濃度が
２．０×１０14ｃｍ-2の第３の不純物イオンとしてのヒ
素（Ａｓ）を注入することにより、ゲート電極の両側部
の下側で且つ高濃度領域１７の外側の領域にそれぞれｎ
型で且つ低濃度の浅いソース・ドレイン拡散層１８を形
成する。ここで、浅いソース・ドレイン拡散層１８を高
濃度領域１７よりも先に形成してもよい。
【００６０】次に、図４（ｅ）に示すように、半導体基
板１１の上に全面にわたって、例えば、シリコン酸化膜
からなる絶縁膜を堆積し該絶縁膜に対してエッチバック
を行なってゲート酸化膜１５及びゲート電極１６の両側
面にサイドウォール１９を形成した後、半導体基板１１
に対して、ゲート電極１６及びサイドウォール１９をマ
スクとして、注入エネルギーが４０ｋｅＶ、濃度が６．
０×１０15ｃｍ-2の第４の不純物イオンとしてのヒ素
（Ａｓ）を注入することにより、ゲート長方向にそれぞ
れ広がり、且つ、下端部の基板面からの距離が、第２の
チャネル不純物拡散層１３の下端部の基板面からの距離
よりも大きくなるように、ｎ型で且つ高濃度の深いソー
ス・ドレイン拡散層２０を形成する。この後、必要に応
じてゲート電極１６の上面及び深いソース・ドレイン拡
散層２０の上面に低抵抗化のためのシリサイド膜を形成
をしてもよい。
【００６１】以上説明したように、本実施形態に係る半
導体装置の製造方法によると、深さ方向のチャネルプロ
ファイル（ボロン濃度分布）は、基板の表面側が低濃度
で且つ内部側が高濃度となり、さらに、不純物濃度のピ
ーク値の基板面からの位置が、浅いソース・ドレイン拡
散層１２の下端部と深いソース・ドレイン拡散層２０の
下端部との間に位置するレトログレードタイプとなって
いる。このため、短チャネル効果を抑制でき且つ低しき
い値電圧化が可能となる。
【００６２】一方、チャネル方向のチャネルプロファイ
ル（ボロン濃度分布）は、ゲート電極１６の両側端部の
直下において高濃度で且つゲート電極１６の中央部直下
においては最も低濃度となっている。これにより、短チ
ャネル領域においては相対的にチャネルドープ量が多く
なるため、ソース・ドレイン拡散層１８，２０からの空
乏層の伸びに起因するしきい値電圧の低下、いわゆる短
チャネル効果を確実に抑制することができる。さらに、
ソース側の電界が高くなるため、前述したように、高駆
動力を得ることができる。
【００６３】また、ＲＣＰタイプのチャネルプロファイ
ルを得るために、二フッ化ボロン（ＢＦ2 ）を用いてい
るため、基板内部において不純物濃度がピーク値を示し
た後、さらに深い領域において不純物濃度が急激に減少
する急峻なプロファイルが得られるので、接合容量を低
減でき、動作の高速化と低消費電力化を図ることができ
る。
【００６４】以下、本実施形態に係る半導体装置の製造
方法を用いて得られるＭＯＳトランジスタのシミュレー
ション結果及び実際の製造結果を図面に基づいて説明す
る。
【００６５】まず、図６は本実施形態に係る半導体装置
の製造方法を用いて得られるＭＯＳトランジスタの基板
表面におけるチャネル方向の不純物濃度分布のシミュレ
ーション結果を示している。図６に示すように、黒丸印
で示した、深いソース・ドレイン拡散層２０のヒ素濃度
は約１．０×１０21ｃｍ-3であり、浅いソース・ドレイ
ン拡散層１８のヒ素濃度は約１．５×１０20cm-3である
ことが分かる。一方、白丸印で示した曲線ＩはＲＣＰ化
のみを行なった場合の比較用の半導体装置のシミュレー
ション結果であり、当然ながら均一なプロファイルを示
している。白丸印で示した曲線IIは第１のしきい値制御
用拡散工程（ＲＣＰ化）と第２のしきい値制御用拡散工
程（ＬＥＰ化）とを経た後のボロン濃度分布であり、Ｖ
字形状を示している。
【００６６】次に、図７は本実施形態に係る半導体装置
の製造方法を用いて得られるＭＯＳトランジスタにおけ
るドレイン電圧Ｖd が１．５Ｖで且つゲート電圧Ｖg が
１．０Ｖの場合の２次元電位分布のシミュレーション結
果であって、図７（ａ）は第１のしきい値制御用拡散工
程（ＲＣＰ化）と第２のしきい値制御用拡散工程（ＬＥ
Ｐ化）とを経た後の結果を示し、図７（ｂ）はＲＣＰ化
のみを行なった場合の比較用の半導体装置の結果を示し
ている。いずれの場合もドレイン領域近傍で、電位分布
が密になっていることが分かる。
【００６７】次に、図８（ａ）は本実施形態に係る半導
体装置の製造方法を用いて得られるＭＯＳトランジスタ
におけるドレイン電圧Ｖd が１．５Ｖで且つゲート電圧
Ｖgが１．０Ｖの場合の基板表面のチャネル方向の電位
分布のシミュレーション結果を示し、図８（ｂ）はチャ
ネル領域の拡大図である。図８（ａ）及び（ｂ）におい
て、白丸印がＲＣＰ化のみを行なった場合の比較用の半
導体装置の結果を示し、黒丸印が第１のしきい値制御用
拡散工程（ＲＣＰ化）と第２のしきい値制御用拡散工程
（ＬＥＰ化）とを経た後の結果を示している。図７に示
した２次元電位分布では判別が困難であるが、図８に示
すように、チャネル中央部付近では曲線IIの方が若干電
位が高くなっていることが分かる。
【００６８】次に、図９（ａ）は本実施形態に係る半導
体装置の製造方法を用いて得られるＭＯＳトランジスタ
におけるドレイン電圧Ｖd が１．５Ｖで且つゲート電圧
Ｖgが１．０Ｖの場合の基板表面のチャネル方向の電界
分布のシミュレーション結果を示し、図９（ｂ）はチャ
ネル領域におけるソース側の端部の拡大図である。図９
（ａ）及び（ｂ）において、図８と同様に白丸印がＲＣ
Ｐ化のみを行なった場合の比較用の半導体装置の結果を
示し、黒丸印が第１のしきい値制御用拡散工程（ＲＣＰ
化）と第２のしきい値制御用拡散工程（ＬＥＰ化）とを
経た後の結果を示しており、曲線IIの場合のほうが電気
伝導を担うキャリア（電子）が多く存在するソース側の
端部近傍において高電界特性を示しており、高電流密
度、すなわち高駆動力特性を有することが分かる。
【００６９】次に、図１０（ａ）は本実施形態に係る半
導体装置の製造方法を用いて得られたＭＯＳトランジス
タにおける飽和領域（Ｖd ＝１．５Ｖ）のしきい値電圧
Ｖthのゲート長依存性を示している。図１０（ａ）にお
いて、四角印の曲線IIが第１のしきい値制御用拡散工程
（ＲＣＰ化）と第２のしきい値制御用拡散工程（ＬＥＰ
化）とを経た後の製造結果を示し、バツ印の曲線Ｉが第
１のしきい値制御用拡散工程（ＲＣＰ化）のみを経た後
の製造結果を示し、黒丸印の曲線III が二フッ化ボロン
の注入エネルギーが１００ｋｅＶで濃度が４．８×１０
12ｃｍ-2のＲＣＰ条件のみの場合の製造結果を示してい
る。ここで、これら３つの製造方法の各製造条件は、チ
ャネルドープ条件以外は同一であって第１のしきい値制
御用拡散工程後の温度が１０００℃で且つ１０秒間の熱
処理を加えている。図１０（ａ）に示すように、本実施
形態に係る曲線IIは、しきい値電圧Ｖthが上昇し、若干
の逆短チャネル効果を示しているものの、ゲート長Ｌg
が０．２μｍよりも小さい短ゲート長を有する半導体装
置において、高駆動力化に必須の低しきい値電圧を維持
しながら短チャネル効果を効果的に抑制できることが分
かる。
【００７０】また、図１０（ｂ）は図１０（ａ）に示す
曲線IIのチャネルドープ条件を変更した場合の製造結果
を示しており、具体的には、ゲート電極形成後の第２の
しきい値制御用拡散工程において、二フッ化ボロンの注
入条件を、注入エネルギーが４０ｋｅＶで且つ濃度が
６．０×１０12ｃｍ-2としている。このようにすると、
図１０（ｂ）に示すように逆短チャネル効果を解消でき
ることが分かる。
【００７１】（第２の実施形態）以下、本発明の第２の
実施形態について図面を参照しながら説明する。
【００７２】図１１は本発明の第２の実施形態に係る半
導体装置としてのｎ型ＭＯＳトランジスタの断面構成を
示している。図１１に示すように、基板シリコン層２１
ａと埋め込み酸化膜２１ｂと単結晶の薄膜シリコン層２
１ｃとからなるＳＯＩ基板２１の主面上には、酸化シリ
コンからなるゲート酸化膜２２を介在させたポリシリコ
ン等からなるゲート電極２３が選択的に形成されてお
り、該ゲート電極２３の両側面には、例えば酸化シリコ
ンからなるサイドウォール２４がそれぞれ形成されてい
る。
【００７３】ＳＯＩ基板２１におけるゲート電極２３の
両側端部及びサイドウォール２４の直下には、ｎ型不純
物イオンであるヒ素（Ａｓ）等が低濃度に注入されてな
る低濃度のソース・ドレイン拡散層２５がそれぞれ形成
されており、さらに、ＳＯＩ基板２１におけるゲート電
極２３の中央部の直下にはｐ型不純物イオンであるボロ
ン（Ｂ）が拡散してなるしきい値制御用のチャネル不純
物拡散層２６が形成されている。
【００７４】ＳＯＩ基板２１における各低濃度のソース
・ドレイン拡散層２５に対するゲート電極２３のそれぞ
れの反対側の領域には、ヒ素等が高濃度に且つゲート長
方向に広がるように注入されてなる高濃度のソース・ド
レイン拡散層２７が形成されており、さらに、ＳＯＩ基
板２１の埋め込み酸化膜２１ｂの直下における低濃度の
ソース・ドレイン拡散層２５及びチャネル不純物拡散層
２６の下方の領域には、ボロンが拡散してなり、短チャ
ネル効果を抑制するｐ型の高濃度不純物拡散層２８が形
成されている。
【００７５】チャネル不純物拡散層２６は、中央部の不
純物濃度が小さいＲＣＰ領域２６ａと、両側部が低濃度
のソース・ドレイン拡散層２５と接し且つ不純物濃度が
ＲＣＰ領域２６ａの中央部よりも大きい高濃度領域２６
ｂとから構成されている。
【００７６】このように、本実施形態によると、深さ方
向のチャネルプロファイルは、ＲＣＰタイプであり、ま
た、チャネル方向のチャネルプロファイルは、ゲート電
極２３の両側端部の直下において高濃度となり、ゲート
電極２３の中央部の直下が最も低濃度となって不均一で
ある。従って、第１の実施形態に示したバルクを用いた
ｎ型ＭＯＳトランジスタと同様に、低しきい値電圧及び
高駆動力を確保できると共に、ソース・ドレイン拡散層
２５，２７からの空乏層の伸びに起因するしきい値電圧
値の低下、いわゆる短チャネル効果を抑制することがで
きる。一般に、ＳＯＩ基板を用いた半導体装置は、その
構造上、バルク半導体装置に比べて接合容量を小さくで
きる。バルク半導体装置の場合は、１００ｎｍ程度の空
乏層を介してドレイン拡散層の底面と側面部の面積に対
応した接合容量が発生するが、ＳＯＩ半導体装置の場合
は、ドレイン拡散層の底面部は膜厚が大きい埋め込み酸
化膜２１ｂを介して容量を感じるため、実質的に容量と
して効いてくるのはドレイン拡散層とチャネル領域の空
乏層部分だけとなる。また、十分に広いソース・ドレイ
ン拡散層においては、接合容量はチャネル領域との対向
部分で決まり、バルク半導体装置と比べて十分小さな値
となる。しかしながら、一般に空乏層は埋め込み酸化膜
２１ｂ内で終端されることがなく、埋め込み酸化膜２１
ｂの下側の基板シリコン層２１ａまで空乏層が伸びてし
まうため、短チャネル効果が増大するという問題を有し
ている。
【００７７】しかしながら、本実施形態に係る半導体装
置は、埋め込み酸化膜２１ｂの直下で且つゲート電極２
３の下方の領域にｐ型の高濃度不純物拡散層を有してい
るため、埋め込み酸化膜２１ｂの下側への空乏層の伸び
をさらに抑制することができるので、短チャネル効果が
一層抑制される。
【００７８】以下、本発明の第２の実施形態に係る半導
体装置の製造方法を図面に基づいて説明する。
【００７９】図１２（ａ）〜（ｅ）は本発明の第２の実
施形態に係る半導体装置の製造方法の工程順の断面構成
を示している。まず、図１２（ａ）に示すように、ｎ型
ＭＯＳトランジスタのしきい値電圧Ｖthを設定するチャ
ネルドープ工程としての第１のしきい値制御用拡散層形
成工程において、基板シリコン層３１ａと埋め込み酸化
膜３１ｂと薄膜シリコン層３１ｃとからなるＳＯＩ基板
３１の薄膜シリコン層３１ｃに対して、第１の不純物イ
オンとしての二フッ化ボロン（ＢＦ2 ）を注入エネルギ
ーが１００ｋｅＶで濃度が２．４×１０12ｃｍ-2の条件
で注入することにより、基板表面よりも深い領域に不純
物濃度のピーク値を持つＲＣＰタイプのチャネル不純物
領域３２を形成する。ＳＯＩ基板３１はバルクのシリコ
ン基板と異なり、点欠陥の発生原因となる高エネルギー
イオン注入を用いたウェル注入は不要である。しかしな
がら、チャネルドープ工程においても点欠陥が生じるた
め、生じた点欠陥を回復させて不純物の増速拡散（ＴＥ
Ｄ）を抑制する目的でゲート電極形成前に高温且つ短時
間の熱処理を行なってもよい。
【００８０】次に、図１２（ｂ）に示すように、ＳＯＩ
基板３１の薄膜シリコン層３１ｃに対して熱酸化処理を
行なって膜厚が４ｎｍのゲート酸化膜３３を形成した
後、半導体基板１１の上に全面にわたって膜厚が２００
ｎｍのポリシリコン膜を堆積し、該ポリシリコン膜に対
して注入エネルギーが２０ｋｅＶ、濃度が５．０×１０
15ｃｍ-2のリン（Ｐ）を注入して、該ポリシリコン膜に
導電性を持たせる。なお、ノンドープポリシリコンの代
わりにドープトポリシリコンを用いればこのゲート注入
工程を省略できる。その後、フォトリソグラフィーを用
いてゲート電極のパターニングを行なった後、ポリシリ
コン膜及びゲート酸化膜に対してエッチングを行なって
ゲート酸化膜３３及びゲート電極３４を形成する。
【００８１】次に、図１２（ｃ）に示すように、しきい
値電圧Ｖthを設定するチャネルドープ工程としての第２
のしきい値制御用拡散層形成工程において、ＳＯＩ基板
３１の薄膜シリコン層３１ｃに対して、ゲート電極３４
及びゲート酸化膜３３をマスクとし、且つ、基板面の法
線方向に対してゲート長方向の一方側に傾きを持たせ
て、注入エネルギーが４０ｋｅＶ、濃度が８．０×１０
12ｃｍ-2の第２の不純物イオンとしての二フッ化ボロン
（ＢＦ2 ）を注入すると共に、ゲート長方向の他方側に
傾きを持たせて同様に二フッ化ボロンを注入することに
より、チャネル不純物拡散層３２におけるゲート電極３
４の中央部の直下にＲＣＰ領域３２ａ形成し、少なくと
もゲート電極３４の両側部の下側に、ボロン濃度がＲＣ
Ｐ領域３２ａの基板面側のボロン濃度よりも大きい第２
のしきい値制御用拡散層としての高濃度領域３５を形成
する。
【００８２】次に、図１２（ｄ）に示すように、ＳＯＩ
基板３１の薄膜シリコン層３１ｃに対して、ゲート電極
３４及びゲート酸化膜３３をマスクとして注入エネルギ
ーが１０ｋｅＶ、濃度が２．０×１０14ｃｍ-2の第３の
不純物イオンとしてのヒ素（Ａｓ）を注入することによ
り、ゲート電極３４の両側部の下側で且つ高濃度領域３
５の外側の領域にそれぞれｎ型で低濃度のソース・ドレ
イン拡散層３６を形成する。ここで、低濃度のソース・
ドレイン拡散層３６を高濃度領域３５よりも先に形成し
てもよい。
【００８３】次に、図１２（ｅ）に示すように、ＳＯＩ
基板３１の上に全面にわたって、例えば、シリコン酸化
膜からなる絶縁膜を堆積し該絶縁膜に対してエッチバッ
クを行なってゲート酸化膜３３及びゲート電極３４の両
側面にサイドウォール３７を形成した後、ＳＯＩ基板３
１の薄膜シリコン層３１ｃに対して、ゲート電極３４及
びサイドウォール３７をマスクとして注入エネルギーが
４０ｋｅＶ、濃度が６．０×１０15ｃｍ-2の第４の不純
物イオンとしてのヒ素（Ａｓ）を注入することにより、
ゲート長方向にそれぞれ広がるように、ｎ型で高濃度の
ソース・ドレイン拡散層３８を形成する。
【００８４】次に、図１２（ｆ）に示すように、ＳＯＩ
基板３１に対して、ゲート電極３４及びサイドウォール
３７をマスクとして注入エネルギーが１５０ｋｅＶ、濃
度が５．０×１０13ｃｍ-2の第５の不純物イオンとして
のボロン（Ｂ）を注入する。これにより、ＳＯＩ基板３
１の基板シリコン層３１ａにおける、ＲＣＰ領域３２
ａ、高濃度領域３５及び低濃度のソース・ドレイン拡散
層３６の下方の領域では埋め込み酸化膜３１ｂの直下
に、且つ、高濃度のソース・ドレイン拡散層３８の下方
では埋め込み酸化膜３１ｂとの界面から離れた位置にｐ
型の高濃度不純物拡散層３９が形成される。ここで、高
濃度不純物拡散層３９をサイドウォール３７よりも先に
形成してもよく、また、必要に応じてゲート電極３４の
上面及び高濃度のソース・ドレイン拡散層３８の上面に
低抵抗化のためのシリサイド膜を形成をしてもよい。
【００８５】図１３は本実施形態に係る半導体装置の製
造方法を用いて得られるＭＯＳトランジスタの基板シリ
コン層における高濃度不純物拡散層の２次元ボロン分布
のシミュレーション結果であって、図１３（ａ）はサイ
ドウォール形成後に高濃度不純物拡散層を形成する場合
を示し、図１３（ｂ）はサイドウォール形成前に高濃度
不純物拡散層を形成する場合を示している。いずれの場
合も、埋め込み酸化膜の直下で且つゲート電極下方の領
域に、１０18ｃｍ-3オーダーの不純物濃度を有するボロ
ン拡散層が形成されていることが分かる。
【００８６】このように、本実施形態に係る半導体装置
の製造方法によると、ＳＯＩ基板特有の低接合容量化が
図れる上に、ＳＯＩ基板３１の薄膜シリコン層３１ｃ
に、まず、二フッ化ボロン（ＢＦ2 ）を注入して深さ方
向にＲＣＰタイプのチャネル不純物領域３２を形成し、
その後、ゲート電極３４等をマスクとして、二フッ化ボ
ロン（ＢＦ2 ）を２段回に分けて斜め注入を行なうこと
により、チャネル方向にゲート電極３４の直下が低濃度
なＲＣＰ領域３２ａと、ゲート電極３４の両側部の直下
が高濃度な高濃度領域３５とを形成するため、短チャネ
ル効果を顕在化させることなく、しきい値電圧値を低減
でき、且つ、駆動能力を向上させることができる。
【００８７】また、基板シリコン層３１ａにおける埋め
込み酸化膜３１ｂ直下で且つゲート電極３４の下方の領
域に、ｎ型のソース・ドレイン拡散層３６，３８と反対
のｐ型の高濃度不純物拡散層３９を形成するため、埋め
込み酸化膜３１ｂの下側への空乏層の伸びを抑制するこ
とができるので、短チャネル効果をさらに低減できる。
【００８８】（第３の実施形態）以下、本発明の第３の
実施形態について図面を参照しながら説明する。
【００８９】図１４は本発明の第３の実施形態に係る半
導体装置としてのｎ型ＭＯＳトランジスタの断面構成を
示している。図１４において、図１１に示す構成部材と
同一の構成部材には同一の符号を付すことにより説明を
省略する。第２の実施形態との相違は、ＳＯＩ基板３１
の基板シリコン層３１ａに形成されるｐ型の高濃度不純
物拡散層４０が、埋め込み酸化膜３１ｂの直下で且つＲ
ＣＰ領域３２ａ、高濃度領域３５及び低濃度のソース・
ドレイン拡散層３６の下方の領域に限られていることで
ある。
【００９０】このように、埋め込み酸化膜３１ｂの下側
への空乏層の伸びを抑制するｐ型の高濃度不純物拡散層
４０が、ゲート電極３４の下方にのみ設けられていても
第２の実施形態と同様の効果を得ることができる。
【００９１】以下、本発明の第３の実施形態に係る半導
体装置の製造方法を図面に基づいて説明する。
【００９２】図１５（ａ）〜（ｈ）は本発明の第３の実
施形態に係る半導体装置の製造方法の工程順の断面構成
を示している。まず、図１５（ａ）に示すように、ＳＯ
Ｉ基板４１の上に全面にわたって、膜厚が２０ｎｍのシ
リコン酸化膜４２と、該シリコン酸化膜４２とエッチン
グ選択性を持つ、例えば、膜厚が１８５ｎｍのシリコン
窒化膜４３とを順次堆積する。その後、シリコン窒化膜
４３のゲート電極形成領域に対してドライエッチングを
行なってゲート長を規制する開口幅が２００ｎｍの開口
部４４ａを形成し、該開口部４３ａに露出するシリコン
酸化膜４２に対してウェットエッチングを行なってこれ
を除去し、薄膜シリコン層４１ｃの上面を露出させるこ
とにより、シリコン酸化膜４２とシリコン窒化膜４３と
からなるマスクパターン４４を形成する。
【００９３】次に、図１５（ｂ）に示すように、ｎ型Ｍ
ＯＳトランジスタのしきい値電圧Ｖthを設定するチャネ
ルドープ工程としての第１のしきい値制御用拡散層形成
工程において、ＳＯＩ基板４１の薄膜シリコン層４１ｃ
に対して、マスクパターン４４を用いて第１の不純物イ
オンとしての二フッ化ボロン（ＢＦ2 ）を注入エネルギ
ーが１００ｋｅＶで濃度が２．４×１０12ｃｍ-2の条件
で注入することにより、基板表面よりも深い領域に不純
物濃度のピーク値を持つＲＣＰタイプのチャネル不純物
領域４５を形成する。
【００９４】次に、図１５（ｃ）に示すように、ＳＯＩ
基板４１に対して、マスクパターン４４を用いて注入エ
ネルギーが８０ｋｅＶ、濃度が５．０×１０13ｃｍ-2の
第２の不純物イオンとしてのボロン（Ｂ）を注入するこ
とにより、ＳＯＩ基板４１の基板シリコン層４１ａにお
ける埋め込み酸化膜３１ｂの直下で且つチャネル不純物
領域４５の下方の領域にｐ型の高濃度不純物拡散層４６
を形成する。
【００９５】次に、図１５（ｄ）に示すように、ＳＯＩ
基板４１の薄膜シリコン層４１ｃにに対して熱酸化処理
を行なうことにより、薄膜シリコン層４１ｃにおけるマ
スクパターン４４の開口部４４ａの底部に膜厚が５ｎｍ
のゲート酸化膜４７を形成する。この後、イオン注入工
程に起因する点欠陥（注入ダメージ）を回復させて不純
物の増速拡散（ＴＥＤ）を抑制するために、高温且つ短
時間の熱処理を行なってもよい。その後、ＳＯＩ基板４
１の上に全面にわたってゲート電極形成用のドープトポ
リシリコン膜４８Ａをマスクパターン４４の開口部４４
ａに充填するように堆積した後、エッチバックを行な
う。ここでは、導電性を持つドープトポリシリコンを堆
積させたが、ノンドープのポリシリコンを堆積させた
後、ゲート注入を行なって導電性を持たせてもよい。
【００９６】次に、図１５（ｅ）に示すように、シリコ
ン酸化膜４２及びシリコン窒化膜４３からなるマスクパ
ターン４４を除去することにより、ゲート酸化膜４７を
介在させたドープトシリコン膜４８Ａからなるゲート電
極４８Ｂを形成する。
【００９７】次に、図１５（ｆ）に示すように、しきい
値電圧Ｖthを設定するチャネルドープ工程としての第２
のしきい値制御用拡散層形成工程において、ＳＯＩ基板
４１の薄膜シリコン層４１ｃに対して、ゲート電極４８
Ｂ及びゲート酸化膜４７をマスクとし、且つ、基板面の
法線方向に対してゲート長方向の一方側に傾きを持たせ
て、注入エネルギーが４０ｋｅＶ、濃度が８．０×１０
12ｃｍ-2の第３の不純物イオンとしての二フッ化ボロン
（ＢＦ2 ）を注入すると共に、ゲート長方向の他方側に
傾きを持たせて同様に二フッ化ボロンを注入することに
より、チャネル不純物拡散層４５におけるゲート電極４
８Ｂの中央部の直下にＲＣＰ領域４５ａ形成し、少なく
ともゲート電極４８Ｂの両側部の下側に、ボロン濃度が
ＲＣＰ領域４５ａの基板面側のボロン濃度よりも大きい
第２のしきい値制御用拡散層としての高濃度領域４９を
形成する。
【００９８】次に、図１５（ｇ）に示すように、ＳＯＩ
基板４１の薄膜シリコン層４１ｃに対して、ゲート電極
４８Ｂ及びゲート酸化膜４７をマスクとして注入エネル
ギーが１０ｋｅＶ、濃度が２．０×１０14ｃｍ-2の第４
の不純物イオンとしてのヒ素（Ａｓ）を注入することに
より、ゲート電極４８Ｂの両側部の下側で且つ高濃度領
域４９の外側の領域にそれぞれｎ型で低濃度のソース・
ドレイン拡散層５０を形成する。ここで、低濃度のソー
ス・ドレイン拡散層５０を高濃度領域４９よりも先に形
成してもよい。
【００９９】次に、図１５（ｈ）に示すように、ＳＯＩ
基板４１の上に全面にわたって、例えば、シリコン酸化
膜からなる絶縁膜を堆積し該絶縁膜に対してエッチバッ
クを行なってゲート酸化膜４７及びゲート電極４８Ｂの
両側面にサイドウォール５１を形成した後、ＳＯＩ基板
４１の薄膜シリコン層４１ｃに対して、ゲート電極４８
Ｂ及びサイドウォール５１をマスクとして注入エネルギ
ーが４０ｋｅＶ、濃度が６．０×１０15ｃｍ-2の第５の
不純物イオンとしてのヒ素（Ａｓ）を注入することによ
り、ゲート長方向にそれぞれ広がるようにｎ型で高濃度
のソース・ドレイン拡散層５２を形成する。
【０１００】この後、必要に応じてゲート電極４８Ｂの
上面及び高濃度のソース・ドレイン拡散層５２上面に低
抵抗化のためのシリサイド膜を形成をしてもよい。
【０１０１】図１６は本実施形態に係る半導体装置の製
造方法を用いて得られるＭＯＳトランジスタにおける基
板シリコン層の高濃度不純物拡散層の２次元ボロン分布
のシミュレーション結果を示している。本実施形態にお
いても、埋め込み酸化膜の直下で且つゲート電極下方の
領域に、１０18ｃｍ-3オーダーの不純物濃度を有するボ
ロン拡散層が形成されていることが分かる。
【０１０２】このように、本実施形態に係る半導体装置
の製造方法によると、ＳＯＩ基板特有の低接合容量化が
図れる上に、ＳＯＩ基板４１の薄膜シリコン層４１ｃ
に、まず、二フッ化ボロン（ＢＦ2 ）を注入して深さ方
向にＲＣＰタイプのチャネル不純物領域４５を形成し、
その後、ゲート電極４８Ｂ等をマスクとして、二フッ化
ボロン（ＢＦ2 ）を２段階に分けて斜め注入を行なうこ
とにより、チャネル方向にもゲート電極４８Ｂの直下が
低濃度なＲＣＰ領域４５ａと、ゲート電極４８Ｂの両側
部の直下が高濃度な高濃度領域４９を形成するため、短
チャネル効果を顕在化させることなく、しきい値電圧値
を低減でき、且つ、駆動能力を向上させることができ
る。
【０１０３】また、基板シリコン層４１ａにおける埋め
込み酸化膜４１ｂ直下で且つゲート電極４８Ｂの下方の
領域に、ｎ型のソース・ドレイン拡散層５０，５２と反
対のｐ型の高濃度不純物拡散層４６を形成するため、埋
め込み酸化膜４１ｂの下側への空乏層の伸びを抑制する
ことができるので、短チャネル効果をさらに抑制でき
る。
【０１０４】
【発明の効果】本発明の第１の半導体装置によると、チ
ャネル不純物拡散層が、ゲート長方向に不均一で且つ基
板面に対する垂直方向にも不均一な不純物濃度を有して
いるため、ゲート長方向においては少なくともソース側
を高濃度とすると、チャネル領域のソース側の電界が高
くなるので、駆動能力を高くできる。一方、垂直方向に
おいては上部側を低濃度とし内部側を高濃度とすると、
しきい値電圧値の低減と短チャネル効果の抑制とを図る
ことができる。さらに、接合容量を低減できるので、動
作が高速に行なえ且つ消費電力を低減できる。
【０１０５】第１の半導体装置において、チャネル不純
物拡散層はボロンが拡散してなると、基板面に垂直方向
のチャネルプロファイルが、基板の内部側で最大値を取
った後、基板のより深い領域で急峻に低くなるため、接
合容量を確実に低減できる。
【０１０６】本発明の第２の半導体装置によると、第１
のチャネル不純物拡散層が、浅いソース・ドレイン拡散
層側の領域においてゲート電極の下側の領域よりも大き
い不純物濃度分布を有しているため、また、第２のチャ
ネル不純物拡散層が、第１のチャネル不純物拡散層側の
領域においてその中央部よりも小さい不純物濃度分布、
いわゆるレトログレードチャネルプロファイル（ＲＣ
Ｐ）を有しているため、第１の半導体装置の効果を確実
に得られる上に、第２の不純物拡散層の下端部の基板面
からの距離が、深いソース・ドレイン拡散層の下端部の
基板面からの距離よりも小さいため、接合容量がさらに
小さくなる。
【０１０７】第２の半導体装置において、第１のチャネ
ル不純物拡散層のゲート長方向における不純物濃度の濃
度分布が、ゲート電極の両側部側が高く中央部が低いＵ
字形状又はＶ字形状を有していると、高駆動能力化及び
短チャネル効果の抑制を確実に図ることができる。
【０１０８】本発明の第３の半導体装置によると、接合
容量が小さいＳＯＩ基板を用いた半導体装置であって
も、チャネル不純物拡散層が、ゲート電極の下側の領域
において低濃度のソース・ドレイン拡散層側の領域及び
埋め込み酸化膜側の領域よりも小さい不純物濃度分布を
有しているため、第１の半導体装置の効果を確実に得る
ことができる。
【０１０９】第３の半導体装置において、半導体基板の
埋め込み酸化膜の下側におけるチャネル不純物拡散層の
下方の領域に、第２導電型の高濃度不純物拡散層をさら
に備えていると、埋め込み酸化膜の下側への空乏層の伸
びを抑制することができるので、短チャネル効果をさら
に低減できる。
【０１１０】第３の半導体装置において、チャネル不純
物拡散層のゲート長方向における不純物濃度の濃度分布
が、ゲート電極の両側部側が高く中央部が低いＵ字形状
又はＶ字形状を有していると、高駆動能力化及び短チャ
ネル効果の抑制を確実に図ることができる。
【０１１１】本発明の第１の半導体装置の製造方法によ
ると、第１のしきい値制御用拡散層形成工程において、
チャネル領域の垂直方向にＲＣＰタイプのチャネルプロ
ファイルを形成すると共に、第２のしきい値制御用拡散
層形成工程において、チャネル領域のゲート長方向にゲ
ート電極下側における中央部よりも両側端部側が高濃度
となるチャネルプロファイルを形成するため、第１及び
第２の半導体装置を確実に得ることができる。
【０１１２】本発明の第２又は第３の半導体装置の製造
方法によると、接合容量が小さいＳＯＩ基板を用いた半
導体装置であっても、第１のしきい値制御用拡散層形成
工程において、チャネル領域の垂直方向にＲＣＰタイプ
のチャネルプロファイルを形成すると共に、第２のしき
い値制御用拡散層形成工程において、チャネル領域のゲ
ート長方向にゲート電極下側における中央部よりも両側
端部側が高濃度となるチャネルプロファイルを形成する
ため、第１及び第３の半導体装置を確実に得ることがで
きる。
【０１１３】さらに、ＳＯＩ基板の埋め込み酸化膜の下
側におけるチャネル不純物拡散層の下方の領域に、第２
導電型の高濃度不純物拡散層を形成するため、埋め込み
酸化膜の下側への空乏層の伸びを抑制することができる
ので、短チャネル効果をさらに低減できる。
【０１１４】第１又は第２の半導体装置の製造方法にお
いて、第１の不純物イオン及び第２の不純物イオンが二
フッ化ボロンからなると、チャネル領域の深さ方向に急
峻なＲＣＰタイプのチャネルプロファイルを確実に形成
することができる。
【０１１５】第３の半導体装置の製造方法において、第
１の不純物イオン及び第３の不純物イオンが二フッ化ボ
ロンからなると、チャネル領域の深さ方向に急峻なＲＣ
Ｐタイプのチャネルプロファイルを確実に形成すること
ができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置を示
す構成断面図である。
【図２】本発明の第１の実施形態に係る半導体装置と従
来の半導体装置とを比較したグラフを示し、（ａ）は基
板に対する深さ方向のチャネルプロファイルのシミュレ
ーション結果を示す図であり、（ｂ）は短チャネル効果
における基板の深さ方向のチャネルプロファイル依存性
のシミュレーション結果を示す図である。
【図３】（ａ）及び（ｂ）は本発明の第１の実施形態に
係る半導体装置の基板面におけるゲート長方向の不純物
濃度プロファイルを示す図である。（ｃ）は本発明の第
１の実施形態に係る半導体装置と第２の従来例に係る半
導体装置とのチャネル領域におけるソース端部近傍の電
界の大きさの比較を示す図である。
【図４】（ａ）〜（ｅ）は本発明の第１の実施形態に係
る半導体装置の製造方法における工程順の構成断面図で
ある。
【図５】本発明の第１の実施形態に係る半導体装置の製
造方法を用いて得られた半導体装置におけるチャネル不
純物拡散層のボロン濃度の分析結果を示す図である。
【図６】本発明の第１の実施形態に係る半導体装置の製
造方法を用いて得られる半導体装置の基板表面における
チャネル方向の不純物濃度分布のシミュレーション結果
を示す図である。
【図７】本発明の第１の実施形態に係る半導体装置の製
造方法を用いて得られる半導体装置における２次元電位
分布のシミュレーション結果を示し、（ａ）は第１のし
きい値制御用拡散工程（ＲＣＰ化）と第２のしきい値制
御用拡散工程（ＬＥＰ化）とを経た後の結果を示す図で
あり、（ｂ）はＲＣＰ化のみを行なった場合の比較用の
半導体装置の結果を示す図である。
【図８】（ａ）は本発明の第１の実施形態に係る半導体
装置の製造方法を用いて得られる半導体装置の基板表面
におけるチャネル方向の電位分布のシミュレーション結
果を示す図である。（ｂ）は（ａ）のチャネル領域の拡
大図である。
【図９】（ａ）は本発明の第１の実施形態に係る半導体
装置の製造方法を用いて得られる半導体装置の基板表面
におけるチャネル方向の電界分布のシミュレーション結
果を示す図である。（ｂ）は（ａ）のチャネル領域にお
けるソース側の端部の拡大図である。
【図１０】（ａ）は本発明の第１の実施形態に係る半導
体装置の製造方法を用いて得られた半導体装置の飽和領
域におけるしきい値電圧のゲート長依存性を示す図であ
る。（ｂ）は本発明の第１の実施形態に係る半導体装置
の製造方法を用いて得られた半導体装置の飽和領域にお
けるしきい値電圧のゲート長依存性を示す図である。
【図１１】本発明の第２の実施形態に係る半導体装置を
示す構成断面図である。
【図１２】（ａ）〜（ｆ）は本発明の第２の実施形態に
係る半導体装置の製造方法における工程順の構成断面図
である。
【図１３】本発明の第２の実施形態に係る半導体装置の
製造方法を用いて得られる半導体装置における基板シリ
コン層に形成された高濃度不純物拡散層の２次元ボロン
分布のシミュレーション結果を示し、（ａ）はサイドウ
ォール形成後に高濃度不純物拡散層を形成する場合を示
す図であり、（ｂ）はサイドウォール形成前に高濃度不
純物拡散層を形成する場合を示す図である。
【図１４】本発明の第３の実施形態に係る半導体装置を
示す構成断面図である。
【図１５】（ａ）〜（ｈ）は本発明の第３の実施形態に
係る半導体装置の製造方法における工程順の構成断面図
である。
【図１６】本発明の第３の本実施形態に係る半導体装置
の製造方法を用いて得られる半導体装置における基板シ
リコン層に形成された高濃度不純物拡散層の２次元ボロ
ン分布のシミュレーション結果を示す図である。
【図１７】第１の従来例に係る半導体装置の製造方法に
おける工程順の構成断面図である。
【図１８】第２の従来例に係る半導体装置を示す構成断
面図である。
【符号の説明】
１ 半導体基板 ２ ゲート酸化膜 ３ ゲート電極 ４ サイドウォール ５ 浅いソース・ドレイン拡散層 ６ 第１のチャネル不純物拡散層 ７ 深いソース・ドレイン拡散層 ８ 第２のチャネル不純物拡散層 １１ 半導体基板 １２ 第１のチャネル不純物拡散層 １２ａ 低濃度領域 １３ 第２のチャネル不純物拡散層 １４ 第１のしきい値制御用拡散層 １５ ゲート酸化膜 １６ ゲート電極 １７ 高濃度領域（第２のしきい値制御用拡散層） １８ 浅いソース・ドレイン拡散層 １９ サイドウォール ２０ 深いソース・ドレイン拡散層 ２１ ＳＯＩ基板 ２１ａ 基板シリコン層 ２１ｂ 埋め込み酸化膜 ２１ｃ 薄膜シリコン層 ２２ ゲート酸化膜 ２３ ゲート電極 ２４ サイドウォール ２５ 低濃度のソース・ドレイン拡散層 ２６ チャネル不純物拡散層 ２６ａ ＲＣＰ領域 ２６ｂ 高濃度領域 ２７ 高濃度のソース・ドレイン拡散層 ２８ 高濃度不純物拡散層 ３１ ＳＯＩ基板 ３１ａ 基板シリコン層 ３１ｂ 埋め込み酸化膜 ３１ｃ 薄膜シリコン層 ３２ チャネル不純物領域（第１のしきい値制御用拡
散層） ３２ａ ＲＣＰ領域 ３３ ゲート酸化膜 ３４ ゲート電極 ３５ 高濃度領域（第２のしきい値制御用拡散層） ３６ 低濃度のソース・ドレイン拡散層 ３７ サイドウォール ３８ 高濃度のソース・ドレイン拡散層 ３９ 高濃度不純物拡散層 ４０ 高濃度不純物拡散層 ４１ ＳＯＩ基板 ４２ シリコン酸化膜 ４３ シリコン窒化膜 ４４ マスクパターン ４４ａ 開口部 ４５ チャネル不純物領域（第１のしきい値制御用拡
散層） ４５ａ ＲＣＰ領域 ４６ 高濃度不純物拡散層 ４７ ゲート酸化膜 ４８Ａ ドープトポリシリコン膜 ４８Ｂ ゲート電極 ４９ 高濃度領域（第２のしきい値制御用拡散層） ５０ 低濃度のソース・ドレイン拡散層 ５１ サイドウォール ５２ 高濃度のソース・ドレイン拡散層

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の上に形成されたゲート電極
    と、 前記半導体基板におけるゲート長方向側にそれぞれ形成
    されたソース・ドレイン拡散層と、 前記半導体基板における前記ゲート電極の下側に形成さ
    れたしきい値制御用のチャネル不純物拡散層とを備え、 前記チャネル不純物拡散層は、ゲート長方向に不均一で
    且つ基板面に対する垂直方向にも不均一な不純物濃度を
    有しており、 前記チャネル不純物拡散層の下端部の基板面からの距離
    は、前記ソース・ドレイン拡散層の下端部の基板面から
    の距離よりも小さいか又は等しいことを特徴とする半導
    体装置。
  2. 【請求項２】 前記チャネル不純物拡散層はボロンが拡
    散してなることを特徴とする請求項１に記載の半導体装
    置。
  3. 【請求項３】 半導体基板の上に形成されたゲート電極
    と、 前記半導体基板における前記ゲート電極の両側部の下側
    の領域にそれぞれ形成された第１導電型の浅いソース・
    ドレイン拡散層と、 前記半導体基板における前記ゲート電極の下側の領域
    に、側部が前記浅いソース・ドレイン拡散層と接するよ
    うに形成された第２導電型で且つしきい値制御用の第１
    のチャネル不純物拡散層と、 前記半導体基板における前記浅いソース・ドレイン拡散
    層に対する前記ゲート電極のそれぞれの反対側の領域
    に、ゲート長方向に広がるように形成された第１導電型
    の深いソース・ドレイン拡散層と、 前記半導体基板における前記浅いソース・ドレイン拡散
    層及び第１のチャネル不純物拡散層の下側に形成され、
    第２導電型で且つしきい値制御用の第２のチャネル不純
    物拡散層とを備え、 前記第１のチャネル不純物拡散層は、前記浅いソース・
    ドレイン拡散層側の領域が前記ゲート電極の下側の領域
    よりも大きい不純物濃度分布を有し、 前記第２のチャネル不純物拡散層は、前記第１のチャネ
    ル不純物拡散層側の領域がその中央部よりも小さい不純
    物濃度分布を有しており、 前記第２のチャネル不純物拡散層の下端部の基板面から
    の距離は、前記深いソース・ドレイン拡散層の下端部の
    基板面からの距離よりも小さいことを特徴とする半導体
    装置。
  4. 【請求項４】 前記第１のチャネル不純物拡散層のゲー
    ト長方向における不純物濃度の濃度分布は、前記ゲート
    電極の両側部側が高く中央部が低いＵ字形状又はＶ字形
    状を有していることを特徴とする請求項３に記載の半導
    体装置。
  5. 【請求項５】 前記第１の不純物拡散層及び第２の不純
    物拡散層はそれぞれボロンが拡散してなることを特徴と
    する請求項３に記載の半導体装置。
  6. 【請求項６】 埋め込み酸化膜を有するＳＯＩ基板の上
    に形成されたゲート電極と、 前記ＳＯＩ基板の前記埋め込み酸化膜の上における前記
    ゲート電極の両側部の下側の領域にそれぞれ形成された
    第１導電型の低濃度のソース・ドレイン拡散層と、 前記ＳＯＩ基板の前記埋め込み酸化膜の上における前記
    ゲート電極の下側の領域に、側部が前記低濃度のソース
    ・ドレイン拡散層と接するように形成された第２導電型
    で且つしきい値制御用のチャネル不純物拡散層と、 前記ＳＯＩ基板の前記埋め込み酸化膜の上における前記
    低濃度のソース・ドレイン拡散層に対する前記ゲート電
    極のそれぞれの反対側の領域に、ゲート長方向に広がる
    ように形成された第１導電型の高濃度のソース・ドレイ
    ン拡散層とを備え、 前記チャネル不純物拡散層の不純物濃度は、前記ゲート
    電極の下側の領域が前記低濃度のソース・ドレイン拡散
    層側の領域及び前記埋め込み酸化膜側の領域よりも小さ
    い不純物濃度分布を有していることを特徴とする半導体
    装置。
  7. 【請求項７】 前記ＳＯＩ基板の前記埋め込み酸化膜の
    下側における前記チャネル不純物拡散層の下方の領域
    に、第２導電型の高濃度不純物拡散層をさらに備えてい
    ることを特徴とする請求項６に記載の半導体装置。
  8. 【請求項８】 前記チャネル不純物拡散層のゲート長方
    向における不純物濃度の濃度分布は、前記第１のチャネ
    ル不純物拡散層における前記ゲート電極の中央部下方に
    底部を持つＵ字形状又はＶ字形状を有していることを特
    徴とする請求項６に記載の半導体装置。
  9. 【請求項９】 前記チャネル不純物拡散層はボロンが拡
    散してなることを特徴とする請求項６に記載の半導体装
    置。
  10. 【請求項１０】 半導体基板の主面に第１導電型で且つ
    しきい値制御用の第１の不純物イオンを注入して、前記
    半導体基板の主面側に低濃度の第１のチャネル不純物拡
    散層と該第１のチャネル不純物拡散層の下側に高濃度の
    第２のチャネル不純物拡散層とを形成した後、前記半導
    体基板に対して高温且つ短時間の熱処理を行なうことに
    より、前記第１のチャネル不純物拡散層と前記第２のチ
    ャネル不純物拡散層とからなる第１のしきい値制御用拡
    散層を形成する第１のしきい値制御用拡散層形成工程
    と、 前記半導体基板の上にゲート絶縁膜を介在させたゲート
    電極を選択的に形成するゲート電極形成工程と、 前記半導体基板に対して、第１導電型で且つしきい値制
    御用の第２の不純物イオンを、前記ゲート電極をマスク
    とし且つゲート長方向の一方側に傾きを持たせて注入す
    ると共にゲート長方向の他方側にも傾きを持たせて注入
    することにより、前記第１のチャネル不純物拡散層にお
    ける前記ゲート電極の両側部の下側の第１の領域に、該
    第１の領域の不純物濃度が前記ゲート電極の中央部の下
    側の第２の領域の不純物濃度よりも大きい第２のしきい
    値制御用拡散層を形成する第２のしきい値制御用拡散層
    形成工程と、 前記半導体基板に対して、前記ゲート電極をマスクとし
    て第２導電型の第３の不純物イオンを注入することによ
    り、前記ゲート電極の両側部の下側の領域にそれぞれ浅
    いソース・ドレイン拡散層を形成する第１のソース・ド
    レイン拡散層形成工程と、 前記ゲート電極の両側面にゲート側壁を形成するゲート
    側壁形成工程と、 前記半導体基板に対して、前記ゲート電極及びゲート側
    壁をマスクとして第２導電型の第４の不純物イオンを注
    入することにより、ゲート長方向にそれぞれ広がるよう
    に深いソース・ドレイン拡散層を形成する第２のソース
    ・ドレイン拡散層形成工程とを備えていること特徴とす
    る半導体装置の製造方法。
  11. 【請求項１１】 ＳＯＩ基板の主面に対して第１導電型
    で且つしきい値制御用の第１の不純物イオンを注入する
    ことにより、前記ＳＯＩ基板の上部に、不純物濃度が主
    面よりも深い位置に濃度の最大値を持つように第１のし
    きい値制御用拡散層を形成する第１のしきい値制御用拡
    散層形成工程と、 前記ＳＯＩ基板の上にゲート絶縁膜を介在させたゲート
    電極を選択的に形成するゲート電極形成工程と、 前記ＳＯＩ基板に対して、第１導電型で且つしきい値制
    御用の第２の不純物イオンを、前記ゲート電極をマスク
    とし且つゲート長方向の一方側に傾きを持たせて注入す
    ると共にゲート長方向の他方側にも傾きを持たせて注入
    することにより、前記第１のしきい値制御用拡散層にお
    ける前記ゲート電極の両側部の下側の第１の領域に、該
    第１の領域の不純物濃度が前記ゲート電極の中央部の下
    側の第２の領域の不純物濃度よりも大きい第２のしきい
    値制御用拡散層を形成する第２のしきい値制御用拡散層
    形成工程と、 前記ＳＯＩ基板に対して、前記ゲート電極をマスクとし
    て第２導電型の第３の不純物イオンを注入することによ
    り、埋め込み酸化膜の上で且つ前記ゲート電極の両側部
    の下側の領域にそれぞれ低濃度のソース・ドレイン拡散
    層を形成する第１のソース・ドレイン拡散層形成工程
    と、 前記ゲート電極の両側面にゲート側壁を形成するゲート
    側壁形成工程と、 前記ＳＯＩ基板に対して、前記ゲート電極及びゲート側
    壁をマスクとして第２導電型の第４の不純物イオンを注
    入することにより、前記埋め込み酸化膜の上で且つゲー
    ト長方向にそれぞれ広がるように高濃度のソース・ドレ
    イン拡散層を形成する第２のソース・ドレイン拡散層形
    成工程と、 前記ＳＯＩ基板に対して、前記ゲート電極及びゲート側
    壁をマスクとして第１導電型の第５の不純物イオンを注
    入することにより、前記ＳＯＩ基板の埋め込み酸化膜の
    下側における前記ゲート電極の下方の領域に高濃度不純
    物拡散層を形成する高濃度不純物拡散層形成工程とを備
    えていること特徴とする半導体装置の製造方法。
  12. 【請求項１２】 前記第１の不純物イオン及び第２の不
    純物イオンは二フッ化ボロンからなることを特徴とする
    請求項１０又は１１に記載の半導体装置の製造方法。
  13. 【請求項１３】 ＳＯＩ基板の主面上に絶縁膜を堆積す
    る絶縁膜堆積工程と、 前記絶縁膜に開口部を選択的に形成することにより、前
    記絶縁膜からなるマスクパターンを形成するマスクパタ
    ーン形成工程と、 前記ＳＯＩ基板に対して、前記マスクパターンを用いて
    第１導電型で且つしきい値制御用の第１の不純物イオン
    を注入することにより、前記ＳＯＩ基板の上部に、不純
    物濃度が主面よりも深い位置に濃度の最大値を持つよう
    に第１のしきい値制御用拡散層を形成する第１のしきい
    値制御用拡散層形成工程と、 前記ＳＯＩ基板に対して、前記マスクパターンを用いて
    第１導電型の第２の不純物イオンを注入することによ
    り、前記ＳＯＩ基板の埋め込み酸化膜の下側における前
    記第１のしきい値制御用拡散層の下方の領域に高濃度不
    純物拡散層を形成する高濃度不純物拡散層形成工程と、 前記マスクパターンの開口部の底部にゲート絶縁膜を形
    成した後、該開口部に導体膜を充填し前記マスクパター
    ンを除去することにより、前記半導体基板の上に前記ゲ
    ート絶縁膜を介在させた前記導体膜からなるゲート電極
    を形成するゲート電極形成工程と、 前記ＳＯＩ基板に対して、第１導電型で且つしきい値制
    御用の第３の不純物イオンを、前記ゲート電極をマスク
    とし且つゲート長方向の一方側に傾きを持たせて注入す
    ると共にゲート長方向の他方側にも傾きを持たせて注入
    することにより、前記第１のしきい値制御用拡散層にお
    ける前記ゲート電極の両側部の下側の第１の領域に、該
    第１の領域の不純物濃度が前記ゲート電極の中央部の下
    側の第２の領域の不純物濃度よりも大きい第２のしきい
    値制御用拡散層を形成する第２のしきい値制御用拡散層
    形成工程と、 前記ＳＯＩ基板に対して、前記ゲート電極をマスクとし
    て第２導電型の第４の不純物イオンを注入することによ
    り、埋め込み酸化膜の上で且つ前記ゲート電極の両側部
    の下側の領域にそれぞれ低濃度のソース・ドレイン拡散
    層を形成する第１のソース・ドレイン拡散層形成工程
    と、 前記ゲート電極の両側面にゲート側壁を形成するゲート
    側壁形成工程と、 前記ＳＯＩ基板に対して、前記ゲート電極及びゲート側
    壁をマスクとして第２導電型の第５の不純物イオンを注
    入することにより、前記埋め込み酸化膜の上で且つゲー
    ト長方向にそれぞれ広がるように高濃度のソース・ドレ
    イン拡散層を形成する第２のソース・ドレイン拡散層形
    成工程とを備えていること特徴とする半導体装置の製造
    方法。
  14. 【請求項１４】 前記第１の不純物イオン及び第３の不
    純物イオンは二フッ化ボロンからなることを特徴とする
    請求項１３に記載の半導体装置の製造方法。
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002141298A (ja) * 2000-11-02 2002-05-17 Toshiba Corp 半導体装置の製造方法
WO2002063697A1 (fr) * 2001-02-07 2002-08-15 Sony Corporation Dispositif semi-conducteur et son procede de fabrication
KR100466061B1 (ko) * 2001-02-02 2005-01-13 샤프 가부시키가이샤 Ｓｏｉｍｏｓｆｅｔ 및 ｓｏｉｍｏｓｆｅｔ 의 제조방법
JP2007123887A (ja) * 2005-10-25 2007-05-17 Samsung Electronics Co Ltd レトログレード領域を備える横型ｄｍｏｓトランジスタ及びその製造方法
WO2008137292A1 (en) * 2007-05-03 2008-11-13 Dsm Solutions, Inc. Transistor providing different threshold voltages and method of fabrication thereof
WO2009157237A1 (ja) * 2008-06-23 2009-12-30 日本電気株式会社 半導体装置およびその製造方法
EP2230686A2 (en) 2009-03-19 2010-09-22 Fujitsu Semiconductor Limited Method of manufacturing semiconductor device
JP2011233909A (ja) * 2000-03-22 2011-11-17 Renesas Electronics Corp 半導体装置及びその製造方法
WO2015115330A1 (ja) * 2014-01-31 2015-08-06 独立行政法人物質・材料研究機構 薄膜トランジスタ、酸化物半導体、およびその製造方法
CN105514169A (zh) * 2016-01-13 2016-04-20 西安电子科技大学 基于65nm工艺的超陡倒掺杂抗辐照MOS场效应管
JP2017163170A (ja) * 2012-01-23 2017-09-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011233909A (ja) * 2000-03-22 2011-11-17 Renesas Electronics Corp 半導体装置及びその製造方法
JP2002141298A (ja) * 2000-11-02 2002-05-17 Toshiba Corp 半導体装置の製造方法
KR100466061B1 (ko) * 2001-02-02 2005-01-13 샤프 가부시키가이샤 Ｓｏｉｍｏｓｆｅｔ 및 ｓｏｉｍｏｓｆｅｔ 의 제조방법
US7253033B2 (en) 2001-02-07 2007-08-07 Sony Corporation Method of manufacturing a semiconductor device that includes implanting in multiple directions a high concentration region
WO2002063697A1 (fr) * 2001-02-07 2002-08-15 Sony Corporation Dispositif semi-conducteur et son procede de fabrication
US7378714B2 (en) 2001-02-07 2008-05-27 Sony Corporation Semiconductor device and its manufacturing method
KR100863921B1 (ko) * 2001-02-07 2008-10-17 소니 가부시끼 가이샤 반도체 장치 및 그 제조 방법
JP2007123887A (ja) * 2005-10-25 2007-05-17 Samsung Electronics Co Ltd レトログレード領域を備える横型ｄｍｏｓトランジスタ及びその製造方法
WO2008137292A1 (en) * 2007-05-03 2008-11-13 Dsm Solutions, Inc. Transistor providing different threshold voltages and method of fabrication thereof
US7645662B2 (en) 2007-05-03 2010-01-12 Dsm Solutions, Inc. Transistor providing different threshold voltages and method of fabrication thereof
US7843018B2 (en) 2007-05-03 2010-11-30 Suvolta, Inc. Transistor providing different threshold voltages and method of fabrication thereof
WO2009157237A1 (ja) * 2008-06-23 2009-12-30 日本電気株式会社 半導体装置およびその製造方法
EP2230686A2 (en) 2009-03-19 2010-09-22 Fujitsu Semiconductor Limited Method of manufacturing semiconductor device
US8603874B2 (en) 2009-03-19 2013-12-10 Fujitsu Semiconductor Limited Method of manufacturing semiconductor device
US8741724B2 (en) 2009-03-19 2014-06-03 Fujitsu Semiconductor Limited Method of manufacturing semiconductor device
JP2017163170A (ja) * 2012-01-23 2017-09-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2015115330A1 (ja) * 2014-01-31 2015-08-06 独立行政法人物質・材料研究機構 薄膜トランジスタ、酸化物半導体、およびその製造方法
CN105514169A (zh) * 2016-01-13 2016-04-20 西安电子科技大学 基于65nm工艺的超陡倒掺杂抗辐照MOS场效应管

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