JP2001015591A

JP2001015591A - 半導体装置の製造方法・半導体装置

Info

Publication number: JP2001015591A
Application number: JP11187053A
Authority: JP
Inventors: Kyoichi Suguro; 恭一須黒; Kiyotaka Miyano; 清孝宮野; Ichiro Mizushima; 一郎水島; Yoshitaka Tsunashima; 祥隆綱島; Takayuki Hiraoka; 孝之平岡; Tsunetoshi Arikado; 経敏有門
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-06-30
Filing date: 1999-06-30
Publication date: 2001-01-19

Abstract

(57)【要約】【課題】ファセットのないＳＴＩ素子分離構造を形成す
ること。【解決手段】エピタキシャル成長によって、素子を形成
するためのエピタキシャル層３をシリコン基板１上に選
択成長させる際に、素子分離絶縁膜である熱酸化膜２上
にはみだすように形成することによって、ファセットの
発生を防止する。この後、不要なエピタキシャル層３を
ＣＭＰにより除去する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、素子分離工程に特
徴がある半導体装置の製造方法および素子分離構造に特
徴がある半導体装置に関する。

【０００２】

【従来の技術】近年、コンピュ−タ−や通信機器の重要
部分には、多数のトランジスタや抵抗等を電気回路を達
成するようにむすびつけ、１チップ上に集積化して形成
した大規模集積回路（ＬＳＩ）が多用されている。この
ため、機器全体の性能は、ＬＳＩ単体の性能と大きく結
び付いている。ＬＳＩ単体の性能向上は、集積度を高め
ること、つまり、素子の微細化により実現できる。

【０００３】素子の微細化は、例えばＭＯＳトランジス
タの場合であれば、ゲート長の短縮化およびソース・ド
レイン拡散層の薄層化により実現できる。

【０００４】浅いソース・ドレイン拡散層を形成する方
法としては、低加速イオン注入法が広く用いられてい
る。この方法により０．１μｍ以下の浅いソース・ドレ
イン拡散層を形成できる。

【０００５】しかし、このように低加速イオン注入法で
形成されるソース・ドレイン拡散層は、シート抵抗が１
００Ω／□以上という高い値になるため、このままでは
微細化による高加速化は期待できない。

【０００６】そこで、ロジックＬＳＩのように高速性を
要求されるデバイスでは、ソース・ドレイン拡散層およ
びゲート電極（不純物がドープされた多結晶シリコン
膜）の表面にシリサイド膜を自己整合的に形成するとい
うサリサイド技術が用いられている。

【０００７】デュアルゲートのＭＯＳトランジスタ（同
一基板に形成されたｎチャネルおよびｐチャネルのＭＯ
Ｓトランジスタであって、ｎチャネルＭＯＳトランジス
タのゲート電極としてｎ型不純物がドープされた多結晶
シリコン膜、ｐチャネルＭＯＳトランジスタのゲート電
極としてｐ型不純物がドープされた多結晶シリコン膜を
用いたもの）を形成する場合には、サリサイド技術は単
にゲート電極の抵抗化を図るだけではなく、工程数の削
減化を図ることもできる。

【０００８】その理由は、ソース・ドレイン拡散層を形
成するためのイオン注入工程において、ゲート電極（多
結晶シリコン膜）に所定の導電型の不純物をドープでき
るからである。

【０００９】これに対して、ポリサイドゲート電極（不
純物がドープされた多結晶シリコン膜上にＷシリサイド
膜等の金属シリサイド膜を積層させたゲート電極）を用
いてデュアルゲートのＭＯＳトランジスタを形成する場
合には、ソース・ドレイン拡散層を形成するためのイオ
ン注入工程において、多結晶シリコン膜は金属シリサイ
ド膜でマスクされるので、多結晶シリコン膜に所定の導
電型の不純物をドープすることはできない。

【００１０】したがって、ソース・ドレイン拡散層の形
成前に、多結晶シリコン膜にあらかじめ所定の導電型の
不純物をドープする必要がある。すなわち、ソース・ド
レイン拡散層を形成するためのイオン注入工程と、多結
晶シリコン膜に所定の導電型の不純物をドープするため
のイオン注入工程とが別々の工程となり、工程数が増加
する。

【００１１】具体的には、サリサイド技術の場合より
も、フォトリソグラフィ工程が２回、イオン注入工程が
２回、レジスト除去工程が２回それぞれ増加する。

【００１２】一方、ＤＲＡＭ等のメモリＬＳＩのように
素子を高密度に集積形成することが要求されるデバイス
においては、ＳＡＣ（Self-Aligned Contact）構造を採
用することが必須である。

【００１３】ＳＡＣ構造を形成する工程には、一方のソ
ース・ドレイン拡散層（通常はソースとして用いられる
方）上の層間絶縁膜をＲＩＥ法にてエッチングし、上記
ソース・ドレイン拡散層に対してのコンタクトホールを
形成する工程がある。

【００１４】このとき、コンタクトホールに合わせずれ
が起きても、ゲート電極（多結晶シリコン膜）の表面が
露出しないようにする必要がある。そのために、ゲート
電極上にエッチングストッパ膜としてシリコン窒化膜を
あらかじめ形成しておく。

【００１５】このようなシリコン窒化膜があると、ソー
ス・ドレイン拡散層を形成する際のイオン注入工程にお
いて、ゲート電極に不純物が注入されなくなる。したが
って、メモリＬＳＩには、ロジックＬＳＩで用いられて
いるサリサイド技術を用いることができない。

【００１６】ところで、メモリＬＳＩでは、従来から、
不純物がドープされた多結晶シリコン膜からなるゲート
電極（多結晶シリコンゲート電極）が広く用いられ、ま
た低抵抗化の必要性からポリサイドゲート電極も用いら
れている。

【００１７】さらに低抵抗のゲート電極が必要な場合に
は、不純物がドープされた多結晶シリコン膜、バリアメ
タル膜、Ｗ膜等の金属膜を順次積層してなるポリメタル
ゲート電極が用いられる。ポリメタルゲート電極は、ポ
リサイドゲート電極よりも抵抗が低いことから、より薄
い膜厚で所望のシート抵抗を実現できる。

【００１８】しかしながら、ポリメタルゲート電極には
以下のような問題がある。ロジックＬＳＩでは上述した
デュアルゲート構造が用いられる。そのため、ポリサイ
ドゲート電極の場合と同様に、ロジックＬＳＩでポリメ
タルゲート電極を用いると、ポリメタルゲート電極の多
結晶シリコン膜に不純物をイオン注入する工程と、ソー
ス・ドレイン拡散層を形成するためにシリコン基板に不
純物をイオン注入する工程をそれぞれ別々の工程で行な
う必要が生じる。したがって、工程数が増大し、生産コ
ストが上昇する。

【００１９】ところで、ロジックＩＣとＤＲＡＭを混載
させたＬＳＩにおいて、ＤＲＡＭのソース・ドレイン拡
散層の表面にシリサイド膜を形成すると、メモリセルの
ｐｎ接合リーク電流が大きくなり、データの保持特性が
悪くなる。また、ＤＲＡＭでは、上述したようにＳＡＣ
構造が必要であることから、Ｗポリサイド電極が用いら
れる。

【００２０】一方、ロジックＩＣでは、低電圧でできる
だけ多くの電流を流すために、ＭＯＳトランジスタのし
きい値電圧を低くする必要がある。そのためには、ｎチ
ャネルＭＯＳトランジスタのゲート電極の多結晶シリコ
ン膜にはＰやＡｓなどのｎ型不純物をドープしてｎ^-型
とし、ｐチャネルＭＯＳトランジスタのそれにはＢＦ ₂
等のｐ型不純物をドープしてＰ⁺型とする必要がある。

【００２１】トランジスタの高性能化は、ソース・ドレ
イン・ゲートを低抵抗化するだけでは不十分であり、ト
ランジスタの特性ばらつきを小さくすることも非常に重
要である。特性ばらつきの大きな原因の１つとしてしき
い値電圧のばらつきがある。

【００２２】ゲートの加工寸法（ゲート長）に対して、
ＭＯＳトランジスタのしきい値電圧を測定すると、短チ
ャネル領域でしきい値電圧の大きな低下が起こる。例え
ば、基板不純物濃度：５×１０¹⁷ｃｍ^-3、ゲート酸化膜
厚：４．０ｎｍ、ゲート幅（ｗ）：１０μｍ、ソース・
ドレイン拡散層の不純物濃度：５×１０¹⁷ｃｍ^-3、ソー
ス・ドレイン拡散層の接合深さ（ｘ_j）:０．１５μｍ
のｎチャネルＭＯＳトランジスタについて、しきい値電
圧のチャネル長依存性を調べたところ、チャネル長が
０．２μｍ以下になると、しきい値電圧が急激に低下す
ることが分かった。

【００２３】チャネルのコンダクタンスはゲート長が短
いほど高いため、ＬＳＩ回路ではよりゲート長の短いＭ
ＯＳトランジスタを採用したい。ところが、ゲート長が
１０〜１５ｎｍ変化しただけでしきい値電圧が５０ｍＶ
以上変化するため、このようなゲート長の短いＭＯＳト
ランジスタを採用すると、加工寸法のばらつき、ゲート
酸化膜の膜厚のばらつき、ソース・ドレイン拡散層の不
純物濃度分布のばらつきなどの影響によって、しきい値
電圧のばらつきが起こり易くなる。これはＬＳＩの歩留
り低下の大きな原因になる。

【００２４】加工寸法のばらつきの次にしきい値電圧の
ばらつきに大きく影響するのが、素子領域端部における
素子分離絶縁膜の形状である。素子と素子の間の分離が
０．３μｍ程度以下の高集積回路では、シリコン基板に
０．２〜０．３μｍの深さまでトレンチ（素子分離溝）
を堀り、それを埋め込むように酸化膜をＣＶＤ法を用い
て基板全面に堆積し、トレンチ外の余剰な酸化膜を化学
的機械的研磨（ＣＭＰ：Chemical Mechanical Polishin
g）で除去することで素子分離を行うというＳＴＩ（Sha
llow Trench Isolation）が一般に用いられている。

【００２５】従来、ＴＥＯＳ／オゾン系のＣＶＤ−Ｓｉ
Ｏ₂膜による埋込みが行われてきおり、図２４（ａ）に
示すように、シリコン基板９１に形成したトレンチ（素
子分離溝）のアスペクト比が１〜１．５程度の場合に
は、ボイドを招くことなく酸化膜９２でトレンチを埋め
込むことが可能である。

【００２６】しかし、素子の微細化に伴いトレンチのア
スペクト比が１．５よりも高くなると、トレンチ内を隙
間なく酸化膜で埋め込むことが困難になり、図２４
（ｂ）に示すように、酸化膜９２の中央部にボイド
（す）９３が生じ、不完全な埋込み形状となる。

【００２７】ボイド９３が生じると、その隙間に水分が
吸収されやすいために吸湿性が高くなり、素子特性が劣
化する。さらに、ボイド９３のできかたや吸湿の度合い
にはばらつきがあるので、ボイド９３は素子特性のばら
つきを招く原因となる。

【００２８】これを解決するために、ＨＤＰプラズマＴ
ＥＯＳを用いた埋め込みが提案されている。しかし、ア
スペクト比が２〜２．５を超えると、酸化膜の埋込みが
不完全になり、この場合にも図２４（ｂ）に示したよう
なボイド９３が生じる。

【００２９】基板バイアスを印加し、堆積した酸化膜を
エッチングしながら酸化膜９２の成膜を行うと、酸化膜
９２の込み形状はよくなるが、図２５に示すように、ト
レンチ底部の基板表面に結晶欠陥９４が生じ、素子特性
が劣化する。さらに、結晶欠陥９４の程度にはばらつき
があるので、結晶欠陥９４は素子特性のばらつきを招く
原因となる。

【００３０】また、図２４および図２５で説明したＳＴ
Ｉの場合、酸化膜（堆積絶縁膜）９２のエッチング速度
が速いため、ＬＳＩの製造工程にある複数回の希フッ酸
または希釈した弗化アンモンなどによるウエットエッチ
ング処理で、トレンチ上部のエッジに図２６に示すよう
なディヴォット９５が生じる。

【００３１】この場合、ディヴォット９５にゲート電極
が食い込み、ここに見かけ上しきい値電圧の低いトラン
ジスタ（コーナトランジスタ）が形成される。ディヴォ
ット９５の深さや形状は、パターン依存性があるため、
コーナトランジスタのしきい値電圧はゲート幅により大
きくばらつき、これは本来のＭＯＳトランジスタのしき
い値電圧のばらつきを招く原因となる。さらに、コーナ
トランジスタが存在すると、図２７に示すようにハンプ
が生じ、素子特性が劣化する。また、ディヴォット９５
の深さや形状はウェハ面内で不均一であるため、素子特
性のばらつきをさらに大きくする。

【００３２】このような問題を解決するために、図２８
に示すように、素子領域と素子分離領域との界面に熱酸
化膜９６を挟む方法が行われるが、熱酸化膜９６を介在
させた場合においても程度は軽くなるが、酸化膜９２の
エッチング速度が大きいために、図２８に示すように、
トレンチ上部において酸化膜９２，９６の後退が起こ
り、しきい値電圧のばらつきが問題になる。

【００３３】また、図２９に示すように、シリコン基板
９１上に酸化膜９２を先に形成し、次に素子領域に対応
した領域の酸化膜９２をエッチングにより除去し、次に
エッチングによって現れた基板表面（Ｓｉ）を成長核に
用いたエピタキシャル成長によって、素子領域にシリコ
ン層９７を選択成長させる方法が提案されている。しか
し、この方法では、ファセット９８（斜めの結晶面）が
形成され、ファセット９８の部分にゲート電極が食い込
み、図２６に示したディヴォット９５のある構造の場合
と同様な問題が生じる。

【００３４】

【発明が解決しようとする課題】上述の如く、高集積回
路ではＳＴＩと呼ばれる素子分離が行われているが、素
子の微細化に伴いトレンチ（素子分離溝）のアスペクト
比が高くなると、トレンチ内に良好な埋込み形状の絶縁
膜を形成することが困難になり、その結果として素子特
性がばらつくという問題があった。

【００３５】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、素子特性のばらつきを
抑制できる、ＳＴＩによる素子分離が可能となる半導体
装置の製造方法を提供することにある。また、本発明の
他の目的は、素子特性のばらつきが抑制されたＭＯＳ型
素子を有する半導体装置を提供することにある。

【００３６】

【課題を解決するための手段】［構成］上記目的を達成
するために、本発明（請求項１）に係る半導体装置の製
造方法は、半導体基板上に絶縁膜を形成する工程と、前
記絶縁膜に開口部を形成し、前記半導体基板の表面の一
部を露出させる工程と、この露出された部分を成長核に
用いたエピタキシャル成長によって、前記開口部を充填
し、かつ前記絶縁膜上にはみだす厚さの半導体層を形成
する工程と、前記開口部外の前記半導体層を除去する工
程とを有している。

【００３７】また、本発明（請求項２）に係る他の半導
体装置の製造方法は、半導体基板上に単結晶絶縁膜を形
成する工程と、前記単結晶絶縁膜上に非単結晶絶縁膜を
形成する工程と、前記非単結晶絶縁膜に開口部を形成
し、前記単結晶絶縁膜の表面の一部を露出させる工程
と、この露出された部分を成長核に用いたエピタキシャ
ル成長によって、前記開口部を充填し、かつ前記非単結
晶絶縁膜上にはみだす厚さの半導体層を形成する工程
と、前記開口部外の前記半導体層を除去する工程とを有
している。

【００３８】また、本発明（請求項９）に係る他の半導
体装置の製造方法は、半導体基板上に絶縁膜を形成する
工程と、前記絶縁膜に開口部を形成し、前記半導体基板
の表面の一部を露出させる工程と、この露出された部分
を成長核に用いたエピタキシャル成長によって、前記開
口部内に前記開口部の開口面に達しない厚さの半導体層
を形成する工程と、不活性ガス雰囲気中で前記半導体層
を加熱する工程とを有している。

【００３９】また、本発明（請求項１１）に係る半導体
装置は、基板の半導体領域に埋め込まれ、かつ上部が前
記半導体領域の表面よりも上に突出した素子分離絶縁膜
と、素子分離絶縁膜によって素子分離された半導体層
と、この半導体層に形成されたＭＯＳ型素子とを備え、
前記基板に対する前記素子分離絶縁膜の上面位置が、前
記基板に対する前記半導体層の上面位置よりも、前記Ｍ
ＯＳ型素子のゲート絶縁膜の膜厚の３倍以上高いもので
ある。

【００４０】また、本発明（請求項１２）に係る他の半
導体装置は、基板の半導体領域に埋め込まれ、かつ上部
が前記半導体領域の表面よりも上に突出した素子分離絶
縁膜と、素子分離絶縁膜によって素子分離された半導体
層と、この半導体層に形成されたＭＯＳ型素子とを備
え、前記基板に対する前記半導体層の上面位置が、前記
基板に対する前記素子分離絶縁膜の上面位置よりも、１
０ｎｍ以上高いものである。

【００４１】［作用］本発明（請求項１，２）に係る半
導体装置の製造方法によれば、エピタキシャル成長させ
て半導体層によって開口部を充填しているので、ばらつ
きの原因となるボイドの発生を防止できる。さらに上記
半導体層を開口部外の絶縁膜上にはみだすように形成し
ているので、素子特性のばらつきの原因となるファセッ
トが生じない。したがって、素子特性のばらつきを抑制
できる、ＳＴＩによる素子分離が可能となる。

【００４２】また、本発明（請求項９）に係る半導体装
置の製造方法によれば、エピタキシャル成長させた半導
体層によって開口部を充填しているので、ばらつきの原
因となるボイドの発生を防止できる。ここで、上記半導
体層はその上面が開口部の開口面よりも低くなるように
形成しているので、ファセットは生じるが、その後の加
熱処理によって半導体層の表面は平坦になり、素子特性
のばらつきの原因となるファセットは消滅する。したが
って、素子特性のばらつきを抑制できる、ＳＴＩによる
素子分離が可能となる。

【００４３】また、本発明に係る半導体装置の如く、素
子分離絶縁膜の上面位置とＭＯＳ型素子が形成された半
導体層（素子領域の半導体層）の上面位置との差を規定
すると、実施の形態の項で詳説するように、素子特性、
特にしきい値電圧のばらつきを効果的に抑制できるよう
になる。

【００４４】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。

【００４５】（第１の実施形態）図１および図２は、本
発明の第１の実施形態に係る素子分離構造の形成方法を
示す工程断面図である。

【００４６】まず、図１（ａ）に示すように、単結晶の
シリコン基板１上に素子分離絶縁膜としての熱酸化膜２
を形成する。熱酸化膜２を形成するための熱酸化は、９
００℃以上の雰囲気、通常は水蒸気／酸素雰囲気で行わ
れ、これにより密度が高く、フッ酸や弗化アンモンに対
するエッチング速度が遅い熱酸化膜２が得られる。より
エッチング速度の遅い酸化膜２は、１０気圧以上の高圧
酸化性雰囲気下で熱酸化を行うことで得られる。

【００４７】次に図１（ｂ）に示すように、フォトリソ
グラフィおよび異方性エッチングを用いて、素子形成領
域に対応した部分の熱酸化膜２を選択的に除去し、熱酸
化膜２に開口部を開口する。

【００４８】ここで、フォトレジストの露光には例えば
ＫｒＦまたはＡｒＦエキシマレーザーを用い、異方性エ
ッチングには例えば反応性イオンエッチング（ＲＩＥ：
Reactive Ion Etching）を用いる。

【００４９】次に開口部底面の基板表面の炭素やフッ素
からなる汚染層を酸化し、希釈したフッ酸または弗化ア
ンモンにより、開口部底面の基板表面の自然酸化膜の除
去を行う。この後、水素を含むガス雰囲気中での熱処理
により、開口部底面の基板表面の自然酸化膜の除去をさ
らに行う。

【００５０】次に図１（ｃ）に示すように、露出した基
板表面を成長核（シード）に用いてシリコン基板１上に
エピタキシャル層３を選択成長させる。エピタキシャル
層３は熱酸化膜２よりも厚く、かつ熱酸化膜２上にはみ
だすように選択成長させる。

【００５１】エピタキシャル層３は、シリコン層、シリ
コンゲルマニウム層（ゲルマニウムがシリコンに対して
１０〜９０％の濃度範囲で固溶した合金膜）、またはゲ
ルマニウム層である。

【００５２】シリコンのソースガスとしてはジクロルシ
ランを通常用いる。また、残留水蒸気分圧および酸素分
圧が１０^-9Ｔｏｒｒ以下の成膜装置を用いる場合には、
モノシラン、ジシランまたはトリシランを用いても良
い。

【００５３】ゲルマニウムのソースガスとしては、ゲル
マン（ＧｅＨ₄）または四弗化ゲルマン（ＧｅＦ₄ ）を
用いる。シリコンゲルマ膜の形成は、いずれのソースガ
スの組み合わせも可能で、通常、モノシランとゲルマン
との組合せが用いられる。

【００５４】選択成長を確実に行うためにＨＣｌを添加
しても良い。エピタキシャル成長温度は７００℃から１
１００℃までの範囲内で、使用するガスの種類と堆積す
る膜厚、膜質により所望の条件下で成膜すれば良い。

【００５５】次に図２（ｄ）に示すように、ＣＭＰまた
は機械的研磨（ＭＰ：Mechanical Polishing）により、
熱酸化膜２の開口部の外部の余剰なエピタキシャル層３
を除去し、表面を平坦化する。

【００５６】次に図２（ｅ）に示すように、素子形成領
域に残ったエピタキシャル層３の表面を１０−５０ｎｍ
程度エッチングして、図２（ｄ）の工程でエピタキシャ
ル層３の表面に形成された結晶損傷層を除去する。この
結果、エピタキシャル層３の表面は熱酸化膜２の表面よ
りも下に位置するようになる。

【００５７】上記エッチングは、エピタキシャル層３が
シリコン層およびシリコンゲルマニウム層の場合、例え
ば硝酸に１０％以下のフッ酸を混合させた液を酢酸また
は純水で希釈した液を使用したウエットエッチングであ
る。

【００５８】また、ゲルマニウム層の場合には、硝酸に
１０％以下のフッ酸を混合させた液を酢酸または純水で
希釈した液を用いたウエットエッチング、または硫酸
（必要があれば加熱または水で希釈するなりして、エッ
チング速度を制御する。）を用いたウエットエッチング
である。

【００５９】最後に、水素を含む雰囲気中での熱処理に
よって、エピタキシャル層３の表面を原子層レベルで平
坦化するとともに、熱酸化膜２とエピタキシャル層３と
の界面の歪みを緩和し、界面準位密度を５×１０¹⁰ｃｍ
^-2程度以下に低減する。この後は、従来と同様に、エピ
タキシャル層３に所望の半導体素子、例えばＭＯＳトラ
ンジスタを形成する工程が続く。

【００６０】以上述べたように本実施形態によれば、エ
ピタキシャル層３によって開口部を充填しているので、
ばらつきの原因となるボイドの発生を防止でき、さらに
エピタキシャル層３を開口部外の熱酸化膜２上にはみだ
すように形成しているので、ばらつきの原因となるファ
セットの発生も防止できる。したがって、本実施形態に
よれば、素子の微細化を進めても、素子特性のばらつき
を効果的に抑制できる素子分離構造を実現できるように
なる。

【００６１】なお、本実施形態では、エピタキシャル層
３の表面が熱酸化膜２の表面よりも下に位置するように
したが、逆に熱酸化膜２の表面のほうが低くても良く、
あるいは両者が同じ高さであっても良い。要は、エピタ
キシャル層３を熱酸化膜２よりも厚く、かつ熱酸化膜２
上にはみだすように選択成長させた後、余剰なエピタキ
シャル層３を除去すれば、特性ばらつきの原因となるボ
イドおよびファセットを防止できるので、最終的な素子
分離構造は適宜選択すれば良い。

【００６２】（第２の実施形態）図３は、本発明の第２
の実施形態に係る素子分離構造の形成方法を示す工程断
面図である。なお、図１および図２と対応する部分には
図１および図２と同一符号を付し、詳細な説明は省略す
る。

【００６３】まず、図１（ａ）〜図１（ｃ）に示した工
程を行う。

【００６４】次に図３（ａ）に示すように、表面を平坦
にするために全面にシリコン膜４を形成する。シリコン
膜４の代わりにシリコンゲルマニウム膜、またはゲルマ
ニウム膜を形成しても良い。

【００６５】次に図３（ｂ）に示すように、熱酸化膜２
の開口部の外部のシリコン膜４およびエピタキシャル層
３をＣＭＰまたはＭＰによって除去し、表面を平坦にす
る。ここで、エピタキシャル層３の厚さは熱酸化膜２の
開口部の寸法の違いや密度の違いによって変わるという
パターン依存性を持っているが、シリコン膜４によって
表面が平坦になっているので、パターン依存性が改善さ
れ、ＣＭＰ等後の表面の平坦性は十分に高くなる。この
後の工程は、第１の実施形態の図２（ｅ）の工程以降と
同じである。

【００６６】（第３の実施形態）図４および図５は、本
発明の第３の実施形態に係る素子分離構造の形成方法を
示す工程断面図である。本実施形態は第１の実施形態を
ＳＯＩ基板に適用した例である。

【００６７】まず、図４（ａ）に示すように、単結晶の
シリコン基板１１上に、ＣｅＯ₂、ＹＳＺ（Yttrium St
abilized Zirconia）、ＣａＦ₂またはダイヤモンドな
どの絶縁物からなる単結晶絶縁膜１２を形成した後、単
結晶絶縁膜１２上に素子分離絶縁膜としての酸化膜１３
を形成する。

【００６８】酸化膜１３は９００℃以上の酸化性雰囲気
で熱酸化により形成するか、あるいは堆積形成した後に
９００℃以上の過熱を行うことによって形成する。この
ような方法により、フッ酸や弗化アンモンに対するエッ
チング速度の遅い酸化膜１３が得られる。さらにエッチ
ング速度の遅い酸化膜１３を得るためには、１０気圧以
上の高圧酸化性雰囲気下で熱酸化を行うと良い。

【００６９】次に図４（ｂ）に示すように、フォトリソ
グラフィおよび異方性エッチングを用いて、素子形成領
域に対応した領域の酸化膜１３を選択的に除去し、酸化
膜１３に開口部を開口する。フォトレジストの露光には
例えばＫｒＦまたはＡｒＦエキシマレーザーを用い、異
方性エッチングには例えばＲＩＥを用いる。

【００７０】次に単結晶絶縁膜１２の表面の炭素やフッ
素からなる汚染層を酸化し、希釈したフッ酸または弗化
アンモンにより、開口部底面の単結晶絶縁膜１２の表面
の自然酸化膜の除去を行い、続いて水素を含むガス雰囲
気中での熱処理により、開口部底面の単結晶絶縁膜１２
の表面の自然酸化膜の除去をさらに行う。

【００７１】次に図４（ｃ）に示すように、露出した単
結晶絶縁膜１２の表面を成長核（シード）に用いてエピ
タキシャル層１４を選択成長させる。エピタキシャル層
１４は酸化膜１３よりも厚く、かつ酸化膜１３上にはみ
だすように選択成長させる。

【００７２】エピタキシャル層１４は、シリコン層、シ
リコンゲルマニウム層（ゲルマニウムがシリコンに対し
て１０−９０％の濃度範囲で固溶した合金膜）、または
ゲルマニウム層である。

【００７３】シリコンのソースガスとしてはジクロルシ
ランを通常用いる。また、残留水蒸気分圧および酸素分
圧が１０^-9Ｔｏｒｒ以下の成膜装置を用いる場合には、
モノシラン、ジシランまたはトリシランを用いても良
い。

【００７４】ゲルマニウムのソースガスとしては、ゲル
マン（ＧｅＨ₄）または四弗化ゲルマン（ＧｅＦ₄ ）を
用いる。シリコンゲルマ膜の形成は、いずれのソースガ
スの組み合わせも可能で、通常、モノシランとゲルマン
との組合せが用いられる。

【００７５】選択成長を確実に行うためにＨＣｌを添加
しても良い。エピタキシャル成長温度は７００℃から１
１００℃までの範囲内で、使用するガスの種類と堆積す
る膜厚、膜質により所望の条件下で成膜すれば良い。

【００７６】次に図５（ｄ）に示すように、ＣＭＰまた
はＭＰにより、酸化膜１３の開口部の外部の余剰なエピ
タキシャル層１４を除去し、表面を平坦化する。

【００７７】次に図５（ｅ）に示すように、素子形成領
域に残ったエピタキシャル層１４の表面を１０〜５０ｎ
ｍ程度エッチングして、図５（ｄ）の工程でエピタキシ
ャル層１４の表面に生じた結晶損傷層を除去する。この
結果、エピタキシャル層１４の表面は酸化膜１３の表面
よりも下に位置するようになる。

【００７８】上記エッチングは、エピタキシャル層１４
がシリコン層およびシリコンゲルマニウム層の場合、例
えば硝酸に１０％以下のフッ酸を混合させた液を酢酸ま
たは純水で希釈した液を使用したウエットエッチングで
ある。

【００７９】また、ゲルマニウムの場合には、硝酸に１
０％以下のフッ酸を混合させた液を酢酸または純水で希
釈した液を用いたウエットエッチング、または硫酸（必
要があれば加熱または水で希釈するなりして、エッチン
グ速度を制御する。）を用いたウエットエッチングであ
る。

【００８０】最期に、水素を含む雰囲気中での熱処理に
よって、エピタキシャル層１４の表面を原子層レベルで
平坦化するとともに、酸化膜１３とエピタキシャル層１
４との界面の歪みを緩和し、界面準位密度を５×１０¹⁰
ｃｍ^-2程度以下に低減して、素子分離構造が完成する。
この後は、従来と同様に、エピタキシャル層１４に所望
の半導体素子、例えばＭＯＳトランジスタを形成する工
程が続く。

【００８１】なお、図４（ｃ）の工程で、エピタキシャ
ル層１３の厚さのパターン依存性を改善するために、第
２の実施形態と同様に、全面にシリコン膜等を形成して
も良い。

【００８２】本実施形態でも、同様に第１の実施形態
と、ばらつきの原因となるボイド、ファセットの発生を
防止でき、したがって素子の微細化を進めても、素子特
性のばらつきを効果的に抑制できる素子分離構造を実現
できるようになる。さらに、本実施形態によれば、従来
よりもＳＯＩ基板における素子分離を容易に行えるよう
になる。

【００８３】（第４の実施形態）図６〜図９は本発明の
第４の実施形態に係るＭＯＳトランジスタの製造方法を
示す工程断面図である。

【００８４】まず、図６（ａ）に示すように、単結晶の
シリコン基板２１上に熱酸化により厚さ２００〜３００
ｎｍ程度の熱酸化膜２２を形成する。熱酸化後に、Ｎ
Ｏ、Ｎ ₂Ｏ、ＮＨ₃または窒素ラジカルなどを用いて、
熱酸化膜２２の表面から少なくとも１０〜２０ｎｍ程度
の深さの領域をＳｉＮＯ膜などに変えても良い。

【００８５】次に同図（ａ）に示すように、第１の実施
形態と同様に、フォトリソグラフィおよび異方性エッチ
ングを用いて、素子形成領域に対応した領域の熱酸化膜
２２を選択的に除去し、次に熱酸化膜２２よりも厚く、
かつ熱酸化膜２２上にはみだすようにエピタキシャル層
２３を選択成長させ、次に第２の実施形態と同様に、エ
ピタキシャル層２３の厚さのパターン依存性を改善する
ために、シリコン膜２４を全面に形成する。

【００８６】エピタキシャル層２３は、シリコン層、シ
リコンゲルマニウム層、またはゲルマニウム層である。
シリコン膜２４の代わりにシリコンゲルマニウム膜、ま
たはゲルマニウム膜を形成しても良い。

【００８７】次に図６（ｂ）に示すように、熱酸化膜２
２の開口部の外部のシリコン膜２４およびエピタキシャ
ル層２３をＣＭＰまたはＭＰによって除去し、表面を平
坦にする。

【００８８】この後、エピタキシャル層２３の表面の結
晶性を改善するために、８００℃以上の温度、好ましく
は９００℃以上の温度の水素雰囲気中で熱処理を行う。
このような熱処理によって、Ｓｉ原子が表面で移動して
原子レベルで平坦化され、結晶性が改善される。

【００８９】以上述べた方法を用いると、０．１５μｍ
以下の分離幅で容易に素子領域（エピタキシャル層２
３）と素子分離領域（熱酸化膜２２）を形成できる（従
来方法では０．１８μｍ程度が限界）。

【００９０】この後は、ＭＯＳトランジスタの製造工程
であり、まず、図６（ｃ）に示すように、エピタキシャ
ル層２３上に厚さ３〜１０ｎｍ程度の熱酸化膜２５を形
成する。

【００９１】次に図７（ｄ）に示すように、熱酸化膜２
５上にゲート電極と同じパターンのダミーゲート膜２６
を形成する。ダミーゲート膜２６にはシリコン窒化膜と
アモルファスシリコン膜との積層膜（ＳｉＮ／ａ−Ｓｉ
膜）を用い、これを異方性エッチングにより加工するこ
とでダミーゲート膜２６を形成する。

【００９２】ここで、ダミーゲート膜２６の上層の膜は
シリコン窒化膜に限定されるものではなく、後工程（図
７（ｆ））の層間絶縁膜３０の研磨による平坦化工程に
おいて、層間絶縁膜３０よりも研磨速度が遅くなる膜を
使用すれば良い。

【００９３】また、ダミーゲート膜２６の下層の膜はア
モルファスシリコン膜に限定されるものではなく、熱酸
化膜２５よりもエッチング速度の速い膜を使用すれば良
い。具体的には、多結晶シリコン膜等のＳｉ系の膜であ
れば良い。

【００９４】次に同図（ｄ）に示すように、熱酸化膜２
５およびダミーゲート膜２６をマスクにして、イオン注
入、プラズマドーピング、または気相拡散などの不純物
導入法を用いて、基板表面に不純物を導入してソース・
ドレイン領域のエクステンション領域（ＬＤＤ）２７を
形成する。

【００９５】上記不純物の電気的な活性化は、１００℃
／ｓｅｃ以上の昇温速度が可能なＲＴＡ（Rapid Therma
l Annealing）を用いて、８００〜１０００℃、３０秒
以下の熱処理によって行う。

【００９６】次に図７（ｅ）に示すように、厚さ５〜３
０ｎｍ程度のシリコン窒化膜またはシリコン窒化酸化膜
からなるゲート側壁絶縁膜２８をいわゆる側壁残しによ
り形成する。後工程のダミーゲート膜２６の除去工程時
に、ゲート側壁絶縁膜２８が横方向に後退しないよう
に、ゲート側壁絶縁膜２８とダミーゲート膜２６との間
に厚さ１０ｎｍ以下の酸化膜が介在していることが望ま
しい。

【００９７】次に同図（ｅ）に示すように、イオン注
入、プラズマドーピングまたは気相拡散などの不純物導
入法を用いて、基板表面に不純物を導入してソース・ド
レイン領域の深い領域２９を形成する。上記不純物の電
気的な活性化は１００℃／ｓｅｃ以上の昇温速度が可能
なＲＴＡを用いて、８００〜９００℃、３０秒以下の熱
処理によって行なう。

【００９８】活性化した不純物の濃度を高めるために、
電子ビームや紫外領域の波長を有するレーザー、水銀ラ
ンプまたはキセノランプを用いて、１０００℃以上、１
秒以下の熱処理を行なっても良い。図７（ｄ）の工程に
おける不純物の電気的な活性化を本工程で行っても良
い。

【００９９】この後、同図（ｅ）に示すように、ダミー
ゲート膜２６よりも厚い層間絶縁膜３０をＣＶＤ法によ
り全面に堆積する。ここでは、層間絶縁膜３０として、
ダミーゲート膜２６の上部の膜であるシリコン窒化膜よ
りも研磨速度を十分に速くできるＳｉＯ₂膜を用いる。

【０１００】次に図７（ｆ）に示すように、ダミーゲー
ト膜２６の表面が露出するまで、層間絶縁膜３０をＣＭ
Ｐにより研磨して表面を平坦にする。

【０１０１】次に図８（ｇ）に示すように、等方性エッ
チングと異方性エッチングを組み合わせたエッチングに
よりダミーゲート膜２６を除去した後、熱酸化膜２５を
エピタキシャル層２３に結晶欠陥を形成しないようにエ
ッチングにより除去して、開口部３１を形成する。

【０１０２】次に図８（ｈ）に示すように、開口部５１
の底面にＢ、Ｇａ、Ｉｎ、Ｐ、ＡｓまたはＳｂのイオン
３２を注入して、チャネル不純物ドーピング層３３を形
成する。

【０１０３】このイオン注入は低温で行うことが好まし
い。具体的には、基板温度を−６０℃以下、望ましくは
−１００℃以下になるようにシリコン基板２１を冷却し
ながらイオン注入を行なう。

【０１０４】このような低温でイオン注入を行うと、原
子空孔の集合化を抑制できるため、熱処理により結晶欠
陥を完全に回復できる。注入角度はシリコン基板２１の
表面に対して垂直または垂線から５°以内であることが
好ましい。

【０１０５】上記不純物の活性化のための熱処理は、一
度熱処理室を真空に引くか、またはＮもしくはＡｒなど
の不活性ガスを十分に流して、酸素、水蒸気、二酸化炭
素などの酸化剤が熱処理室内に混入しない状態で熱処理
を開始することが望ましい。図８（ｉ）に熱処理後の断
面図を示す。

【０１０６】この後、過酸化水素水、オゾン水を含む水
溶液によるウエット処理、または酸素ラジカルもしくは
オゾンを用によるドライ処理により、開口部３１の底面
のエピタキシャル層３の表面に厚さ１ｎｍ以下の図示し
ない酸化膜を形成する。

【０１０７】次に図４（ｊ）に示すように、開口部３１
の表面（底面および側面）を覆うように、Ｔａ₂Ｏ₅、
ＴｉＯ₂ 、ＢＳＴＯまたはＣｅＯ₂などＳｉＯ₂よりも
比誘電率の高い絶縁材料からなる、厚さ１〜２０ｎｍ程
度のゲート絶縁膜３４を形成する。

【０１０８】ゲート絶縁膜３４の膜厚が２０ｎｍを超え
ると、開口部３１内に占めるゲート絶縁膜３４の割合が
大きくなりすぎて、ゲート抵抗が大きくなったり、ある
いはゲート電圧によるチャネル部のキャリアの制御、す
なわちしきい値電圧の制御が困難になる。

【０１０９】ゲート絶縁膜３４をＣＶＤ法で形成する場
合、不均一成長を防止するために、ゲート絶縁膜３４の
形成前に、自然酸化膜やケミカルオキサイド膜等の表面
酸化膜を除去し、次に酸素を１−２原子層分吸着させる
か、もしくはＳｉ−Ｏ結合層を形成すると良い。この
後、ＣＶＤ法でＴａ₂Ｏ₅ 、ＴｉＯ₂ 、ＢＳＴＯまたは
ＣｅＯ₂などの高誘電率絶縁物からなるゲート絶縁膜３
４を形成する。また、厚さ２〜３ｎｍ程度のＳｉＯ_xＮ
_y膜を堆積したり、あるいは上記図示しない酸化膜の表
面を５００℃以下の温度で窒素ラジカルなどを用いて窒
化しても良い。

【０１１０】また、１ｎｍ以下のＳｉＯ_xＮ_y層上に上
記Ｔａ₂Ｏ₅ 、ＴｉＯ₂ などの高誘電率絶縁膜を形成し
ても良い。

【０１１１】次に同図（ｊ）に示すように、ゲートの仕
事関数を決定する金属導電性を有する導電性薄膜、例え
ば厚さ１０ｎｍ以下のＴｉＮ膜３５をゲート絶縁膜３４
上に形成する。

【０１１２】このとき、ＴｉＮ膜３５の結晶粒径が３０
ｎｍ以下になるように、ＴｉＮの組成、堆積温度、圧力
などの成膜条件を設定する。本実施形態では、３００℃
以下の温度でＴｉとＮの比率が１：１よりもＮが過剰に
なるように、ＡｒとＮの分圧比を制御してＴｉＮ膜をス
パッタ法により形成し、このＴｉＮ膜に３０％以下の酸
素を添加することによってＴｉＮ膜３５を形成する。

【０１１３】添加する酸素の濃度を１％から１０％にす
ることにより、ＴｉＮ膜３５の結晶粒径を１０ｎｍ以下
にすることが可能となる。酸素濃度をこれ以上に増加さ
せると、電気導電率が低下して金属的な伝導を示さなく
なるためそれ未満にすることが必要である。

【０１１４】また酸素以外にＴｉＮ膜にＢ（ボロン）や
Ｃ（カーボン）を添加して、結晶粒径を無添加のＴｉＮ
膜よりも小さくすることが可能であり、１０−３０％の
ＢやＣの添加によりアモルファスにすることができる。

【０１１５】ＢやＣの添加は、ＴｉＮをスパッタする際
にＢやＣを含む化合物ガス、例えばボロン水素化物また
はカーボン水素化物、Ｂ弗化物またはＣ弗化物を用いる
か、スパッタターゲットとしてＢまたはＣを含むＴｉタ
ーゲットをＡｒとＮの混合ガス中で化成スパッタする
か、ＢまたはＣを含むＴｉＮターゲットをＡｒでスパッ
タすることにより可能である。ＴｉＮにＯ、Ｂ、Ｃなど
の不純物を添加し、ＴｉＮの組成を制御することによ
り、仕事関数を４．５ｅＶ以下に設定することが可能で
ある。

【０１１６】また、ＴｉＣｌ₄とＮＨ₃ を用いたＣＶＤ
法を用いて６００℃以下の温度でＴｉとＮの比率が１：
１よりもＮが過剰になるように成膜しても良い。６００
℃よりも高い温度にすると、ＴｉＮ膜の表面の凹凸が著
しく大きくなり、その上に低抵抗金属膜を均一に形成す
ることができなくなる。

【０１１７】また、スパッタ法で形成したＴｉＮ膜と同
様に３０％以下の酸素を添加する方法を用いて微結晶化
しても良い。添加する酸素の濃度は望ましくは１〜１０
％の範囲であり、このような酸素量により結晶粒径を３
０ｎｍ以下にすることが可能となる。膜厚を１０ｎｍ程
度以下にすれば、結晶粒径を１０ｎｍ以下に制御するこ
とが可能である。

【０１１８】また、ジメチルアミノチタン（Ｔｉ｛Ｎ
（ＣＨ₃）₂｝₄やジメチルアミノチタン（Ｔｉ｛Ｎ
（ＣＨ₃）₂｝₄を水素を含む雰囲気中で熱分解または
プラズマを用いてＴｉＮ膜およびＴｉＣＮ膜を形成して
も良い。

【０１１９】ゲート電極の比抵抗が５０μΩ・ｃｍ以上
でも良い場合には、ゲート電極すべてをＴｉＮ膜で形成
しても良い。この場合には、膜厚が５０ｎｍ以上のＴｉ
Ｎ膜を形成する必要があるため、柱状または針状結晶で
配向性のある膜またはアモルファス膜であることが必要
である。

【０１２０】ＴｉＮ以外の電極材料としては、例えばＴ
ａ窒化物、Ｎｂ窒化物、Ｚｒ窒化物、Ｈｆ窒化物などの
金属窒化物、あるいは金属炭化物、金属硼化物、金属−
Ｓｉ窒化物、金属−Ｓｉ炭化物、金属炭素窒化物などが
ある。

【０１２１】望ましくは、これらの電極材料からなる、
ゲートの仕事関数を決定する金属導電性を有する導電性
薄膜とゲート絶縁膜３４との熱的な安定性のためには、
導電率を５０％以上低下させない範囲内で酸素を添加す
ることが有効である。また、これらの電極材料はＴａ酸
化物、Ｔｉ酸化物、Ｚｒ酸化物、Ｈｆ酸化物、Ｃｅ酸化
物との界面の熱的な安定性も優れている。

【０１２２】最後に、図９（ｋ）に示すように、開口部
３６内にゲート電極３６を埋込み形成してＭＯＳトラン
ジスタが完成する。ゲート電極３６の１つの形成方法と
しては、スパッタ法によりＡｌ膜を全面に形成し、リフ
ローにより開口部３１内をＡｌ膜で充填し、開口部３１
外の余剰なＡｌ膜、ゲート絶縁膜３４およびＴｉＮ膜３
５をＣＭＰまたはＭＰにより除去する方法がある。他の
方法としては、ＣＶＤ法によりＷ膜など比抵抗が低い金
属膜を開口部３１内を充填するように全面に堆積した
後、開口部３１外の余剰な上記金属膜、ゲート絶縁膜３
４およびＴｉＮ膜３５をＣＭＰまたはＭＰ用により除去
する方法がある。

【０１２３】ソース・ドレイン領域を低抵抗化する必要
がある場合には、図７（ｄ）の工程と図７（ｅ）の工程
との間に、ＣｏＳｉ₂層またはＴｉＳｉ₂ 層などの金属
シリサイド層をソース・ドレイン領域の表面に形成する
工程を追加すると良い。

【０１２４】ここで、ソース・ドレイン領域２９の深さ
が１００ｎｍ以下の場合には、ソース・ドレイン領域２
９上にシリコン層、シリコンゲルマニウム層またはシリ
コンゲルマニウム炭素層をエピタキシャル成長させ、金
属シリサイド層で侵食されるエピタキシャル層２３を、
ソース・ドレイン領域２９とエピタキシャル２３との界
面（ｐｎ接合界面）から５ｎｍ以上遠ざけることが好ま
しい。

【０１２５】本実施形態では、ダマシンゲート型のＭＯ
Ｓトランジスタの製造方法について説明したが、通常の
ＭＯＳトランジスタを製造するには、図７（ｄ）の工程
でダミーゲート膜２６の代わりに、通常のｎ型もしくは
ｐ型のポリシリコン膜、シリサイド膜／金属膜の積層
膜、またはシリサイド膜／ｎ型もしくはｐ型のポリシリ
コン膜の積層膜からなるゲート電極を形成すれば良い。
ゲート電極上に酸化膜よりもエッチング速度の遅い窒化
膜などを積層しても良い。

【０１２６】図１０は、本発明の方法および従来の方法
で形成したＭＯＳトランジスタのしきい値電圧Ｖ_thのゲ
ート長依存性を示す。本発明の方法で形成したＭＯＳト
ランジスタは、ファセット等による、素子分離領域と素
子領域との境界における素子分離絶縁膜の後退がないも
のである。また、素子領域のＳｉ表面は素子分離絶縁膜
表面より１５ｎｍ下方に後退させている。従来の方
法で形成したＭＯＳトランジスタは、ファセット等によ
る、素子分離領域と素子領域との境界における素子分離
絶縁膜の後退があるものである。

【０１２７】図から、本発明の方法の形成したＭＯＳト
ランジスタのしきい値電圧Ｖ_thのばらつきは３０ｍＶ以
下で小さいが、従来の方法の形成したＭＯＳトランジス
タののそれは５０〜１００ｍＶ程度で大きいことが分か
る。従来の方法でしきい値電圧Ｖ_thのばらつきが大きく
なる理由は、従来の方法では素子分離絶縁膜の後退が生
じ、その量がばらつきを持つためである。

【０１２８】（第５の実施形態）図１１および図１２
は、本発明の第５の実施形態に係る素子分離構造の形成
方法を示す工程断面図である。

【０１２９】まず、図１１（ａ）に示すように、単結晶
のシリコン基板４１の表面に厚さ２００ｎｍ程度の酸化
膜４２を熱酸化により形成し、次に酸化膜４２上に厚さ
５０ｎｍ程度のシリコン窒化膜４３をＣＶＤ法により形
成する。シリコン基板４１の導電型はｐ型、面方位は
（１００）である。

【０１３０】ここでは、酸化膜４２の膜厚を２００ｎｍ
としたが４００ｎｍでも良く、その場合には例えば１０
００℃でシリコン基板４１を酸化する。また、シリコン
窒化膜４３の膜厚を５０ｎｍとしたが１５ｎｍでも良
く、その場合には例えばＳｉＣｌ₂Ｈ₂とＮＨ₃を用い
た減圧ＣＶＤ法で形成する。

【０１３１】次に図１１（ｂ）に示すように、フォトリ
ソグラフィとＲＩＥを用いてシリコン窒化膜４３、酸化
膜４２を加工して、素子形成領域に対応した領域にシリ
コン基板４１に達する開口部４４を形成する。ここで、
シリコン窒化膜４３はフォトレジストをマスクにしてエ
ッチングし、酸化膜４２は上記フォトレジストを剥離
し、フォトレジストのパターンが転写されたシリコン窒
化膜４３をマスクにしてエッチングする。なお、フォト
レジストをマスクにしてシリコン窒化膜４３および酸化
膜４２をエッチングしても良い。

【０１３２】次にエピタキシャル成長の前処理として、
ＣＦ₄と酸素の混合ガスを用いたＣＤＥ（Chemical Dry
Etching）法にて基板表面を１０ｎｍほどエッチングす
ることによって、ＲＩＥにより基板表面に生じたダメー
ジ層を除去した後、希弗酸を用いたウエット処理により
基板表面の自然酸化膜を除去する。ＣＤＥはＯ₂を用い
たＲＩＥで置き換えることもできる。

【０１３３】次に図１１（ｃ）に示すように、露出した
基板表面を成長核（シード）に用いてエピタキシャル層
４５を選択成長させる。エピタキシャル層４５は、開口
部４４を充填し、シリコン窒化膜４３上にはみだすよう
に選択成長させる。エピタキシャル層４５は、第１の実
施形態と同様に、シリコン層、シリコンゲルマニウム
層、またはゲルマニウム層である。シリコン層の場合に
は、例えばＳｉＨ₄とＨ ₂との混合ガスを用いたり、Ｓ
ｉＨ₂Ｃｌ₂とＨ₂の混合ガス、あるいはこれらにＨＣ
ｌを添加したガスを用いる。

【０１３４】次に図１２（ｄ）に示すように、開口部４
４の外部の余剰なエピタキシャル層４５を、Ｓｉに対す
るＳｉＮの研磨レートが十分に遅い条件のＣＭＰにより
除去し、表面を平坦にする。砥粒には例えばセリアを用
いる。

【０１３５】次に図１２（ｅ）に示すように、熱酸化に
より１５０ｎｍ程度の厚さの酸化層４６を形成する。こ
のとき、酸化層４６とエピタキシャル層４５との界面の
位置は、シリコン窒化膜４３の表面の位置よりもおよそ
７５ｎｍだけ下方になる。

【０１３６】次に図１２（ｆ）に示すように、酸化層４
６をＲＩＥにより選択的に除去した後、シリコン窒化膜
４３を燐酸液を用いたウエットエッチングにより選択的
に除去する。この結果、素子形成領域のエピタキシャル
層４５の表面の位置は素子分離領域の酸化膜４２の表面
の位置よりも２５ｎｍだけ下方になる。ここでは、酸化
層４６をＲＩＥにて除去したが、ＢＨＦあるいはＤＨＦ
溶液を用いたウエットエッチングにより除去しても良
い。この後は、従来と同様に、エピタキシャル層４５に
所望の半導体素子を形成する工程が続く。

【０１３７】本実施形態でも、第１の実施形態と同様
に、ボイドやファセットの発生を防止でき、第１の実施
形態と同様の効果が得られる。

【０１３８】（第６の実施形態）図１３は、本発明の第
６の実施形態に係る素子分離構造の形成方法を示す工程
断面図である。なお、図１１および図１２と対応する部
分には図１１および図１２と同一符号を付し、詳細な説
明は省略する。

【０１３９】まず、第５の実施形態の図１１（ａ）〜図
１２（ｄ）に示した工程を行う。

【０１４０】次に図１３（ａ）に示すように、熱酸化に
よって５０ｎｍ程度の厚さの酸化層４６を形成する。こ
のとき、酸化膜４２とシリコン窒化膜４３との界面の位
置は、酸化層４６とエピタキシャル層４５との界面の位
置よりもおよそ２５ｎｍだけ下方になる。シリコン窒化
膜４３の膜厚を１５ｎｍとした場合には、例えば９００
℃で１０ｎｍ程度の熱酸化をする。

【０１４１】最期に、図１３（ｂ）に示すように、酸化
層４６をＲＩＥにより選択的に除去して素子分離構造が
完成する。この後に、第１の実施形態と同様に、表面を
原子レベルで平坦化するための熱処理を行っても良い。
素子形成領域のエピタキシャル層４５の表面の位置は素
子分離領域のシリコン窒化膜４３の表面の位置よりも２
５ｎｍだけ下方になる。１０ｎｍ程の熱酸化した場合に
は、１０ｎｍ程度だけ下方になる。

【０１４２】（第７の実施形態）図１４は、本発明の第
７の実施形態に係る素子分離構造の形成方法を示す工程
断面図である。なお、図１１および図１２と対応する部
分には図１１および図１２と同一符号を付し、詳細な説
明は省略する。

【０１４３】まず、第５の実施形態の図１１（ａ）〜図
１１（ｂ）に示した工程（ＲＩＥにより生じたダメージ
層の除去、自然酸化膜の除去を含む）を行う。

【０１４４】次に図１４（ａ）に示すように、露出した
基板表面を成長核（シード）に用いて、シリコン窒化膜
４３上にはみださないように、エピタキシャル層４５を
選択成長させる。したがって、開口部４４内にはファセ
ットが生じることになる。また、ここでは、エピタキシ
ャル層４５の表面をシリコン酸化膜４２の表面よりも少
しだけ高くなるように選択成長を行う。

【０１４５】次に図１４（ｂ）に示すように、１０Ｔｏ
ｒｒ程度の減圧Ｈ₂雰囲気中での１０００℃、５分程度
のアニールによりエピタキシャル層４５を流動させ、エ
ピタキシャル層４５の表面を平坦にする。この結果、フ
ァセットは消滅する。また、エピタキシャル層４５の表
面はシリコン酸化膜４２の表面よりも低くなる。

【０１４６】最後に、図１４（ｃ）に示すように、シリ
コン窒化膜４３を燐酸によるウエットエッチングにより
選択的に除去して、素子分離構造が完成する。

【０１４７】（第８の実施形態）図１５は、本発明の第
８の実施形態に係る半導体装置の製造方法を示す工程断
面図である。なお、図１１および図１２と対応する部分
には図１１および図１２と同一符号を付し、詳細な説明
は省略する。

【０１４８】まず、第５の実施形態の図１１（ａ）〜図
１２（ｄ）までの工程を行う。

【０１４９】次に図１５（ａ）に示すように、シリコン
窒化膜４３を熱燐酸処理あるいはフッ酸グリセロール処
理などによるエッチングによりプルバック（pull bac
k）し、エピタキシャル層４５の周囲のシリコン窒化膜
４３を除去し、開口部４７を形成する。

【０１５０】次に図１５（ｂ）に示すように、エピタキ
シャル層４５の表面から１５０ｎｍ程度の深さまでの領
域を熱酸化して酸化層４６を形成する。この結果、酸化
層４６とエピタキシャル層４５との界面の位置は、シリ
コン窒化膜４２の表面の位置よりもおよそ７５ｎｍだけ
下方になる。

【０１５１】このとき、酸化種が開口部４７を通って酸
化膜４２とエピタキシャル層４５との界面に拡散し、そ
の界面を熱酸化することで、良好な素子分離特性を得る
ことができる。また、この熱酸化によってＣＭＰにより
劣化したエピタキシャル４５の結晶性が回復する。

【０１５２】最期に、図１５（ｃ）に示すように、酸化
層４６をＲＩＥにより選択的に除去した後、シリコン窒
化膜４３を燐酸によるウエットりエッチングにより選択
的に除去して、素子分離構造が完成する。素子形成領域
のエピタキシャル層４５の表面の位置は素子分離領域の
酸化膜４２の表面の位置よりも２５ｎｍだけ下方にな
る。

【０１５３】（第９の実施形態）図１６および図１７
は、本発明の第９の実施形態に係る素子分離構造の形成
方法を示す工程断面図である。なお、図１１および図１
２と対応する部分には図１１および図１２と同一符号を
付し、詳細な説明は省略する。

【０１５４】まず、図１６（ａ）に示すように、第５の
実施形態と同様に、シリコン基板４１上に厚さ２００ｎ
ｍ程度の酸化膜４２、厚さ１０ｎｍ程度のシリコン窒化
膜４３を順次形成する。次に同図（ａ）に示すように、
シリコン窒化膜４３上に厚さ５０ｎｍ程度のＳｉＯ₂膜
４８、厚さ５０ｎｍ程度のシリコン窒化膜４９をＣＶＤ
法により順次形成する。

【０１５５】次に図１６（ｂ）に示すように、フォトリ
ソグラフィとＲＩＥを用いて酸化膜４２、シリコン窒化
膜４３、ＳｉＯ₂膜４８およびシリコン窒化膜４９を加
工して、シリコン基板４１に達する開口部４４を形成す
る。

【０１５６】次にエピタキシャル成長の前処理として、
ＲＩＥにより基板表面に生じたダメージ層をＯ₂−ＲＩ
Ｅにより除去した後、希弗酸を用いたウエット処理によ
り基板表面の自然酸化膜を除去する。

【０１５７】次に図１６（ｃ）に示すように、露出した
基板表面を成長核（シード）に用いてエピタキシャル層
４５を選択成長させる。エピタキシャル層４５は、開口
部４４を充填し、シリコン窒化膜４９上にはみだすよう
に選択成長させる。

【０１５８】次に図１６（ｄ）に示すように、開口部４
４の外部の余剰なエピタキシャル層４５を、Ｓｉに対す
るＳｉＮの研磨レートが十分に遅い条件のＣＭＰにより
除去し、表面を平坦にする。

【０１５９】次に図１７（ｅ）に示すように、エピタキ
シャル層４５の表面から１５０ｎｍ程度の深さまでの領
域を熱酸化して酸化層４６を形成する。このとき、ＣＭ
Ｐにより劣化したエピタキシャル４５の結晶性が回復す
る。

【０１６０】次に図１７（ｆ）に示すように、燐酸を用
いたウエットエッチングによりシリコン窒化膜４９を除
去し、続いてフッ酸を用いたウエットエッチングにより
酸化層４６およびＳｉＯ₂膜４８を除去する。

【０１６１】この後、エピタキシャル層４３を再び熱酸
化し、酸化膜４２とエピタキシャル層４５との界面を改
質する。これにより、良好な素子分離特性を得ることが
できる。このような界面改質が可能となる理由は、シリ
コン窒化膜４３の膜厚が１０ｎｍ程度と薄いからであ
る。

【０１６２】最期に、図１７（ｇ）に示すように、上記
再酸化で形成された図示しないＳｉＯ₂膜、シリコン窒
化膜４３を順次ウエットエッチングにより除去して、素
子分離構造が完成する。

【０１６３】（第１０の実施形態）図１８は、本発明の
第１０の実施形態に係る素子分離構造の形成方法を示す
工程断面図である。

【０１６４】まず、第５の実施形態の図１１（ａ）〜図
１１（ｂ）の工程を行う。

【０１６５】次に図１８（ａ）に示すように、ＣＶＤ法
により厚さ５ｎｍのシリコン窒化膜を全面に形成した
後、ＣＨＦ₃ガスを用いたＲＩＥにより上記シリコン窒
化膜をエッチバックし、開口部４４の側壁にシリコン窒
化膜５０を形成する。

【０１６６】次にエピタキシャル成長の前処理として、
ＣＦ₄と酸素の混合ガスを用いたＣＤＥ法にて基板表面
を１０ｎｍほどエッチングすることによって、ＲＩＥに
より基板表面に生じたダメージ層を除去する。この後、
希弗酸を用いたウエット処理により基板表面の自然酸化
膜を除去する。

【０１６７】次に図１８（ｂ）に示すように、開口部４
４内にエピタキシャル層４５内に埋め込み形成する。こ
の工程は、第５の実施形態の図１１（ｃ）の工程（エピ
タキシャル層４５の選択成長）〜図１２（ｄ）の工程
（ＣＭＰによる余剰なエピタキシャル４５の除去）と同
じである。ここで、開口部４４の側壁にはシリコン窒化
膜５０が形成されているので、ピタキシャル層４５の選
択成長の際にファセットは生じない。この後の工程は、
第５の実施形態の図１２（ｅ）の工程以降と同様である
（図１８（ｃ），図１８（ｄ））。

【０１６８】このようにして得られた素子領域のエピタ
キシャル４３にゲート酸化膜の膜厚が４ｎｍのＭＯＳト
ランジスタを作成し、その電流電圧特性を調べたとこ
ろ、ハンプは観察されず、良好なトランジスタ特性が得
られた。また、ウェハ面内に１００個のＭＯＳトランジ
スタを作成し、これらを評価したところ、異常なリーク
電流は観察されなかった。さらに、素子分離領域端部に
は結晶欠陥の発生は認められなかった。これは応力の集
中がないためと思われる。

【０１６９】（第１１の実施形態）図１９は、本発明の
第１１の実施形態に係るＭＯＳトランジスタを説明する
ための断面図である。これはチャネル幅方向に平行な面
の断面図である。

【０１７０】図中、６１は素子領域のシリコン層（基板
表面の半導体領域の半導体層）、６２は素子分離絶縁膜
（シリコン酸化膜）、６３はゲート酸化膜、６４はゲー
ト電極、Ｐ_Siは基板（不図示）に対するシリコン層６１
の上面位置、Ｐ_ins.は基板に対する素子分離絶縁膜６２
の上面位置をそれぞれ示している。シリコン層６１は、
例えば第１〜第１０の実施形態のいずれかの方法で形成
したものである。基板は通常のシリコン基板、ＳＯＩ基
板のいずれでも良い。

【０１７１】本実施形態が従来と異なる点は、上面位置
Ｐ_ins.を基準にした上面位置Ｐ_Siの高さ（段差量）δが
ゲート酸化膜６３の膜厚ｔ_oxの３倍以上５０ｎｍ以下
（３ｔ _ox≦δ≦５０ｎｍ）に設定されていることにあ
る。

【０１７２】３ｔ_ox≦δ≦５０ｎｍに設定した理由は、
後述するように、デバイス特性の特性変動、特にしきい
電圧Ｖ_thの変動を従来よりも小さくできるからである。
これにより製造プロセスに対しマージンを与えることが
可能となる。また、素子形成領域のコーナ部における酸
化膜厚が大きくなるため、段差量δの変動がコーナトラ
ンジスタ（corner）に与える影響が緩和される。

【０１７３】図２０は、図１９のＭＯＳトランジスタを
改良したＭＯＳトランジスタを示している。このＭＯＳ
トランジスタでは、ディヴォットを防止するために、素
子分離絶縁膜６２が素子分離領域を越えてシリコン層６
１上にも形成されている。前記シリコン層６１上におけ
る素子分離絶縁膜６２のチャネル幅方向の寸法６５はゲ
ート酸化膜６３の膜厚以上であり、その分ゲート電極６
４のチャネル幅方向の寸法が小さくなっている。

【０１７４】図２１に、段差量δとしきい電圧Ｖ_thとの
関係を三次元デバイスシミュレータにより解析した結果
を示す。段差量δ≦０のＭＯＳトランジスタは、本実施
形態のそれとは異なり、上面位置Ｐ_ins.が上面位置Ｐ_Si
と同じか、または上面位置Ｐ _Siよりも低いタイプのもの
である。

【０１７５】図２１には、シミュレーション条件も示し
てある。その他の条件は以下の通りである。すなわち、
寸法６５はゲート酸化膜６３の膜厚と同じである。ま
た、シリコン層６１のｐ型不純物濃度（以下、基板濃度
という。）は６．６×１０¹⁷ｃｍ^-3、ゲート酸化膜６３
の膜厚は６ｎｍ、ゲート電極６４は７．０×１０¹⁹ｃｍ
^-3の濃度の燐を含むポリシリコン膜、素子分離絶縁膜６
２の埋め込まれた部分の膜厚（トレンチの深さ）は３０
０ｎｍ、ゲート酸化膜６３および素子分離絶縁膜６２は
ＴＥＯＳ膜（比誘電率：３．９）である。

【０１７６】図２１から、２０ｎｍ≦δの領域におい
て、しきい電圧Ｖ_thの段差量δに対する変動が小さくな
っていることが分かる。これは、この領域ではコーナー
トランジスタの影響によるしきい電圧Ｖ_thの低下の影響
を効果的に回避できるからであると考えられる。段差量
δをゲート酸化膜６３の膜厚ｔ_oxに置き換えると、上記
不等式は３ｔ_ox≦δとなる。

【０１７７】また、図２１から、３０ｎｍを越える範囲
ではしきい電圧Ｖ_thの段差量δに対する変動がさらに小
さくなっていることが分かる。ただし、段差量δが大き
すぎると露光焦点がぼけたり、あるいは素子領域の開口
部の側壁に不要なゲートポリシリコンが残り、ショート
を起こす場合がある。このようなプロセス上の観点か
ら、段差量δの上限は１００ｎｍが好ましく、５０ｎｍ
以下がより好ましい。

【０１７８】なお、段差量δ≦０の構造の場合には、後
述するように、段差量δ≦５０ｎｍ以下であることが好
ましい。

【０１７９】本実施形態によれば、２０〜３０ｎｍの段
差量δを選択することにより、プロセスばらつきに伴っ
て変わる段差量δがσ値で１０ｎｍ程度ばらついたとし
ても、デバイスの特性であるしきい電圧Ｖ_thに与える影
響、すなわちしきい電圧Ｖ_thのばらつきを５０ｍＶ以下
に抑制することが可能である。

【０１８０】また、しきい電圧Ｖ_thの制御性を改善でき
ることから、オフリーク電流および飽和電流のばらつき
を改善できる。

【０１８１】また、本素子を実現するために、新たなプ
ロセスを追加する必要が無い。制御すべきプロセスパラ
メータは段差量δのみである。より詳細には、素子分離
に用いる絶縁膜のＣＭＰ量等である。したがって、プロ
セスにかかるコストは従来のまま歩留まりを上げること
が可能であり、製造コストの削減化を図れる。

【０１８２】なお、本実施形態では、ゲート酸化膜の膜
厚が６ｎｍの場合について説明したが、６ｎｍよりも薄
い場合でも、段差量δを３ｔ_ox〜５０ｎｍの範囲に設定
することにより、しきい電圧Ｖ_thのばらつきを小さくで
きる。段差量δの標準偏差σが１０ｎｍより大きくなる
ような大きなばらつきを持つような場合については、こ
れを補償するために、σだけ段差量の設定値をシフト
し、σ＋３t_ox 〜σ＋５０ｎｍ等とすれば良い。

【０１８３】図２１に示した傾向は素子分離溝の深さに
は依存しないので、素子分離溝の深さの値は任意であ
る。

【０１８４】図２２に、接合深さＸ_jの異なるＭＯＳト
ランジスタについて、それらの段差量δとしきい電圧Ｖ
_thとの関係を調べた結果を示す。図から、図２１に示し
た傾向は接合深さＸ_jに依存しないことが分かる。した
がって、接合深さＸ_jの値は任意である。

【０１８５】図２３に、基板濃度Ｎ_subの異なるＭＯＳ
トランジスタについて、それらの段差量δとしきい電圧
Ｖ_thとの関係を調べた結果を示す。図から、図２１に示
した傾向は基板濃度Ｎ_subに依存しないことが分かる。
基板濃度の値が本実施形態と異なる場合、あるいは基板
濃度に分布がある場合には、段差量δを３t_ox 〜５０ｎ
ｍの範囲に設定することにより、しきい電圧Ｖ_thのばら
つきを小さくできる。

【０１８６】さらに、図２３から、段差量δ≦０ｎｍの
場合、すなわち上面位置Ｐ_Siが上面位置Ｐ_ins.よりも高
い場合でも、段差量δの標準偏差をδ／１０程度にコン
トロールすれば、段差量δ≦１０ｎｍの範囲においてし
きい電圧Ｖ_thのばらつきを５０ｍＶ以下にすることも可
能である。

【０１８７】段差量が負となるような構造、すなわちゲ
ート電極が素子領域を囲むような構造においては、段差
量の増加によって縦方向に延びたゲートがコーナー部の
空乏化に寄与のあるうちはしきい電圧Ｖ_thの急激な低下
として観測されるが、基板濃度と酸化膜厚等できまる一
定値を超えれば、それは縦方向のトランジスタをオンす
るだけでコーナー部に影響をもたらさない。偏差をしき
い電圧Ｖ_thのばらつきが小さくなることが分かる。その
理由は以下のように考えられる。

【０１８８】なお、本発明は、上記実施形態に限定され
るものではない。例えば、上記実施形態では、トランジ
スタの高性能化を図るために、しきい電圧のばらつきを
抑制する場合について説明したが、このばらつきの抑制
技術と従来技術で述べた低抵抗化の技術を適宜組み合わ
せても良い。これにより、トランジスタのさらなる高性
能化を図ることが可能となる。

【０１８９】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。

【０１９０】

【発明の効果】以上詳説したように本発明によれば、素
子特性のばらつきの原因となるボイドおよびファセット
の発生を防止できるので、素子特性のばらつきを効果的
に抑制できるようになる。

【０１９１】また、本発明によれば、素子分離絶縁膜の
上面位置とＭＯＳ型素子が形成された半導体層（素子領
域の半導体層）の上面位置との差を所定値にすることに
よって、素子特性のばらつきを効果的に抑制できるよう
になる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る素子分離構造の
形成方法を示す工程断面図

【図２】図１に続く同素子分離構造の形成方法を示す工
程断面図

【図３】本発明の第２の実施形態に係る素子分離構造の
形成方法を示す工程断面図

【図４】本発明の第３の実施形態に係る素子分離構造の
形成方法を示す工程断面図

【図５】図４に続く同素子分離構造の形成方法を示す工
程断面図

【図６】本発明の第４の実施形態に係るＭＯＳトランジ
スタの製造方法を示す工程断面図

【図７】図６に続く同ＭＯＳトランジスタの製造方法を
示す工程断面図

【図８】図７に続く同ＭＯＳトランジスタの製造方法を
示す工程断面図

【図９】図８に続く同ＭＯＳトランジスタの製造方法を
示す工程断面図

【図１０】本発明の方法および従来の方法で形成したＭ
ＯＳトランジスタのしきい値電圧Ｖ_thのゲート長依存性
を示す図

【図１１】本発明の第５の実施形態に係る素子分離構造
の形成方法を示す工程断面図

【図１２】図１１に続く同素子分離構造の形成方法を示
す工程断面図

【図１３】本発明の第６の実施形態に係る素子分離構造
の形成方法を示す工程断面図

【図１４】本発明の第７の実施形態に係る素子分離構造
の形成方法を示す工程断面図

【図１５】本発明の第８の実施形態に係る半導体装置の
製造方法を示す工程断面図

【図１６】本発明の第９の実施形態に係る素子分離構造
の形成方法を示す工程断面図

【図１７】図１６に続く同素子分離構造の形成方法を示
す工程断面図

【図１８】発明の第１０の実施形態に係る素子分離構造
の形成方法を示す工程断面図

【図１９】本発明の第１１の実施形態に係るＭＯＳトラ
ンジスタを説明するための断面図

【図２０】図１９のＭＯＳトランジスタを改良したＭＯ
Ｓトランジスタを示す断面図

【図２１】段差量δとしきい電圧Ｖ_thとの関係を三次元
デバイスシミュレータにより解析した結果を示す図

【図２２】接合深さＸ_jの異なるＭＯＳトランジスタに
ついて、それらの段差量δとしきい電圧Ｖ_thとの関係を
調べた結果を示す図

【図２３】基板濃度Ｎ_subの異なるＭＯＳトランジスタ
について、それらの段差量δとしきい電圧Ｖ_thとの関係
を調べた結果を示す図

【図２４】従来のＳＴＩによる素子分離方法の問題点を
説明するための断面図

【図２５】従来の他のＳＴＩによる素子分離方法の問題
点を説明するための断面図

【図２６】図２４，図２５の従来の素子分離方法で生じ
るディヴォットを示す断面図

【図２７】ディヴォットにより生じる問題点を説明する
ためのドレイン電流のゲート電圧依存性を示す特性図

【図２８】従来の他のＳＴＩによる素子分離方法の問題
点を説明するための断面図

【図２９】従来の他のＳＴＩによる素子分離方法の問題
点を説明するための断面図

【符号の説明】

１…シリコン基板２…熱酸化膜３…エピタキシャル層４…シリコン膜１１…シリコン基板１２…単結晶絶縁膜１３…酸化膜（素子分離絶縁膜）１４…エピタキシャル層２１…シリコン基板２２…熱酸化膜２３…エピタキシャル層２４…シリコン膜２５…熱酸化膜２６…ダミーゲート膜２７…ソース・ドレイン領域（エクステンション領域）２８…ゲート側壁絶縁膜２９…ソース・ドレイン領域３０…層間絶縁膜３１…開口部３２…イオン３３…チャネル不純物ドーピング層３４…ゲート絶縁膜３５…ＴｉＮ膜３６…ゲート電極４１…シリコン基板４２…熱酸化膜４３…シリコン窒化膜４４…開口部４５…エピタキシャル層４６…酸化層４７…開口部４８…ＳｉＯ₂膜４９，５０…シリコン窒化膜６１…シリコン層６２…シリコン酸化膜（素子分離絶縁膜）６３…ゲート酸化膜６４…ゲート電極

───────────────────────────────────────────────────── フロントページの続き (72)発明者水島一郎神奈川県横浜市磯子区新杉田町８番地株式会社東芝横浜事業所内 (72)発明者綱島祥隆神奈川県横浜市磯子区新杉田町８番地株式会社東芝横浜事業所内 (72)発明者平岡孝之神奈川県横浜市磯子区新杉田町８番地株式会社東芝横浜事業所内 (72)発明者有門経敏神奈川県横浜市磯子区新杉田町８番地株式会社東芝横浜事業所内Ｆターム(参考） 5F032 AA10 AA82 CA05 CA17 DA02 DA23 DA24 DA25 DA33 DA53 DA74 DA78 5F040 DA06 DC01 EC01 EC02 EC03 EC04 EC07 EC13 ED03 EF02 EK00 FA01 FA02 FB02 FB05 FC10

Claims

【特許請求の範囲】

【請求項１】半導体基板上に絶縁膜を形成する工程と、前記絶縁膜に開口部を形成し、前記半導体基板の表面の
一部を露出させる工程と、この露出された部分を成長核に用いたエピタキシャル成
長によって、前記開口部を充填し、かつ前記絶縁膜上に
はみだす厚さの半導体層を形成する工程と、前記開口部外の前記半導体層を除去する工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項２】半導体基板上に単結晶絶縁膜を形成する工
程と、前記単結晶絶縁膜上に非単結晶絶縁膜を形成する工程
と、前記非単結晶絶縁膜に開口部を形成し、前記単結晶絶縁
膜の表面の一部を露出させる工程と、この露出された部分を成長核に用いたエピタキシャル成
長によって、前記開口部を充填し、かつ前記非単結晶絶
縁膜上にはみだす厚さの半導体層を形成する工程と、前記開口部外の前記半導体層を除去する工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項３】前記開口部内の前記半導体層の上面を前記
開口部の開口面よりも低くする工程をさらに有すること
を特徴とする請求項１または請求項２に記載の半導体装
置の製造方法。
【請求項４】前記開口部内の前記半導体層を選択的にエ
ッチングするか、または前記開口部内の前記半導体層の
上部を酸化し、この酸化した部分を選択的に除去するこ
とによって、前記開口部内の前記半導体層の上面を前記
開口部の開口面よりも低くすることを特徴とする請求項
３に記載の半導体装置の製造方法。
【請求項５】前記開口部内の前記半導体層の表面を前記
開口部の開口面よりも低くする工程の後、不活性ガス雰
囲気中で前記半導体層を加熱する工程をさらに有するこ
とを特徴とする請求項３に記載の半導体装置の製造方
法。
【請求項６】前記開口部外の前記半導体層を化学的機械
的研磨または機械的研磨によって除去することを特徴と
する請求項１、請求項２または請求項３に記載の半導体
装置の製造方法。
【請求項７】前記半導体層を形成する工程の後に全面に
半導体膜を形成し、前記開口部外の前記半導体層を除去
する工程の際に、前記半導体膜も除去することを特徴と
する請求項１、請求項２または請求項３に記載の半導体
装置の製造方法。
【請求項８】前記絶縁膜は、シリコン酸化膜と、このシ
リコン膜上に形成されたシリコン窒化膜との積層膜であ
り、かつ前記開口部の側壁にシリコン窒化膜を形成した
後、前記半導体層としてシリコン層を形成することを特
徴とする請求項１、請求項２または請求項３に記載の半
導体装置の製造方法。
【請求項９】半導体基板上に絶縁膜を形成する工程と、前記絶縁膜に開口部を形成し、前記半導体基板の表面の
一部を露出させる工程と、この露出された部分を成長核に用いたエピタキシャル成
長によって、前記開口部内に前記開口部の開口面に達し
ない厚さの半導体層を形成する工程と、不活性ガス雰囲気中で前記半導体層を加熱する工程とを
有することを特徴とする半導体装置の製造方法。
【請求項１０】前記不活性ガス雰囲気は、水素を含む雰
囲気であることを特徴とする請求項１、請求項２および
請求項９のいずれか１項に記載の半導体装置の製造方
法。
【請求項１１】基板の半導体領域に埋め込まれ、かつ上
部が前記半導体領域の表面よりも上に突出した素子分離
絶縁膜と、素子分離絶縁膜によって素子分離された前記半導体領域
の半導体層と、この半導体層に形成されたＭＯＳ型素子とを具備してな
り、前記基板に対する前記素子分離絶縁膜の上面位置が、前
記基板に対する前記半導体層の上面位置よりも、前記Ｍ
ＯＳ型素子のゲート絶縁膜の膜厚の３倍以上高いことを
特徴とする半導体装置。
【請求項１２】基板の半導体領域に埋め込まれ、かつ上
部が前記半導体領域の表面よりも上に突出した素子分離
絶縁膜と、素子分離絶縁膜によって素子分離された前記半導体領域
の半導体層と、この半導体層に形成されたＭＯＳ型素子とを具備してな
り、前記基板に対する前記半導体層の上面位置が、前記基板
に対する前記素子分離絶縁膜の上面位置よりも、１０ｎ
ｍ以上高いことを特徴とする半導体装置。