JP2004006734A - 半導体記憶素子の作製方法 - Google Patents
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Abstract
【課題】絶縁表面を有する基板上にＴＦＴおよび半導体素子を作製し、信頼性が高く、高速動作可能な半導体記憶装置を提供する。
【解決手段】
直線状凹部が設けられた絶縁膜を形成し、その上に半導体膜を堆積し、レーザー光を該半導体膜に照射し凹部に半導体膜を溶融して流し込み結晶化させることで、結晶化に伴う歪み又は応力を凹部以外の領域に集中させることができる。この結晶性半導体膜の表面をエッチング除去することで、凹部領域には、側面が凹部側壁によって覆われ、双晶以外の結晶粒界を含まない結晶性半導体膜が形成され、これをチャネル領域とする半導体素子およびＴＦＴを作製することが可能となる。その結果、信頼性の高い半導体素子、および電界効果移動度高く、かつ特性ばらつきの小さい半導体素子及びＴＦＴを作製することが可能となり、高信頼性、かつ高速動作可能な半導体記憶装置を実現することができる。
【選択図】 図１
【解決手段】
直線状凹部が設けられた絶縁膜を形成し、その上に半導体膜を堆積し、レーザー光を該半導体膜に照射し凹部に半導体膜を溶融して流し込み結晶化させることで、結晶化に伴う歪み又は応力を凹部以外の領域に集中させることができる。この結晶性半導体膜の表面をエッチング除去することで、凹部領域には、側面が凹部側壁によって覆われ、双晶以外の結晶粒界を含まない結晶性半導体膜が形成され、これをチャネル領域とする半導体素子およびＴＦＴを作製することが可能となる。その結果、信頼性の高い半導体素子、および電界効果移動度高く、かつ特性ばらつきの小さい半導体素子及びＴＦＴを作製することが可能となり、高信頼性、かつ高速動作可能な半導体記憶装置を実現することができる。
【選択図】 図１
Description
【０００１】
【発明が属する技術分野】
本発明は、半導体記憶素子、特に電荷蓄積層を有する薄膜トランジスタに関する。また、電荷蓄積層を有する薄膜トランジスタ、および薄膜トランジスタを絶縁表面を有する基板上に形成してなる半導体記憶装置に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）やフラッシュメモリは、半導体不揮発性メモリを代表するメモリとして知られている。これらは不揮発性であるから、半導体メモリを代表するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）と異なり、電源を切ってもデータが失われることはない。また、他の不揮発性メモリを代表する磁気ディスクと比較した場合、集積密度、耐衝撃性、消費電力、書き込み／読み出し速度、等の点において優れた特徴を有する。
【０００３】
このように半導体不揮発性メモリは携帯機器に適した特徴を有し、携帯機器への応用開発が進められている。特に、集積密度の高いフラッシュメモリが広く応用されており、また近年、さらに集積度を向上する多値のメモリが製品化され始めた。もちろん、これらは単結晶シリコン基板上の不揮発性メモリである（例えば、非特許文献１参照。）。
【０００４】
【非特許文献１】
舛岡富士雄、外７名，「フラッシュメモリ技術フォーラム２０００」，株式会社サイエンスフォーラム，２０００年７月１８日
【０００５】
一方、携帯電話などの表示部を有する携帯機器の普及を背景に、絶縁表面を有する基板上に表示部とロジック回路部を一体形成したシステムオンパネルの要求が強くなっている。これに伴い、絶縁表面を有する基板上に不揮発性メモリを作製する技術も要求されるようになってきた。
【０００６】
【発明が解決しようとする課題】
不揮発性メモリを絶縁表面を有する基板上に作製する場合、メモリセルアレイを半導体記憶素子で構成し、メモリセルを選択するデコーダ回路、書き込み・読み出し回路等の周辺回路は薄膜トランジスタ（以下、ＴＦＴと記）で構成する形態が考えられる。
【０００７】
なお、本発明において、半導体記憶素子とは、半導体活性層とゲート電極の間に絶縁膜によって囲まれた電荷蓄積層を有する薄膜トランジスタを指し、例えば、浮遊ゲート電極を有する構造、ＭＮＯＳ構造、あるいはＭＯＮＯＳ構造の薄膜トランジスタをその範疇に含む。
【０００８】
このような不揮発性メモリを考えた場合、電荷蓄積層への電荷注入および電荷放出を伴う半導体記憶素子の信頼性の改善、および周辺回路を合わせた動作速度の改善が重要な課題となる。
【０００９】
まず、半導体記憶素子の信頼性に関しては、次のような構造上の問題がある。図２に示すのは、絶縁表面を有する基板上に作製された典型的な半導体記憶素子の構造であり、（Ａ）、（Ｂ）、（Ｃ）はそれぞれ平面図、チャネル長方向断面図、及びチャネル幅方向断面図である。図２において、半導体記憶素子は、絶縁表面を有する基板２０１上に、半導体活性層２０２、第１ゲート絶縁膜２０３、浮遊ゲート電極２０４、第２ゲート絶縁膜２０５、制御ゲート電極２０６が積層された構造となっている。半導体活性層２０２は、チャネル領域２０７と、一導電型の不純物が添加された高濃度不純物領域２０８とからなる。
【００１０】
なお、浮遊ゲート電極２０４は電荷蓄積層の１形態である。また、高濃度不純物領域２０８の一方は、第１ゲート絶縁膜２０３を介して浮遊ゲート電極２０４と一部重なっていてもよい。
【００１１】
半導体記憶素子の信頼性に関して問題となるのは、半導体活性層端部２０９の形状である。図２に示すような半導体活性層形状の場合、制御ゲート電極と活性層間に電位差を与えると、半導体活性層端部の角の部分に電界が集中し、半導体活性層端部２０９における局所的な電荷注入／放出が起こる。その結果、第１ゲート絶縁膜は、半導体活性層端部２０９において集中的に劣化してしまい、信頼性が低くなる。
【００１２】
電界の集中による局所的な第１ゲート絶縁膜の劣化を防ぐには、半導体活性層端部２０９のような電界の集中する領域を有さない半導体記憶素子の構造を実現することが効果的である。
【００１３】
次に、メモリの動作速度に関しては、絶縁表面を有する基板上に高特性のＴＦＴおよび半導体記憶素子を作製することが重要となる。
【００１４】
絶縁表面を有する基板上にＴＦＴを形成する技術は、主に半導体表示装置（代表的には、液晶表示装置、ＥＬ表示装置）の研究開発を通して大幅に進歩してきた。例えば、多結晶シリコン膜を用いたＴＦＴは、非晶質シリコン膜を用いたＴＦＴよりも電界効果移動度（モビリティともいう）が高く、従来、基板外の駆動回路で行っていた表示部の制御を、画素と同一の基板上に形成した駆動回路で行うことが可能となった。
【００１５】
今後システムオンパネルを視野に入れた場合には、さらなる高速動作を実現する必要があり、より高特性のＴＦＴが要求されている。
【００１６】
近年、絶縁表面を有する基板上にＴＦＴを形成する注目される技術の一つに、レーザー光の照射による結晶性半導体膜の作製方法がある。レーザー発振装置としては、通常、エキシマレーザーに代表される気体レーザーや、ＹＡＧレーザーに代表される固体レーザーが用いられる。特に、特開２００１−１４４０２７号公報において、Ｎｄ：ＹＶＯ４レーザーなど固体レーザー発振装置を用いて、その第２高調波であるレーザー光を非晶質半導体膜に照射して、従来に比べ結晶粒径の大きい結晶性半導体膜を形成し、ＴＦＴを作製する技術が開示されている。
【００１７】
しかしながら、平坦な表面上に形成された非晶質半導体膜にレーザー光を照射して結晶化させると結晶は多結晶となり、結晶欠陥が含まれる結晶粒界の位置を制御することができなかった。また、結晶化に伴って起こる半導体膜の体積収縮や下地との熱応力や格子不整合などによる歪みやクラックが発生するが、この位置を制御することができなかった。
【００１８】
その結果、ＴＦＴのチャネル領域の結晶性を制御することができず、結局はチャネル領域に含まれる結晶粒界や結晶欠陥によって個々の素子特性がばらつく要因となっていた。
【００１９】
つまり、レーザー光の照射によって結晶性半導体膜を作製する場合には、結晶粒界の位置を制御しＴＦＴのチャネル領域の結晶性を制御することが重要な課題となる。
【００２０】
また、メモリの高速動作を実現する場合には、ＴＦＴ特性だけでなく、同時に半導体記憶素子特性を改善することも重要である。つまり、ＴＦＴ特性の改善により、周辺回路の動作速度が向上し、また、半導体記憶素子特性の改善により半導体記憶素子の駆動能力があがり、読み出し速度が向上する。
【００２１】
本発明は上記問題点を鑑みてなされたものであり、チャネル領域において活性層端部での電界集中が起こらない構造の半導体記憶素子を実現し、かつ、結晶粒界や結晶欠陥、クラックの位置を制御することで、チャネル領域には双晶以外の結晶粒界を含まず、電界効果移動度が高く、ばらつきが小さいＴＦＴおよび半導体記憶素子を実現することで、信頼性の高い不揮発性メモリを有する動作の高速な半導体記憶装置を提供することを目的とする。
【００２２】
【課題を解決するための手段】
上記問題点を解決するために、本発明の半導体記憶素子は、絶縁表面を有する基板上に直線状凹部が設けられた絶縁膜を形成し、該絶縁膜上に非晶質半導体膜あるいは多結晶半導体膜を形成し、絶縁膜の凹部に半導体膜を溶融して流し込み結晶化させた結晶性半導体膜を形成し、少なくともチャネル領域を形成する部位において結晶性半導体膜の厚みが凹部の深さ以下となるように結晶性半導体膜の表面をエッチング除去し、該結晶性半導体膜の上面部に接する第１ゲート絶縁膜、浮遊ゲート電極、第２ゲート絶縁膜、制御ゲート電極を形成することを特徴とするものである。
【００２３】
また、本発明の半導体記憶装置は、半導体記憶素子をマトリクス状に配置してなるメモリセルアレイを有し、該メモリセルアレイは、絶縁表面を有する基板上に複数の直線状凹部をストライプ状に配置したストライプ状凹部が設けられた絶縁膜を形成し、該絶縁膜上に非晶質半導体膜あるいは多結晶半導体膜を形成し、絶縁膜の凹部に半導体膜を溶融して流し込み結晶化させた結晶性半導体膜を形成し、少なくともチャネル領域を形成する部位において結晶性半導体膜の厚みが凹部の深さ以下となるように結晶性半導体膜の表面をエッチング除去し、半導体記憶素子の配置に合わせて結晶性半導体膜の不要な領域をエッチング除去し、該結晶性半導体膜の上面部に接する第１ゲート絶縁膜、浮遊ゲート電極、第２ゲート絶縁膜、制御ゲート電極を形成することを特徴とするものである。
【００２４】
また、本発明の他の構成の半導体記憶装置は、半導体記憶素子をマトリクス状に配置してなるメモリセルアレイを有し、該メモリセルアレイは、絶縁表面を有する基板上に複数の直線状凹部をストライプ状に配置したストライプ状凹部と該ストライプ状凹部間を接続するストライプ間凹部とが設けられた絶縁膜を形成し、該絶縁膜上に非晶質半導体膜あるいは多結晶半導体膜を形成し、絶縁膜の凹部に半導体膜を溶融して流し込み結晶化させた結晶性半導体膜を形成し、少なくともチャネル領域を形成する部位において結晶性半導体膜の厚みが凹部の深さ以下となるように結晶性半導体膜の表面をエッチング除去し、半導体記憶素子の配置および半導体記憶素子間の接続に合わせて結晶性半導体膜の不要な領域をエッチング除去し、該結晶性半導体膜の上面部に接する第１ゲート絶縁膜、浮遊ゲート電極、第２ゲート絶縁膜、制御ゲート電極を形成することを特徴とするものである。なお、本構成において、半導体記憶素子を接続する半導体膜配線は、ストライプ間凹部に形成された結晶性半導体膜によって形成される。
【００２５】
また、本発明の他の構成の半導体記憶装置は、半導体記憶素子をマトリクス状に配置してなるメモリセルアレイを有し、該メモリセルアレイは、絶縁表面を有する基板上に複数の直線状凹部をストライプ状に配置したストライプ状凹部が設けられた絶縁膜を形成し、該絶縁膜上に非晶質半導体膜あるいは多結晶半導体膜を形成し、絶縁膜の凹部に半導体膜を溶融して流し込み結晶化させた結晶性半導体膜を形成し、半導体記憶素子を接続する半導体膜配線となる領域をフォトレジストでマスクした状態で、少なくともチャネル領域を形成する部位において結晶性半導体膜の厚みが凹部の深さ以下となるように結晶性半導体膜の表面をエッチング除去し、半導体記憶素子の配置および半導体記憶素子を接続する半導体膜配線の配置に合わせて結晶性半導体膜の不要な領域をエッチング除去し、該結晶性半導体膜の上面部に接する第１ゲート絶縁膜、浮遊ゲート電極、第２ゲート絶縁膜、制御ゲート電極を形成することを特徴とするものである。なお、本構成において、半導体記憶素子を接続する半導体膜配線は、結晶性半導体膜の表面をエッチングされず、ストライプ状凹部間を乗り越えて繋がっている結晶性半導体膜によって形成される。
【００２６】
なお、半導体記憶装置とは、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）やフラッシュメモリといった不揮発性メモリ、および、そのような不揮発性メモリを半導体記憶部として有する半導体装置全般を指す。例えば、不揮発性メモリを半導体記憶部として有するマイクロプロセッサ、半導体表示装置（代表的には液晶表示装置およびＥＬ表示装置）、およびこれらを搭載した装置をその範疇に含む。
【００２７】
なお、本発明でいう非晶質半導体膜とは、狭義の意味で完全な非晶質構造を有するものだけではなく、微細な結晶粒子が含まれた状態、又はいわゆる微結晶半導体膜、局所的に結晶構造を含む半導体膜を含む。代表的には非晶質シリコン膜が適用され、その他に非晶質シリコンゲルマニウム膜、非晶質シリコンカーバイト膜などを適用することもできる。また、多結晶半導体膜は、これら非晶質半導体膜を公知の方法で結晶化させたものである。
【００２８】
図１に示すのは、上述した本発明の半導体記憶装置を構成する半導体記憶素子の典型的な構造であり、（１）、（２）、（３）はそれぞれ平面図、チャネル長方向断面図、及びチャネル幅方向断面図である。図１において、半導体記憶素子は、絶縁表面を有する基板１０１上に、絶縁膜１０９、１１０によって設けられた直線状凹部に形成された結晶性半導体活性層１０２、第１ゲート絶縁膜１０３、浮遊ゲート電極１０４、第２ゲート絶縁膜１０５、制御ゲート電極１０６が積層された構造となっている。結晶性半導体活性層１０２は、チャネル領域１０７と、一導電型の不純物が添加された高濃度不純物領域１０８とからなる。
【００２９】
なお、高濃度不純物領域１０８の一方は、第１ゲート絶縁膜１０３を介して浮遊ゲート電極１０４と一部重なっていてもよい。
【００３０】
本発明の半導体記憶素子は、少なくともチャネル領域を形成する部位において結晶性半導体膜の厚みが凹部の深さ以下となるように結晶性半導体膜の表面をエッチング除去する工程によって、チャネル領域を形成する結晶性半導体膜の側面が、凹部側壁によって完全に覆われていることを特徴とする。
【００３１】
図１に示すように、結晶性半導体活性層の厚さは、絶縁膜１０９、１１０の厚さよりも小さくてもよいし、結晶性半導体活性層の厚さは、絶縁膜１０９、１１０の厚さと同じであっても良い。
【００３２】
上記半導体記憶素子の断面構造は、半導体活性層と第１ゲート絶縁膜との界面に角部はなく平面であるから、半導体活性層端部において電界が集中し、局所的に電荷注入／放出が起こるといったことがなくなる。その結果、第１ゲート絶縁膜の局所的な劣化を防ぐことができ、高い信頼性を実現することが可能となる。
【００３３】
なお、上述の半導体記憶装置は、メモリセルを形成する基板上に、メモリセルを選択するデコーダ回路、書き込み・読み出し回路等の周辺回路や、他の半導体集積回路を有していてもよい。その場合、メモリの高速動作を実現するために、周辺回路や他の半導体集積回路を構成するＴＦＴを、上述した方法で形成した結晶性半導体膜を用いて作製することが好ましい。
【００３４】
結晶性半導体膜の形成方法についてさらに説明する。
【００３５】
上述した直線状凹部あるいはストライプ状凹部はチャネル長方向に延在して設けられている。凹部の幅（チャネル形成領域とする場合におけるチャネル幅）が０．０１μｍ以上２μｍ以下、好ましくは０．１〜１μｍで形成し、その深さは、０．０１μｍ以上３μｍ以下、好ましくは０．１μｍ以上２μｍ以下で形成する。
【００３６】
結晶性半導体膜を溶融して結晶化させる手段としては、気体レーザー発振装置、固体レーザー発振装置を光源とするパルス発振又は連続発振レーザー光を適用する。照射するレーザー光は光学系にて線状に集光されたものであり、その強度分布が長手方向において均一な領域を有し、短手方向に分布を持っていても良く、光源として用いるレーザー発振装置は、矩形ビーム固体レーザー発振装置が適用され、特に好ましくは、スラブレーザー発振装置が適用される。
【００３７】
線状に集光され長手方向に拡張されたレーザー光又は強光を非晶質半導体膜あるいは多結晶半導体膜に照射し、且つレーザー光の照射位置と半導体膜が形成された基板とを相対的に動かして、レーザー光が一部又は全面を走査することにより半導体膜を溶融させ、その状態を経て結晶化又は再結晶化を行う。レーザー光の走査方向は、絶縁膜に形成された直線状凹部と平行な方向又はトランジスタのチャネル長方向に沿って行う。これによりレーザー光の走査方向に沿って結晶が成長し、結晶粒界がチャネル長方向と交差することを防ぐことができる。
【００３８】
凹部の深さを半導体膜の厚さと同程度かそれ以上とすることにより、レーザー光又は強光の照射により溶融した半導体が表面張力により凹部に凝集して固化する。この時、凹部の底端部から結晶成長させることにより、結晶化に伴い発生する歪みは凹部以外の領域に集中する。一方、凹部に充填されるように形成した結晶性半導体膜は歪みから開放することができる。そして、結晶粒界、結晶欠陥を含む凹部周辺に残存する結晶性半導体膜はエッチングにより除去してしまう。
【００３９】
上記の如く作製される半導体記憶素子には、絶縁表面上に設けられた直線状凹部において、双晶以外の結晶粒界を含まない結晶性半導体膜が備えられている。
【００４０】
上記本発明によって、半導体記憶素子及びＴＦＴにおいて、そのチャネル形成領域の場所を指定して、双晶以外の結晶粒界を含まない結晶性半導体膜を形成することが可能となる。つまり、ＴＦＴのチャネル領域の結晶性を制御し、チャネル領域の結晶性を高めることで、電界効果移動度高く、かつ特性ばらつきの小さい半導体記憶素子及びＴＦＴを作製することが可能となる。その結果、ＴＦＴ特性の改善による周辺回路の高速化と、半導体記憶素子特性の改善による読み出し速度の高速化によって、高速動作を実現した半導体記憶装置を実現することができる。
【００４１】
【発明の実施の形態】
（実施形態１）
本発明の半導体記憶装置の実施形態として、不揮発性メモリの回路構成と動作方法について説明する。
【００４２】
本発明は、半導体記憶素子の構造や半導体活性層、および周辺回路を構成するＴＦＴの構造や半導体活性層に特徴があり、メモリセルの回路構成や動作方法は公知の技術を用いればよい。本実施の形態では、典型的な不揮発性メモリとして、ＮＯＲ型フラッシュメモリの回路構成と動作方法について簡単に説明する。
【００４３】
図７に、ｍ×ｎビットの記憶容量を有するＮＯＲ型フラッシュメモリのブロック回路図を示す。図７に示したＮＯＲ型フラッシュメモリは、複数のメモリセル（１、１）〜（ｎ、ｍ）が縦ｍ個×横ｎ個のマトリクス状に配置されたメモリセルアレイ７０１と、Ｘアドレスデコーダ７０３、Ｙアドレスデコーダ７０２、Ｙセレクタ７０４、書き込み・読み出し回路７０５といった周辺回路によって構成されている。他の周辺回路として、昇圧回路、アドレスバッファ回路等が設けられてもよい。
【００４４】
各メモリセル（代表として、メモリセル（ｉ、ｊ）を考える。ここで、ｉは１以上ｎ以下の整数、ｊは１以上ｍ以下の整数）は、ｎチャネル型の半導体記憶素子によって構成される。そして、半導体記憶素子のドレイン電極と制御ゲート電極は、ビット線ＢＬ（ｉ）とワード線ＷＬ（ｊ）にそれぞれ接続されている。また、ビット線ＢＬ（１）〜ＢＬ（ｎ）はＹアドレスデコーダ７０２に、ワード線ＷＬ（１）〜ＷＬ（ｍ）はＸアドレスデコーダ７０３にそれぞれ接続されている。また、全ての半導体記憶素子のソース電極は共通のソース線に接続されており、ソース線電位Ｖｓが与えられている。
【００４５】
データの書き込みと読み出しは、Ｘアドレスデコーダ７０３およびＹアドレスデコーダ７０２によって選択されたメモリセルにおいて行われる。メモリセル（１、１）を例にとって、ホットエレクトロンによる書き込み動作、読み出し動作ついて説明する。
【００４６】
まず、半導体記憶素子にデータを書き込む場合は、ソース線をＧＮＤに落し、ビット線ＢＬ（１）およびワード線ＷＬ（１）に、それぞれ正の高電圧（例えば１６Ｖ）を印加する。このような条件下では、半導体記憶素子のドレイン近傍での高電界により、インパクトイオン化が起こる。さらにゲート方向にも高電界が生じるために、発生したホットエレクトロンは浮遊ゲート電極に注入され、書き込みが行われる。半導体記憶素子のしきい値電圧は、浮遊ゲート電極に蓄積された電荷量に応じて変化する。
【００４７】
半導体記憶素子に格納されたデータを読み出す場合は、ソース線をＧＮＤに落し、ワード線ＷＬ（１）に所定の電圧を印加する。所定の電圧は、半導体記憶素子の浮遊ゲート電極に電荷が蓄積された状態のしきい値電圧と蓄積されない状態のしきい値電圧との間に設定すればよい。その結果、浮遊ゲート電極に電荷が蓄積されている半導体記憶素子がオフ状態に、蓄積されていない半導体記憶素子はオン状態となることを利用して、メモリセル（１、１）に記憶されているデータをビット線ＢＬ（１）から読み出す。
【００４８】
例えば、半導体記憶素子の２状態のしきい値電圧がそれぞれ２Ｖ以下、および４Ｖ以上である場合には、所定の電圧として３Ｖを用いることができる。
【００４９】
データの消去は、選択された複数のメモリセルに対して同時に行われる。例えば、第１列目のメモリセル（１，１）〜（ｍ，１）を消去する場合、ソース線およびワード線ＷＬ（１）をＧＮＤに落し、ビット線ＢＬ（１）に正の高電圧（例えば２０Ｖ）を印加する。この時、半導体記憶素子のゲート・ドレイン間に高い電位差が生じるため、浮遊ゲート電極に蓄積されている電子がトンネル電流によってドレイン領域へ放出され、消去が行われる。このように、半導体記憶素子のドレイン領域から電荷を引き抜く場合には、ドレイン側の高濃度不純物領域と浮遊ゲート電極とが第１ゲート絶縁膜を介して一部重なっていることが好ましい。
【００５０】
なお、書き込み、読み出しおよび消去時において選択されていない信号線ＢＬ（２）〜ＢＬ（ｎ）、ＷＬ（２）〜ＷＬ（ｍ）の電位は全て０Ｖとすればよい。また、上述した動作電圧の値は一例であって、その値に限られるわけではない。
【００５１】
なお、本実施形態では、１つの半導体記憶素子に２値（１ビット）の情報を格納する場合を説明したが、１つの半導体記憶素子に３値以上の情報を格納する多値の不揮発性メモリであっても構わない。また、本発明は、ＮＯＲ型のフラッシュメモリに限られず、ＮＡＮＤ型フラッシュメモリやＡＮＤ型フラッシュメモリについても同様に適用することができる。この他、１つの半導体記憶素子と１つの選択用のＴＦＴでもってメモリセルを構成するタイプの不揮発性メモリであってもよいし、選択用のＴＦＴと半導体記憶素子との役割を合わせ持つスプリットゲート構造の半導体記憶素子でもってメモリセルを構成するタイプの不揮発性メモリであっても構わない。
【００５２】
（実施形態２）
本発明における結晶性半導体膜の形成方法について説明する。説明には、図３〜図６を用いる。図３に示す斜視図には、基板３０１上に第１絶縁膜３０２と第２絶縁膜３０３〜３０６が形成されており、絶縁膜によってストライプ状凹部が設けられた形態が示されている。なお、図３では直線状凹部が３本示されているが、勿論その数に限定されることはない。
【００５３】
基板は市販の無アルカリガラス基板、石英基板、サファイア基板、単結晶又は多結晶半導体基板の表面を絶縁膜で被覆した基板、金属基板の表面を絶縁膜で被覆した基板を適用することができる。
【００５４】
なお、サブミクロンのデザインルールでストライプ状凹部を形成するには、基板表面の凹凸、基板のうねり又はねじれを露光装置（特にステッパ）の焦点深度以下にしておく必要があることから、１回の露光領域内における基板表面の凹凸、基板のうねり又はねじれが１μｍ以下、好ましくは０．５μｍ以下とすることが望ましい。
【００５５】
第２絶縁膜３０３〜３０６の幅Ｗ２は０．１〜１０μｍ（好ましくは０．５〜１μｍ）、隣接する第２絶縁膜の間隔Ｗ１は０．０１〜２μｍ（好ましくは０．１〜１μｍ）であり、第２絶縁膜の厚さｄ１は０．０１〜３μｍ（好ましくは０．１〜２μｍ）である。また、ストライプパターンは規則的な周期である必要はなく、島状の半導体膜の幅に合わせて所定の間隔で配置させても良い。直線状凹部の長さも限定はなく、例えばＴＦＴのチャネル領域を形成することができる程度の長さがあれば良い。
【００５６】
第１絶縁膜は、窒化珪素、窒素含有量が酸素含有量よりも大きな酸窒化珪素、窒化アルミニウム、又は酸窒化アルミニウムから選ばれた材料で、３０〜３００ｎｍの厚さで形成する。また、所定の形状で凹部が形成された第２絶縁膜は、酸化珪素又は酸窒化珪素で厚さｄ１が１０〜３０００ｎｍ、好ましくは１００〜２０００ｎｍとなるように形成する。酸化珪素はオルトケイ酸テトラエチル（ＴｅｔｒａｅｔｈｙｌＯｒｔｈｏ Ｓｉｌｉｃａｔｅ：ＴＥＯＳ）とＯ２とを混合しプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法で形成することができる。窒酸化珪素膜はＳｉＨ４、ＮＨ３、Ｎ２Ｏ又は、ＳｉＨ４、Ｎ２Ｏを原料として用いプラズマＣＶＤ法で形成することができる。
【００５７】
図３で示すように、直線状のストライプパターンを二層の絶縁膜で形成する場合には、エッチング加工において第１絶縁膜と第２絶縁膜との間に選択比をもたせる必要がある。実際には、第１絶縁膜よりも第２絶縁膜のエッチング速度が相対的に早くなるように材料及び成膜条件を適宜調整することが望ましい。エッチングの方法としては、緩衝フッ酸を用いたエッチング、又はＣＨＦ３を用いたドライエッチングにより行う。このとき、第２絶縁膜で形成される凹部の側面部の角度は５〜１２０度、好ましくは８０〜１００度の範囲で適宜設定すれば良い。
【００５８】
なお、ここでは結晶性半導体膜を形成する下地の凹凸形状は、第１絶縁膜と第２絶縁膜で形成する一例を示したが、ここで示す形態に限定されず同様な形状を有するものであれば代替することができる。例えば、石英基板の表面をエッチング処理して直接凹部を形成し、凹凸形状を設けても良い。
【００５９】
図４で示すように、半導体膜４０１は珪素、珪素とゲルマニウムの化合物又は合金、珪素と炭素の化合物又は合金を用いて、０．０１〜３μｍ（好ましくは０．１〜１μｍ）の厚さに形成する。即ち、半導体膜４０１の厚さｄ２は第２絶縁膜で形成される凹部の深さと同程度もしくはそれ以上とすることが望ましい。半導体膜４０１はプラズマＣＶＤ法、スパッタリング法、減圧ＣＶＤ法で形成される非晶質半導体膜又は多結晶半導体膜、或いは、固相成長により形成された多結晶半導体膜などが適用される。半導体膜４０１は図示するように、下地の第１絶縁膜と第２絶縁膜とで形成される凹凸構造を覆うように形成する。また、第１絶縁膜及び第２絶縁膜の表面に付着した硼素などの化学汚染の影響を排除し、しかもその絶縁表面と非晶質半導体膜が直接に接しないように、非晶質半導体膜の下層側に第３絶縁膜として酸窒化珪素膜を同一の成膜装置内で大気に触れさせることなく連続的に成膜すると良い。
【００６０】
そして、この半導体膜４０１を瞬間的に溶融させ結晶化させる。この結晶化はレーザー光又はランプ光源からの放射光を光学系にて半導体膜が溶融する程度のエネルギー密度に集光して照射する。この工程においては、特に連続発振レーザー発振装置を光源とするレーザー光を適用することが好ましい。適用されるレーザー光は光学系にて線状に集光及び長手方向に拡張されたものであり、その強度分布が長手方向において均一な領域を有し、短手方向に分布を持たせておくことが望ましい。
【００６１】
レーザー発振装置は、矩形ビーム固体レーザー発振装置が適用され、特に好ましくは、スラブレーザー発振装置が適用される。スラブ材料としては、Ｎｄ：ＹＡＧ、Ｎｄ：ＧＧＧ（ガドリニウム・ガリウム・ガーネット）、Ｎｄ：ＧｓＧＧ（ガドリニウム・スカンジウム・ガリウム・ガーネット）などの結晶が使用される。スラブレーザーでは、この板状のレーザー媒質の中を、全反射を繰り返しながらジグザグ光路で進む。或いは、Ｎｄ、Ｔｍ、Ｈｏをドープしたロッドを用いた固体レーザー発振装置であり、特にＹＡＧ、ＹＶＯ４、ＹＬＦ、ＹＡｌＯ３などの結晶にＮｄ、Ｔｍ、Ｈｏをドープした結晶を使った固体レーザー発振装置にスラブ構造増幅器を組み合わせたものでも良い。
【００６２】
また、連続発振レーザー光の波長は、半導体膜の光吸収係数を考慮して４００〜７００ｎｍであることが望ましい。このような波長帯の光は、波長変換素子を用いて基本波の第２高調波、第３高調波を取り出すことで得られる。波長変換素子としてはＡＤＰ（リン酸二水素化アンモニウム）、Ｂａ２ＮａＮｂ５Ｏ１５（ニオブ酸バリウムナトリウム）、ＣｄＳｅ（セレンカドミウム）、ＫＤＰ（リン酸二水素カリウム）、ＬｉＮｂＯ３（ニオブ酸リチウム）、Ｓｅ、Ｔｅ、ＬＢＯ、ＢＢＯ、ＫＢ５などが適用される。特にＬＢＯを用いることが望ましい。代表的な一例は、Ｎｄ：ＹＶＯ４レーザー発振装置（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）を用いる。また、レーザーの発振モードはＴＥＭ００モードであるシングルモードを適用する。
【００６３】
また、レーザー光に準ずる強光を照射しても良い。例えば、ハロゲンランプ、キセノンランプ、高圧水銀灯、メタルハライドランプ、エキシマランプから放射される光を反射鏡やレンズなどにより集光したエネルギー密度の高い光であっても良い。
【００６４】
最も適した材料として選ばれる珪素の場合、吸収係数が１０３〜１０４ｃｍ−１である領域はほぼ可視光域にある。ガラスなど可視光透過率の高い基板と、珪素により３０〜２００ｎｍの厚さをもって形成される非晶質半導体膜を結晶化する場合、波長４００〜７００ｎｍの可視光域の光を照射することで、当該半導体膜を選択的に加熱して、下地絶縁膜にダメージを与えずに結晶化を行うことができる。具体的には、非晶質珪素膜に対し、波長５３２ｎｍの光の侵入長は概略１００ｎｍ〜１０００ｎｍであり、膜厚３０ｎｍ〜２００ｎｍで形成される非晶質半導体膜の内部まで十分達することができる。即ち、半導体膜の内側から加熱することが可能であり、レーザー光の照射領域における半導体膜のほぼ全体を均一に加熱することができる。
【００６５】
レーザー光は直線状の凹部方向と平行な方向に走査し、溶融した半導体は表面張力が働いて凹部に流れ込み凝固する。凝固した状態では図５で示すように表面がほぼ平坦になる。その結果、凹部上で厚さｄ３が第２絶縁膜上で厚さｄ４より大きい結晶性半導体膜５０１が形成される。こうして形成された結晶性半導体膜５０１は、結晶の成長端や結晶粒界は第２絶縁膜上に形成され、凹部領域では双晶以外の結晶粒界が含まれないという特徴を有している。
【００６６】
その後、好ましくは５００〜６００℃の加熱処理を行い、結晶性半導体膜に蓄積された歪みを除去すると良い。この歪みは、結晶化によって起こる半導体の体積収縮、下地との熱応力や格子不整合などにより発生するものである。この加熱処理は、通常の熱処理装置を用いて行えば良いが、例えばガス加熱方式の瞬間熱アニール（ＲＴＡ）法を用いて１〜１０分の処理を行えば良い。なお、この工程は本発明において必須な要件ではなく、適宜選択して行えば良いものである。
【００６７】
その後図６で示すように、結晶性半導体膜５０１の表面をエッチングして凹部に埋め込まれている結晶性半導体膜６０１、６０２、６０３を選択的に抽出する。第２絶縁膜上に形成された結晶の成長端や結晶粒界を含む領域をエッチング除去することにより良質な半導体領域のみ残すことができる。またこの時、結晶性半導体膜６０１、６０２、６０３の側面は完全に凹部側壁に覆われるようにする。つまり、結晶性半導体膜６０１、６０２、６０３の厚さｄ５を第２絶縁膜の厚さｄ１と同じかそれ以下となるようにする。
【００６８】
なお、このような結晶性半導体膜を得るためには、第２絶縁膜の厚さ（凹部の深さ）ｄ１が半導体膜４０１の厚さｄ２とほぼ等しいかそれより大きい形態が最も適している。第２絶縁膜の厚さ（凹部の深さ）ｄ１が半導体膜４０１の厚さｄ２より小さい場合には、凹部が浅いので結晶性半導体膜５０１の表面が十分平坦化されることはない。なお、第２絶縁膜の厚さ（凹部の深さ）ｄ１が半導体膜４０１の厚さｄ２よりも十分大きい場合には、結晶性半導体膜５０１が凹部に流れ込み、第２絶縁膜２０３上には殆ど残存しないようにすることも可能である。また、凹部の幅Ｗ２が１μｍよりも大きい場合には、第２絶縁膜上に結晶粒界が形成されるだけでなく、凹部の中央付近にも結晶粒界が発生しやすくなる傾向が見られる。これは、間隔が広がることで応力緩和の効果が低減するためであると推定している。
【００６９】
図２５で示す走査電子顕微鏡（ＳＥＭ）写真はその一例を示し、１７０ｎｍの段差を設け、０．５μｍの凹部の幅と間隔を設けた下地絶縁膜上に１５０ｎｍの非晶質珪素膜を形成して結晶化した結果を示している。結晶性半導体膜の表面は結晶粒界を顕在化させるためにセコ液（ＨＦ：Ｈ２Ｏ＝２：１に添加剤としてＫ２Ｃｒ２Ｏ７を用いて調合した薬液）でエッチングしてある。
【００７０】
図２８には、図２５で示すＳＥＭ写真の見取り図が描かれている。図２８において、斜線部２８０２は、図３に示す第２絶縁膜がある領域であり、斜線部２８０２に挟まれた領域２８０３は、凹部領域である。また、太線２８０１はクラックあるいは結晶粒界を表している。図２８および図２５から明らかなように、結晶粒界は、第２絶縁膜上に集中しており、凹部領域には顕著な粒界は見られないことが分かる。
【００７１】
なお、図２８および図２５において、レーザ光の走査方向は図面下から上方向である。また、斜線部２８０２の下側端部では、第２絶縁膜が露出している。これは、レーザ光照射による結晶化工程において、融解した珪素膜がレーザ光の走査方向に移動し固化したためと推測される。
【００７２】
図２６は凹部に形成される結晶性半導体膜の配向性を反射電子回折パターン（ＥＢＳＰ：Ｅｌｅｃｔｒｏｎ Ｂａｃｋｓｃａｔｔｅｒ ｄｉｆｆｒａｃｔｉｏｎ Ｐａｔｔｅｒｎ）により求めた結果を示している。ＥＢＳＰは走査型電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）に専用の検出器を設け、電子ビームを結晶面に照射してその菊池線からの結晶方位同定をコンピューターで画像認識させることによって、そのミクロな結晶性を表面配向のみならず、結晶の全方向に関して測定するものである（以下、この手法を便宜上ＥＢＳＰ法と呼ぶ）。
【００７３】
図２６のデータは、凹部においては線状に集光されたレーザー光の走査方向と平行な方向に結晶が成長していることを示している。成長の面方位は、同一の直線状凹部においてほぼ均一に揃っていることが確認される。
【００７４】
また、図２７には、１７０ｎｍの段差を設け、０．５μｍの凹部の幅と間隔を設けた下地絶縁膜上に１５０ｎｍの非晶質珪素膜を形成して結晶化した結果の断面透過電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）写真を示す。
【００７５】
図２７に示した写真では、写真中央縦方向にストライプパタンの断面が存在する。ストライプパタンの断面において、暗灰色の領域が第２絶縁膜であり、第２絶縁膜間に形成される凹部と第２絶縁膜上の薄い領域に、結晶性珪素膜が形成されている。第２絶縁膜上の結晶性珪素膜には、黒い領域が見られ、結晶粒界が第２絶縁膜上に集中していることがわかる。凹部に形成された結晶性珪素膜に見られる線状の境界は双晶であり、凹部の結晶性半導体膜には双晶以外の結晶粒界が含まれていないことがわかる。
【００７６】
上述した方法により、凹部に双晶以外の結晶粒界を含まない、結晶方位がほぼ均一に揃った結晶性半導体膜を残存させることができる。そして、半導体記憶素子の配置に合わせて、凹部の良質な結晶性半導体膜がチャネル領域となるように活性層を切り出し、第１ゲート絶縁膜及び浮遊ゲート電極を形成する。このような各段階を経て本発明の半導体記憶素子を形成することにより、特性ばらつきが小さく、電流駆動能力の高い半導体記憶素子を実現することが可能となる。
【００７７】
同時に、結晶性半導体膜の側面を完全に凹部側壁に覆われるようにすることにより、浮遊ゲート電極への電荷の注入および放出時の活性層端での電界集中のない構造とすることができ、信頼性の高い半導体記憶素子を実現することができる。
【００７８】
さらに、上述した方法により、ＴＦＴの配置に合わせて、凹部の良質な結晶性半導体膜がチャネル領域となるように活性層を切り出し、ゲート絶縁膜及びゲート電極を形成することで、特性ばらつきが小さく、電流駆動能力の高いＴＦＴを実現することが可能となる。上述した半導体記憶素子およびＴＦＴを用いて、メモリセルおよび周辺回路を同時に形成することにより、信頼性が高く、高速動作可能な半導体記憶装置を実現することができる。
【００７９】
（実施形態３）
次に、凹部を有する下地絶縁膜上に結晶性珪素膜を形成し、その凹部に充填された充填領域にチャネル形成領域が配設される半導体記憶素子およびＴＦＴを作製する一形態を図面を用いて説明する。なお、本実施形態の係る各図面において、（１）は上面図、（２）〜（５）はそれに対応する各部位の縦断面図を示す。
【００８０】
本実施の形態では、メモリセルアレイと周辺回路とを同時に作製する形態を示し、図面の右側には半導体記憶素子がマトリクス状に配置されたＮＯＲ型メモリセルアレイの一部を、左側には、周辺回路を代表して、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴにより構成されるインバータを、作製する形態を説明する。
【００８１】
図８には、ガラス基板８０１上に第１絶縁膜８０２および第２絶縁膜８０３が形成され、絶縁表面上にストライプ状凹部が形成された形態が示されている。図８に示した形態は、実施形態２において説明した方法によって作製することができる。本実施形態では、第１絶縁膜８０２を３０〜３００ｎｍの酸窒化アルミニウムで形成する。第２絶縁膜８０３はプラズマＣＶＤ法でＴＥＯＳとＯ２とを混合し、反応圧力４０Ｐａ、基板温度４００℃とし、高周波（１３．５６ＭＨｚ）電力密度０．６Ｗ／ｃｍ２で放電させ１０〜３０００ｎｍ、好ましくは１００〜２０００ｎｍの厚さに酸化珪素膜を堆積し、その後エッチングにより凹部を形成する。凹部の幅は、特にチャネル形成領域が配置される場所において、０．０１〜２μｍ、好ましくは０．１〜１μｍで形成する。
【００８２】
その後、図９で示すように第１絶縁膜８０２及び第２絶縁膜８０３上に酸化膜又は酸窒化珪素膜から成る第３絶縁膜９０１と非晶質珪素膜を同一のプラズマＣＶＤ装置を用い大気に触れさせることなく連続的に成膜する。非晶質珪素膜は珪素を主成分に含む半導体膜で形成し、プラズマＣＶＤ法でＳｉＨ４を原料気体として用い形成する。非晶質珪素膜は下地の段差形状を反映した平坦でない表面形状が形成される。
【００８３】
結晶化は連続発振レーザー光を照射して行う。図９はその結晶化後の状態を示している。結晶化の条件は連続発振モードのＹＶＯ４レーザー発振器を用い、その第２高調波（波長５３２ｎｍ）の出力５〜１０Ｗを、光学系にて短手方向に対する長手方向の比が１０以上である線状レーザー光に集光し、且つ長手方向に均一なエネルギー密度分布を有するように集光し、１０〜２００ｃｍ／ｓｅｃの速度で走査して結晶化させる。均一なエネルギー密度分布とは、完全に一定であるもの以外を排除することではなく、エネルギー密度分布において許容される範囲は±１０％である。
【００８４】
線状に集光されたレーザー光の走査方向と凹部の配置との関係は図２１に示されている。線状に集光されたレーザー光２１６０の強度分布はその強度分布が長手方向において均一な領域を有していることが望ましい。これは加熱される半導体の温度が照射領域の温度を一定にすることが目的である。線状に集光されたレーザー光の長手方向（走査方向と交差する方向）に温度分布が生じると、結晶の成長方向をレーザー光の走査方向に限定することができなくなるためである。直線状のストライプパターンは図示のように線状に集光されたレーザー光２１６０の走査方向と合わせて配列させておくことで、結晶の成長方向と、全てのトランジスタのチャネル長方向とを合わせることができる。これによりトランジスタの素子間の特性ばらつきを小さくすることができる。
【００８５】
また、線状に集光されたレーザー光による結晶化は、１回の走査（即ち、一方向）のみで完了させても良いし、より結晶性を高めるためには往復走査しても良い。さらに、レーザー光による結晶化した後、フッ酸などによる酸化物除去、或いは、アンモニア過酸化水素水処理などアルカリ溶液により珪素膜の表面を処理し、エッチング速度の速い品質の悪い部分を選択的に除去して、再度同様の結晶化処理を行っても良い。このようにして、結晶性を高めることができる。
【００８６】
この条件でレーザー光を照射することにより、非晶質珪素膜は瞬間的に溶融し結晶化させる。実質的には溶融帯が移動しながら結晶化が進行する。溶融した珪素は表面張力が働いて凹部に凝集し固化する。これにより、図９に示すように凹部を充填する形態で表面が平坦な結晶性珪素膜９０２が形成される。
【００８７】
その後図１０に示すように、ソース・ドレイン領域となる領域および結晶性珪素膜を用いた配線となる領域をフォトレジストでマスクした状態で、結晶性珪素膜９０２の表面をエッチング除去する。この時、フォトレジストでマスクしない領域は、凹部に埋め込まれた結晶性珪素膜のみを残すようにエッチング処理を行う。その結果、少なくともチャネル領域となる部位においては、結晶性珪素膜の側面は完全に凹部を形成する絶縁膜によって覆われる。このエッチング処理により、マスクしない領域は凹部に埋め込まれ、マスクした領域は凹部間が繋がった結晶性珪素膜１００１が得られる。結晶性珪素膜はフッ素系のガスと酸素とをエッチングガスとして用いることにより下地の酸化膜と選択性をもってエッチングすることができる。例えば、エッチングガスとして、ＣＦ４とＯ２の混合ガスが適用される。
【００８８】
さらに、図１０に示す結晶性珪素膜１００１から、図１１に示す島状の珪素膜１１０１〜１１０３を形成する。この島状の珪素膜は、実施形態２で示したように、双晶以外の結晶粒界が含まれないという特徴を有している。なお、図１１は、この島状の珪素膜１１０１〜１１０３の形状を限定的に示すものではなく、所定のデザインルールに従う範囲内で自由に設計すれば良い。
【００８９】
本実施形態では、半導体記憶素子は素子面積を最小にするように一つの直線状凹部に形成される結晶性珪素膜を用いて形成し、また、半導体記憶素子に接続されるソース線を結晶性珪素膜を用いて形成する構成としており、図１１に示すような島状の珪素膜１１０３とした。一方、周辺回路を構成するＴＦＴは、必要な電流駆動能力に応じてチャネル幅を設計する必要があり、複数の直線上凹部に形成される結晶性珪素膜をチャネル領域として用いることで、複数のチャネル領域が並列に配設さたＴＦＴ（マルチチャネルＴＦＴと呼ぶ）構成としており、図１１に示すような島状の珪素膜１１０１、１１０２とした。
【００９０】
この後、図１２で示すように、島状の珪素膜１１０１〜１１０３の上面を覆い、ＴＦＴのゲート絶縁膜および半導体記憶素子の第１ゲート絶縁膜として用いる第４絶縁膜１２０１、ＴＦＴのゲート電極および半導体記憶素子の浮遊ゲート電極として用いる導電膜１２０２、１２０３、半導体記憶素子の第２ゲート絶縁膜として用いる第５絶縁膜１２０４、および半導体記憶素子の制御ゲート電極として用いる導電膜１２０５、を順に形成する。第４絶縁膜１２０１および第５絶縁膜１２０４は、公知の気相法（プラズマＣＶＤ法、スパッタ法等）を用いて、３０〜２００ｎｍの酸化珪素膜又は酸窒化珪素膜を形成する。第５絶縁膜１２０４としてＳｉＯ２／ＳｉＮ／ＳｉＯ２による積層膜（ＯＮＯ膜と呼ばれる）を形成してもよい。また、導電膜１２０２、１２０３、１２０５はタングステン又はタングステンを含有する合金、アルミニウム又はアルミニウム合金、多結晶シリコンなどで形成する。
【００９１】
なお、絶縁表面を有する基板として石英基板を用いる場合には、半導体記憶素子の第１ゲート絶縁膜として用いる第４絶縁膜１２０１を、熱酸化工程により形成してもよい。例えば、酸化雰囲気中で９５０℃の加熱処理を加え、１０〜２００ｎｍの熱酸化膜を形成する。これにより、良質な酸化膜と界面準位の少ない半導体／絶縁膜界面が得られ、第１ゲート絶縁膜の高い信頼性が得られる。また、第１ゲート絶縁膜は、酸化珪素膜又は酸窒化珪素膜を形成した後、熱酸化工程を行い、堆積膜と熱酸化膜の積層構造としてもよい。この場合も、界面準位の少ない半導体／絶縁膜界面が得られ、高い信頼性が得られる。
【００９２】
なお、従来構造の半導体記憶素子において、第１ゲート絶縁膜形成時に熱酸化を行うと、活性層端付近では、活性層底面でも熱酸化が進行し、活性層短部の形状が歪み、その結果、電界の集中による信頼性低下の問題があった。本発明の半導体記憶素子は、半導体活性層の側面が凹部の側壁によって覆われているため、活性層端付近においても活性層上面部で熱酸化が進行するだけであり、従来の活性層底面での熱酸化といった問題は生じない。
【００９３】
図１３では、島状の半導体膜１１０１〜１１０３に一導電型の不純物領域１３０１〜１３０３を形成する段階を示している。ここでは、ｎ型不純物領域１３０２、１３０３、ｐ型不純物領域１３０１を設けるものとする。これらの不純物領域はＴＦＴのゲート電極として用いる導電膜１２０２および半導体記憶素子の制御ゲート電極として用いる導電膜１２０５をマスクとして自己整合的に形成しても良いし、フォトレジストをマスクとして形成しても良い。不純物領域１３０１〜１３０３はソース・ドレイン領域を形成し、必要に応じて低濃度ドレイン領域を適宜設けることもできる。
【００９４】
この不純物領域１３０１〜１３０３は不純物イオンを電界で加速して、半導体膜に注入するイオン注入法又はイオンドーピング法などが適用される。
【００９５】
そして、図１４に示すように窒化珪素膜又は酸窒化珪素膜による第６絶縁膜１４０１を形成し、ソース・ドレイン領域を形成する不純物領域と接触する配線１４０２を形成する。その後、４００〜４５０℃に熱処理をすることにより窒化珪素膜又は酸窒化珪素膜が含有する水素が放出され島状の半導体膜に対する水素化を行うことができる。
【００９６】
こうして、図１４に示すように、半導体記憶素子１４０５からなるＮＯＲ型メモリセルアレイと、周辺回路を代表して、ｎチャネル型マルチチャネルＴＦＴ１４０３、及びｐチャネル型マルチチャネルＴＦＴ１４０４からなるインバータ回路と、を形成することができる。もちろん、この構成に限られるわけではなく、公知の他のメモリセルアレイや他のＣＭＯＳ回路あるいは単極性ＴＦＴからなる回路であっても、本実施形態と同様にして作製することができる。また、並列に配設するチャネル形成領域の数に限定はなく、必要に応じて任意個数配設すれば良い。
【００９７】
このように、半導体記憶素子およびＴＦＴの配置に合わせて、少なくとも半導体記憶素子のチャネル領域においては結晶性半導体膜の側面が凹部の側壁によって覆われた、双晶以外の結晶粒界を含まない良質な結晶性半導体膜がチャネル領域となるように活性層を切り出し、半導体記憶素子においては、第１ゲート絶縁膜、浮遊ゲート電極、第２ゲート絶縁膜、制御ゲート電極を、ＴＦＴにおいては、ゲート絶縁膜およびゲート電極を、それぞれ形成することによって、信頼性が高く、特性ばらつきが小さく、電流駆動能力の高い半導体記憶素子、および特性ばらつきが小さく、電流駆動能力の高いＴＦＴを同時に作製することが可能となる。
【００９８】
その結果、半導体記憶素子がマトリクス状に配置されたメモリセルアレイ、およびＴＦＴによって構成される周辺回路が同一基板上に形成された、信頼性が高く、高速動作可能な半導体記憶装置を実現することが可能となる。
【００９９】
【実施例】
（実施例１）
本発明は、半導体活性層と制御ゲート電極の間に電荷蓄積層を有する様々な半導体記憶素子に適用することが可能である。特に、電化蓄積層として半導体クラスタ層、金属クラスタ層、あるいは窒化膜を設けた半導体記憶素子に対しても適用することができる。これらの半導体記憶素子は、電荷を蓄積する領域が空間的に離散的に設けられていることを特徴とする。
【０１００】
電荷を蓄積する領域として半導体または金属のクラスタ層を用いる半導体記憶素子のチャネル長方向断面図の一例を図１９（ａ）に示す。図１９（ａ）に示した半導体記憶素子は、基板１９００上に、チャネル領域１９０１と一導電型の不純物が添加された不純物領域１９０２、１９０３とからなる半導体活性層、第１ゲート絶縁膜１９０４、クラスタ層１９０６、第２ゲート絶縁膜１９０７、および制御ゲート電極１９０８が順に積層されてなる。クラスタ層１９０６は、離散的な塊状の半導体または金属（クラスタと呼ぶ）によって構成される層であり、この離散的なクラスタ１９０５が電荷の捕獲中心としての役割を果たす。
【０１０１】
電荷を蓄積する領域として窒化膜等を用いる半導体記憶素子としては、ＭＮＯＳ（Ｍｅｔａｌ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ ＮｉｔｒｉｄｅＯｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）等が知られている。ＭＮＯＳ及びＭＯＮＯＳ型の半導体記憶素子のチャネル長方向断面図の一例を図１９（ｂ）及び（ｃ）にそれぞれ示す。図１９（ｂ）示した半導体記憶素子は、基板１９１０上に、チャネル領域１９１１と一導電型の不純物が添加された不純物領域１９１２、１９１３とからなる半導体活性層、第１ゲート絶縁膜１９１４、窒化膜１９１５、および制御ゲート電極１９１６が順に積層されてなる。また、図１９（ｃ）示した半導体記憶素子は、基板１９２０上に、チャネル領域１９２１と一導電型の不純物が添加された不純物領域１９２２、１９２３とからなる半導体活性層、第１ゲート絶縁膜１９２４、窒化膜１９２５、第２ゲート絶縁膜１９２６、および制御ゲート電極１９２７が順に積層されてなる。いずれにおいても、窒化膜中の空間的に離散的な不純物準位が電荷の捕獲中心としての役割を果たす。
【０１０２】
なお、本発明を上述した半導体記憶素子に適用する場合には、チャネル領域として絶縁表面を有する直線状凹部に形成され、側面が完全に凹部側壁に覆われ、双晶以外の結晶粒界を含まない、結晶方位がほぼ均一に揃った結晶性半導体膜を用いれば良い。
【０１０３】
半導体記憶素子として、電荷を蓄積する領域が離散的に設けられている電荷蓄積層を用いた場合、電荷保持特性が第１ゲート絶縁膜の欠陥やピンホールの影響を受けにくいという効果がある。浮遊ゲート電極を有する半導体記憶素子のように、電荷を蓄積する領域が連続的に設けられている場合には、第１ゲート絶縁膜に一箇所でもピンホールがあると、浮遊ゲート電極に蓄積された電荷は全てそのピンホールからリークしてしまうため、半導体記憶素子の電荷保持特性に大きく影響する。しかし、電荷を蓄積する領域が離散的に設けられている半導体記憶素子を用いた場合には、ピンホールの影響を受ける領域は限定され、多くの電荷蓄積領域はそのピンホールの影響を受けないため、半導体記憶素子の電荷保持特性への影響は少ない。
【０１０４】
（実施例２）
本発明における結晶性半導体膜の形成において、実施形態２で示すように非晶質半導体膜にレーザー光を照射して結晶化させる方法の他に、固相成長により結晶化した後さらにレーザー光を照射して溶融再結晶化しても良い。
【０１０５】
例えば、図４において非晶質半導体膜４０１を形成した後、該非晶質半導体膜（例えば非晶質珪素膜）の結晶化温度を低温化させ配向性を向上させるなど、結晶化を促進する触媒作用のある金属元素としてＮｉを添加する。Ｎｉの添加法に限定はなく、スピン塗布法、蒸着法、スパッタ法などを適用するこができる。スピン塗布法による場合には酢酸ニッケル塩が５ｐｐｍの水溶液を塗布して金属元素含有層を形成する。勿論、触媒元素はＮｉに限定されるものではなく、他の公知の材料を用いても良い。
【０１０６】
その後、５８０℃にて４時間の加熱処理により非晶質半導体膜４０１を結晶化させる。この結晶化した半導体膜に対し、レーザー光又はそれと同等な強光を照射して溶融させ再結晶化する。こうして、図５と同様に表面がほぼ平坦化された結晶性半導体膜５０１を得ることができる。この結晶性半導体膜５０１も同様に成長端や結晶粒界が第２絶縁膜３０４上に形成される。
【０１０７】
レーザー光の被照射体として結晶化した半導体膜を用いる利点は半導体膜の光吸収係数の変動率にあり、結晶化した半導体膜にレーザー光を照射して溶融させたとしても光吸収係数は殆ど変動しない。よって、レーザー照射条件のマージンを広くとることができる。
【０１０８】
こうして形成された結晶性半導体膜には金属元素が残存するが、ゲッタリング処理により取り除くことができる。この技術の詳細については、特願２００１−０１９３６７号出願（又は特願２００２−０２０８０１号出願）を参照されたい。また、このゲッタリング処理に伴う加熱処理は、結晶性半導体膜の歪みを緩和するという効果も合わせ持っている。
【０１０９】
その後、実施形態２と同様に凹部の結晶性半導体膜を抽出する。抽出された結晶性半導体膜は、双晶以外の結晶粒界を含まず、結晶方位がほぼ均一に揃っているという特徴を有し、かつ、少なくとも半導体記憶素子のチャネル領域となる部位において側面が凹部の側壁によって覆われている。そして、この結晶性半導体を使って半導体記憶素子およびＴＦＴを作製することができる。
【０１１０】
なお、本実施例は、実施例１で説明した半導体記憶素子に適用することもできる。
【０１１１】
（実施例３）
本実施例では、結晶化に際し適用することのできるレーザー処理装置の構成の一例を示す。
【０１１２】
図２０はレーザー発振装置２００１ａ、２００１ｂ、シャッター２００２、高変換ミラー２００３〜２００６、シリンドリカルレンズ２００８、２００９、スリット２００７、載置台２０１１、載置台２０１１をＸ方向及びＹ方向に変位させる駆動手段２０１２、２０１３、当該駆動手段をコントロールする制御手段２０１４、予め記憶されたプログラムに基づいてレーザー発振装置２００１や制御手段２０１４に信号を送る情報処理手段２０１５などから成っているレーザー処理装置の構成を正面図と側面図により示すものである。
【０１１３】
レーザー発振装置は矩形ビーム固体レーザー発振装置が適用され、特に好ましくは、スラブレーザー発振装置が適用される。或いは、ＹＡＧ、ＹＶＯ４、ＹＬＦ、ＹＡｌＯ３などの結晶にＮｄ、Ｔｍ、Ｈｏをドープした結晶を使った固体レーザー発振装置にスラブ構造増幅器を組み合わせたものでも良い。スラブ材料としては、Ｎｄ：ＹＡＧ、Ｎｄ：ＧＧＧ（ガドリニウム・ガリウム・ガーネット）、Ｎｄ：ＧｓＧＧ（ガドリニウム・スカンジウム・ガリウム・ガーネット）などの結晶が使用される。その他にも、連続発振可能な気体レーザー発振装置、固体レーザー発振装置を適用することもできる。連続発振固体レーザー発振装置としてはＹＡＧ、ＹＶＯ４、ＹＬＦ、ＹＡｌＯ３などの結晶にＣｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍをドープした結晶を使ったレーザー発振装置を適用する。発振波長の基本波はドープする材料によっても異なるが、１μｍから２μｍの波長で発振する。５Ｗ以上のより高い出力を得る為には、ダイオード励起の固体レーザー発振装置をカスケード接続しても良い。
【０１１４】
このようなレーザー発振装置から出力される円形状又は矩形状のレーザー光は、シリンドリカルレンズ２００８、２００９により照射面の断面形状において線状に集光される。また、照射面での干渉を防ぐため、高変換ミラーを適宜調節して１０〜８０度の角度を持って斜め方向から入射する構成となっている。シリンドリカルレンズ２００８、２００９は合成石英製とすれば高い透過率が得られ、レンズの表面に施されるコーティングは、レーザー光の波長に対する透過率が９９％以上を実現するために適用される。勿論、照射面の断面形状は線状に限定されず、矩形状、楕円形又は長円形など任意な形状としても構わない。いずれにしても短軸と長軸の比が、１対１０〜１対１００の範囲に含まれるものを指している。また、波長変換素子２０１０は基本波に対する高調波を得るために備えられている。
【０１１５】
また、載置台２０１１を駆動手段２０１２、２０１３により二軸方向に動かすことにより基板２０２０のレーザー処理を可能としている。一方の方向への移動は基板２０２０の一辺の長さよりも長い距離を１〜２００ｃｍ／ｓｅｃ、好ましくは５〜５０ｃｍ／ｓｅｃの等速度で連続的に移動させることが可能であり、他方へは線状ビームの長手方向と同程度の距離を不連続にステップ移動させることが可能となっている。レーザー発振装置２００１ａ、２００１ｂの発振と、載置台２０１１は、マイクロプロセッサを搭載した情報処理手段２０１５により同期して作動するようになっている。
【０１１６】
載置台２０１１は図中で示すＸ方向に直線運動をすることにより、固定された光学系から照射されるレーザー光で基板全面の処理を可能としている。位置検出手段２０１６は基板２０２０がレーザー光の照射位置にあることを検出して、その信号を情報処理手段２０１５に伝送し、情報処理手段２０１５によりレーザー発振装置２００１ａ、２００１ｂの発振動作とのタイミングを同期させている。つまり、基板２０２０がレーザー光の照射位置にない時は、レーザーの発振を止めその寿命を延長させている。
【０１１７】
このような構成のレーザー照射装置により基板２０２０に照射されるレーザー光は、図中に示すＸ方向又はＹ方向に相対移動させることにより半導体膜の所望の領域または全面を処理することができる。
【０１１８】
なお、本実施例は、実施例１、２のいずれの構成とも自由に組み合わせることが可能である。
【０１１９】
（実施例４）
実施形態２乃至３では、ストライプ状凹部を有する下地絶縁膜上に結晶性半導体膜を形成する場合を説明した。本発明は完全なストライプパタンである必要はなく、少なくとも半導体記憶素子およびＴＦＴのチャネル領域を構成する結晶性半導体膜を直線状凹部にて形成することを特徴としている。例えば、ソース・ドレイン領域や半導体膜を用いた配線領域は、直線状凹部間を接続するストライプ間凹部にて形成された結晶性半導体膜を用いても構わない。このような結晶性半導体膜中には結晶粒界や結晶欠陥が含まれ得るが、ソース・ドレイン領域や半導体膜配線として用いる場合には特に問題とならない。
【０１２０】
本実施例では、ソース・ドレイン領域や半導体膜を用いた配線領域に合わせて、ストライプ状凹部間を接続するストライプ間凹部を設けた下地絶縁膜を用いて半導体記憶素子およびＴＦＴを作製する工程について説明する。工程の詳細は実施形態３からの差異のみを、図１５、図１６を用いて説明する。
【０１２１】
図１５は第１絶縁膜１５０１とストライプ状凹部およびストライプ間凹部を形成する第２絶縁膜１５０２を形成した状態を示している。図中点線で囲む領域１５０３は、メモリセルアレイにおけるソース配線となる部位であり、ソース配線となる領域に合わせて凹部が設けられている。また、図中点線で囲む領域１５０４〜１５０７は、ＴＦＴのソース・ドレイン領域となる部位である。
【０１２２】
次いで、この上に非晶質半導体膜を堆積し、それに線状に集光されたレーザー光を照射して結晶性半導体膜を形成した後、第２絶縁膜１５０２上にある結晶性半導体膜をエッチングにより除去し、凹部を充填する形で結晶性半導体膜を抽出する。図１６は、さらに、半導体記憶素子およびＴＦＴを構成する半導体膜の配置と半導体膜配線の配置に合わせて、この結晶性半導体膜をエッチングして、島状の半導体膜１６０１、１６０２、１６０３を形成した状態を示している。
【０１２３】
そして、半導体記憶素子の配置に合わせて第１ゲート絶縁膜、浮遊ゲート電極、第２ゲート絶縁膜、及び制御ゲート電極を、ＴＦＴの配置に合わせてゲート絶縁膜及びゲート電極を、それぞれ形成する。その後、ｎ型又はｐ型の不純物領域を形成し、層間絶縁膜を介して各種配線を形成することにより、実施形態３と同様、メモリセルアレイと周辺回路とを同時に作製することができる。
【０１２４】
このように、下地絶縁膜にソース・ドレイン領域や半導体膜を用いた配線領域に合わせた凹部を予め設けることによって、実施形態３で説明した、ソース・ドレイン領域や半導体膜を用いた配線領域をカバーするマスクは不要となり、半導体記憶装置の作製に必要なマスク枚数を１枚削減することが可能となる。
【０１２５】
なお、本実施例は、実施例１〜３のいずれの構成とも自由に組み合わせることが可能である。
【０１２６】
（実施例５）
本実施例では、メモリセルアレイと周辺回路とを同時に作製する別の方法を説明する。本発明の半導体記憶素子は、チャネル領域を構成する結晶性半導体膜の側面が凹部側壁によって覆われていることを特徴とするが、メモリセルを選択するデコーダ回路、書き込み・読み出し回路等の周辺回路や他の半導体集積回路を構成する同一基板上のＴＦＴはそのような構造である必要はない。
【０１２７】
特に、周辺回路や他の半導体集積回路を構成するＴＦＴのチャネル領域を構成する結晶性半導体膜の側面を覆う凹部側壁を除去することによって、結晶性半導体膜の上面だけでなく、側面部もチャネル領域とする構造とし、電流駆動能力の高いＴＦＴを実現することができる。
【０１２８】
工程の詳細は実施形態３からの差異のみを図１７、図１８を用いて説明する。
【０１２９】
図１７は、実施形態３に従って図１１まで作製した後、半導体記憶素子が配置される領域（図中、右半分）をフォトレジストでマスクした状態で、第２絶縁膜をエッチング処理により除去した状態を示している。このエッチング処理は緩衝フッ酸のよる薬液処理、又はＣＨＦ３を用いたドライエッチングなどで行うことができる。
【０１３０】
この工程により、図１７に示すように、ＴＦＴのチャネル領域となる島状の半導体膜１７０１、１７０２の側面部及び上面部が露出した状態となる。この部分にゲートを形成することによって、島状の半導体膜１７０１、１７０２の側面部及び上面部をチャネル形成領域とすることができる。
【０１３１】
なお、本実施例では、第１絶縁膜までエッチングを行ったが、第２絶縁膜の途中でエッチングを止めても良い。エッチングの深さを調節することにより島状の半導体膜１７０１、１７０２のチャネル形成領域の深さを調節することができる。即ち、結晶化領域を選択することができる。
【０１３２】
そして、図１８に示すように、半導体記憶素子の配置に合わせて、結晶性半導体膜の上面部に重畳して第１ゲート絶縁膜、浮遊ゲート電極、第２ゲート絶縁膜、及び制御ゲート電極を、ＴＦＴの配置に合わせて結晶性半導体膜の側面部と上面部に重畳してゲート絶縁膜及びゲート電極を、それぞれ形成する。
【０１３３】
その後、ｎ型又はｐ型の不純物領域を形成し、層間絶縁膜を介して各種配線を形成することにより、実施形態３と同様、メモリセルアレイと周辺回路とを同時に作製することができる。
【０１３４】
このような構成とすることによって、半導体記憶素子においては、チャネル領域を構成する結晶性半導体膜の側面が凹部側壁に覆われ、浮遊ゲート電極への電荷の注入および放出時に活性層端部での電界集中のない構造とするにより、高い信頼性を実現することができ、周辺回路を構成するＴＦＴにおいては、結晶性半導体膜の側面部と上面部においてチャネルが形成され実効的にチャネル幅が増加することにより、電流駆動能力を向上させることができる。
【０１３５】
なお、本実施例は、実施例１〜４のいずれの構成とも自由に組み合わせることが可能である。
【０１３６】
（実施例６）
本発明の半導体記憶装置の例として、不揮発性メモリをワンチップ上に集積化されたＲＩＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用した場合について説明する。
【０１３７】
図２２に示すのは、マイクロプロセッサの一例である。マイクロプロセッサは典型的にはＣＰＵコア２２０１、フラッシュメモリ２２０４、クロックコントローラ２２０３、キャッシュメモリ２２０２、キャッシュコントローラ２２０５、割り込みコントローラ２２０６、Ｉ／Ｏポート２２０７等から構成される。もちろん、図２２に示すマイクロプロセッサは簡略化した一例であり、実際のマイクロプロセッサはその用途によって多種多様な回路設計が行われる。
【０１３８】
図２２に示すマイクロプロセッサは、実施形態あるいは実施例に示した作製方法によって作製され、凹部を有する下地絶縁膜上に結晶性珪素膜を形成し、その凹部に充填された充填領域にチャネル形成領域が配設される半導体記憶素子およびＴＦＴによって構成されている。フラッシュメモリ２２０４には本発明の半導体記憶素子が用いられている。キャッシュメモリとしては、例えばＳＲＡＭが用いられている。
【０１３９】
このように本発明をマイクロプロセッサに応用することにより、信頼性の高い不揮発性メモリを有し、高速動作可能な半導体記憶装置を実現することができる。動作速度として、デザインルール等にも依存するが、フラッシュメモリの読み出しサイクルとして５００ｎｓｅｃ以下、ＣＰＵの動作周波数として５ＭＨｚ以上が実現される。
【０１４０】
なお、本実施例は、実施の形態及び実施例１〜５のいずれの構成とも組み合わせることが可能である。
【０１４１】
（実施例７）
本実施例では、絶縁表面を有する基板上に画像表示部（代表的には、液晶表示部あるいはＥＬ表示部）、不揮発性メモリ、および他の半導体集積回路とを一体形成したシステムオンパネルの形態をとる半導体記憶装置の一例を、図２３を用いて説明する。
【０１４２】
図２３において、半導体記憶装置は、画素領域２３００、走査線駆動回路２３０１、信号線駆動回路２３０２、ＶＲＡＭ２３０３、フラッシュメモリ２３０４、ＣＰＵ２３０５、画像処理回路２３０６、ワークメモリ２３０７及びインターフェース回路２３０８が、絶縁表面を有する基板２３１０上に一体形成されてなる。
【０１４３】
図２３に示した半導体記憶装置は、画像データを取り込み、または作製して、画像データの加工とフォーマット変換を行い、画像を表示する装置である。半導体記憶装置としては、例えば、ビデオカメラ、カーナビゲーション、パーソナルコンピュータ、ゲーム機等を考えることができる。
【０１４４】
半導体記憶装置は、それぞれの形態に応じて、入力端子から画像データの基となるデータを受信する。例えば、放送受信機ではアンテナからの入力データであり、ビデオカメラではＣＣＤからの入力データである。ＤＶテープやメモリーカードからの入力データであってもよい。入力端子からは、この他、キーボードからの入力信号や他の制御信号を入力してもよい。入力された画像の基となるデータは、インターフェース回路２３０８およびシステムバスを介して、フラッシュメモリ２３０４格納にされたり、ワークメモリ２３０７に一時的に格納されたり、あるいは、画像処理回路２３０６によって画像信号に変換され、ＶＲＡＭに格納される。画像処理回路２３０６では、ＭＰＥＧ規格やテープフォーマット等に従って圧縮符号化された画像データの復号処理、画像の補間やリサイズといった画像信号処理が行われる。また、入力された制御信号は、ＣＰＵや画像処理回路との通信に用いられるほか、信号線駆動回路や走差線駆動回路に入力される。
【０１４５】
ＣＰＵ２３０５は、フラッシュメモリ２３０４、ワークメモリ２３０７、インターフェース回路２３０８、および他の回路を制御する。また、画像データの基となるデータを作成したり、加工したりする。フラッシュメモリ２３０４は画像データを作成または加工する場合に必要となる色データや文字データを格納するメモリ領域、あるいはプログラムデータが格納されるメモリ領域として用いらる。ワークメモリ２３０７は画像データやその基となるデータを格納するメモリ領域、ＣＰＵによる制御を行う際のワークメモリ領域等として用いられ、ＤＲＡＭやＳＲＡＭが用いられる。
【０１４６】
信号線駆動回路２３０２、走査線駆動回路２３０１、画素領域２３００によって構成される画像表示部は、画像を表示する領域である。信号線駆動回路２３０２および走査線駆動回路２３０１には、外部からインターフェース回路を介して制御信号が入力され、信号線駆動回路２３０２は制御信号に従って、画像処理回路２３０６から出力されＶＲＡＭに格納された画像データを取り込み、画素領域にて画像を表示する。
【０１４７】
以上のようにして、画像データを取り込みまたは作製して画像を表示する、不揮発性メモリを有する半導体記憶装置が構成される。図２３に示す半導体記憶装置は、実施形態あるいは実施例に示した作製方法によって作製され、凹部を有する下地絶縁膜上に結晶性珪素膜を形成し、その凹部に充填された充填領域にチャネル形成領域が配設される半導体記憶素子およびＴＦＴによって構成されている。フラッシュメモリ２３０４には本発明の半導体記憶素子が用いられている。
【０１４８】
このように本発明を半導体記憶装置に応用することにより、信頼性の高い不揮発性メモリを有し、高速動作可能な半導体記憶装置を実現することができる。なお、一体形成することで、小型化、消費電力の低減といった効果がある。
【０１４９】
なお、信号線駆動回路２３０２、走査線駆動回路２３０１、画素領域２３００によって構成される画像表示部と、他の回路によって構成される画像処理部とは、異なる基板上に作製されてもよい。半導体記憶装置としては、画像処理部を構成する基板でもって、放送受信機や表示部を持たないゲーム機といった形態を構成することができる。もちろん、複数の基板を実装することで上述した半導体記憶装置を実現してもよい。
【０１５０】
本実施例は、実施例１〜５と組み合わせて用いることが可能である。
【０１５１】
（実施例８）
本発明を用いて様々な装置を完成させることができる。その一例は、携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話など）、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ受像器、投影型表示装置などが挙げられる。それらの一例を図２４に示す。
【０１５２】
図２４（Ａ）は本発明を適用してテレビ受像器を完成させる一例であり、筐体２４０１、支持台２４０２、表示部２４０３などにより構成されている。本発明によりガラス基板上に作製される半導体記憶素子を用いることで、信頼性の高い不揮発性メモリを有し、かつ、動作速度の速いテレビ受像器を完成させることができる。
【０１５３】
図２４（Ｂ）は本発明を適用してビデオカメラを完成させた一例であり、本体２４１１、表示部２４１２、音声入力部２４１３、操作スイッチ２４１４、バッテリー２４１５、受像部２４１６などにより構成されている。本発明によりガラス基板上に作製される半導体記憶素子を用いることで、信頼性の高い不揮発性メモリを有し、かつ、動作速度の速いビデオカメラを完成させることができる。
【０１５４】
図２４（Ｃ）は本発明を適用してノート型のパーソナルコンピュータを完成させた一例であり、本体２４２１、筐体２４２２、表示部２４２３、キーボード２４２４などにより構成されている。本発明によりガラス基板上に作製される半導体記憶素子を用いることで、信頼性の高い不揮発性メモリを有し、かつ、動作速度の速いパーソナルコンピュータを完成させることができる。
【０１５５】
図２４（Ｄ）は本発明を適用してＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）を完成させた一例であり、本体２４３１、スタイラス２４３２、表示部２４３３、操作ボタン２４３４、外部インターフェース２４３５などにより構成されている。本発明によりガラス基板上に作製される半導体記憶素子を用いることで、信頼性の高い不揮発性メモリを有し、かつ、動作速度の速いＰＤＡを完成させることができる。
【０１５６】
図２４（Ｅ）は本発明を適用して音響再生装置を完成させた一例であり、具体的には車載用のオーディオ装置であり、本体２４４１、表示部２４４２、操作スイッチ２４４３、２４４４などにより構成されている。本発明によりガラス基板上に作製される半導体記憶素子を用いることで、信頼性の高い不揮発性メモリを有し、かつ、動作速度の速いオーディオ装置を完成させることができる。
【０１５７】
図２４（Ｆ）は本発明を適用してデジタルカメラを完成させた一例であり、本体２４５１、表示部（Ａ）２４５２、接眼部２４５３、操作スイッチ２４５４、表示部（Ｂ）２４５５、バッテリー２４５６などにより構成されている。本発明によりガラス基板上に作製される半導体記憶素子を用いることで、信頼性の高い不揮発性メモリを有し、かつ、動作速度の速いデジタルカメラを完成させることができる。
【０１５８】
図２４（Ｇ）は本発明を適用して携帯電話を完成させた一例であり、本体２４６１、音声出力部２４６２、音声入力部２４６３、表示部２４６４、操作スイッチ２４６５、アンテナ２４６６などにより構成されている。本発明によりガラス基板上に作製される半導体記憶素子を用いることで、信頼性の高い不揮発性メモリを有し、かつ、動作速度の速い携帯電話を完成させることができる。
【０１５９】
なお、ここで示す装置はごく一例であり、これらの用途に限定するものではない。
【０１６０】
本実施例は、実施例１〜５と組み合わせて用いることが可能である。
【０１６１】
【発明の効果】
本発明によって、半導体記憶素子のチャネル領域を形成する部位において、側面が凹部側壁によって覆われた結晶性半導体膜を作製することが可能となる。
【０１６２】
その結果、半導体活性層端部の電界集中に伴う、第１ゲート絶縁膜の局所的な劣化を抑えることができ、信頼性の高い半導体記憶素子を実現することが可能となる。
【０１６３】
本発明によって、同時に、結晶化に伴う歪み又は応力を凹部以外の領域に集中させることができ、凹部において双晶以外の結晶粒界を含まない良質な結晶性半導体膜を作製することが可能となる。
【０１６４】
このようにして、チャネル領域の結晶性を制御し、チャネル領域の結晶性を高めることで、電界効果移動度高く、かつ特性ばらつきの小さい半導体記憶素子及びＴＦＴを作製することが可能となる。
【０１６５】
上述した半導体記憶素子およびＴＦＴを用いて、メモリセルおよび周辺回路を同時に形成することにより、信頼性が高く、高速動作可能な半導体記憶装置を実現することができる。
【図面の簡単な説明】
【図１】本発明の半導体記憶素子の上面図及び断面図。
【図２】従来の半導体記憶素子の上面図及び断面図。
【図３】本発明の結晶化方法を説明する斜視図。
【図４】本発明の結晶化方法を説明する斜視図。
【図５】本発明で結晶化方法を説明する斜視図。
【図６】本発明の結晶化方法を説明する斜視図。
【図７】ＮＯＲ型の不揮発性メモリのブロック回路図。
【図８】本発明の半導体記憶装置の作製工程を説明する上面図及び断面図。
【図９】本発明の半導体記憶装置の作製工程を説明する上面図及び断面図。
【図１０】本発明の半導体記憶装置の作製工程を説明する上面図及び断面図。
【図１１】本発明の半導体記憶装置の作製工程を説明する上面図及び断面図。
【図１２】本発明の半導体記憶装置の作製工程を説明する上面図及び断面図。
【図１３】本発明の半導体記憶装置の作製工程を説明する上面図及び断面図。
【図１４】本発明の半導体記憶装置の作製工程を説明する上面図及び断面図。
【図１５】本発明の半導体記憶装置の作製工程を説明する上面図及び断面図。
【図１６】本発明の半導体記憶装置の作製工程を説明する上面図及び断面図。
【図１７】本発明の半導体記憶装置の作製工程を説明する上面図及び断面図。
【図１８】本発明の半導体記憶装置の作製工程を説明する上面図及び断面図。
【図１９】本発明が適用される半導体記憶素子の断面図。
【図２０】本発明に適用するレーザー照射装置の一態様を示す配置図。
【図２１】本発明における線状に集光されたレーザー光とその走査方向を説明する図。
【図２２】マイクロプロセッサの一例を示す図。
【図２３】半導体記憶装置の一例を示す図。
【図２４】半導体記憶装置の一例を示す図。
【図２５】ストライプ状凹部を設けた下地絶縁膜上に１５０ｎｍの非晶質珪素膜を形成して結晶化したときの表面状態を表す走査電子顕微鏡（ＳＥＭ）写真（セコエッチ後）。
【図２６】凹部に形成された結晶の配向を示すＥＢＳＰマッピングデータ。
【図２７】凹部に形成された結晶の断面透過電子顕微鏡（ＴＥＭ）写真。
【図２８】図２５に示した走査電子顕微鏡（ＳＥＭ）写真の見取り図。
【発明が属する技術分野】
本発明は、半導体記憶素子、特に電荷蓄積層を有する薄膜トランジスタに関する。また、電荷蓄積層を有する薄膜トランジスタ、および薄膜トランジスタを絶縁表面を有する基板上に形成してなる半導体記憶装置に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）やフラッシュメモリは、半導体不揮発性メモリを代表するメモリとして知られている。これらは不揮発性であるから、半導体メモリを代表するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）と異なり、電源を切ってもデータが失われることはない。また、他の不揮発性メモリを代表する磁気ディスクと比較した場合、集積密度、耐衝撃性、消費電力、書き込み／読み出し速度、等の点において優れた特徴を有する。
【０００３】
このように半導体不揮発性メモリは携帯機器に適した特徴を有し、携帯機器への応用開発が進められている。特に、集積密度の高いフラッシュメモリが広く応用されており、また近年、さらに集積度を向上する多値のメモリが製品化され始めた。もちろん、これらは単結晶シリコン基板上の不揮発性メモリである（例えば、非特許文献１参照。）。
【０００４】
【非特許文献１】
舛岡富士雄、外７名，「フラッシュメモリ技術フォーラム２０００」，株式会社サイエンスフォーラム，２０００年７月１８日
【０００５】
一方、携帯電話などの表示部を有する携帯機器の普及を背景に、絶縁表面を有する基板上に表示部とロジック回路部を一体形成したシステムオンパネルの要求が強くなっている。これに伴い、絶縁表面を有する基板上に不揮発性メモリを作製する技術も要求されるようになってきた。
【０００６】
【発明が解決しようとする課題】
不揮発性メモリを絶縁表面を有する基板上に作製する場合、メモリセルアレイを半導体記憶素子で構成し、メモリセルを選択するデコーダ回路、書き込み・読み出し回路等の周辺回路は薄膜トランジスタ（以下、ＴＦＴと記）で構成する形態が考えられる。
【０００７】
なお、本発明において、半導体記憶素子とは、半導体活性層とゲート電極の間に絶縁膜によって囲まれた電荷蓄積層を有する薄膜トランジスタを指し、例えば、浮遊ゲート電極を有する構造、ＭＮＯＳ構造、あるいはＭＯＮＯＳ構造の薄膜トランジスタをその範疇に含む。
【０００８】
このような不揮発性メモリを考えた場合、電荷蓄積層への電荷注入および電荷放出を伴う半導体記憶素子の信頼性の改善、および周辺回路を合わせた動作速度の改善が重要な課題となる。
【０００９】
まず、半導体記憶素子の信頼性に関しては、次のような構造上の問題がある。図２に示すのは、絶縁表面を有する基板上に作製された典型的な半導体記憶素子の構造であり、（Ａ）、（Ｂ）、（Ｃ）はそれぞれ平面図、チャネル長方向断面図、及びチャネル幅方向断面図である。図２において、半導体記憶素子は、絶縁表面を有する基板２０１上に、半導体活性層２０２、第１ゲート絶縁膜２０３、浮遊ゲート電極２０４、第２ゲート絶縁膜２０５、制御ゲート電極２０６が積層された構造となっている。半導体活性層２０２は、チャネル領域２０７と、一導電型の不純物が添加された高濃度不純物領域２０８とからなる。
【００１０】
なお、浮遊ゲート電極２０４は電荷蓄積層の１形態である。また、高濃度不純物領域２０８の一方は、第１ゲート絶縁膜２０３を介して浮遊ゲート電極２０４と一部重なっていてもよい。
【００１１】
半導体記憶素子の信頼性に関して問題となるのは、半導体活性層端部２０９の形状である。図２に示すような半導体活性層形状の場合、制御ゲート電極と活性層間に電位差を与えると、半導体活性層端部の角の部分に電界が集中し、半導体活性層端部２０９における局所的な電荷注入／放出が起こる。その結果、第１ゲート絶縁膜は、半導体活性層端部２０９において集中的に劣化してしまい、信頼性が低くなる。
【００１２】
電界の集中による局所的な第１ゲート絶縁膜の劣化を防ぐには、半導体活性層端部２０９のような電界の集中する領域を有さない半導体記憶素子の構造を実現することが効果的である。
【００１３】
次に、メモリの動作速度に関しては、絶縁表面を有する基板上に高特性のＴＦＴおよび半導体記憶素子を作製することが重要となる。
【００１４】
絶縁表面を有する基板上にＴＦＴを形成する技術は、主に半導体表示装置（代表的には、液晶表示装置、ＥＬ表示装置）の研究開発を通して大幅に進歩してきた。例えば、多結晶シリコン膜を用いたＴＦＴは、非晶質シリコン膜を用いたＴＦＴよりも電界効果移動度（モビリティともいう）が高く、従来、基板外の駆動回路で行っていた表示部の制御を、画素と同一の基板上に形成した駆動回路で行うことが可能となった。
【００１５】
今後システムオンパネルを視野に入れた場合には、さらなる高速動作を実現する必要があり、より高特性のＴＦＴが要求されている。
【００１６】
近年、絶縁表面を有する基板上にＴＦＴを形成する注目される技術の一つに、レーザー光の照射による結晶性半導体膜の作製方法がある。レーザー発振装置としては、通常、エキシマレーザーに代表される気体レーザーや、ＹＡＧレーザーに代表される固体レーザーが用いられる。特に、特開２００１−１４４０２７号公報において、Ｎｄ：ＹＶＯ４レーザーなど固体レーザー発振装置を用いて、その第２高調波であるレーザー光を非晶質半導体膜に照射して、従来に比べ結晶粒径の大きい結晶性半導体膜を形成し、ＴＦＴを作製する技術が開示されている。
【００１７】
しかしながら、平坦な表面上に形成された非晶質半導体膜にレーザー光を照射して結晶化させると結晶は多結晶となり、結晶欠陥が含まれる結晶粒界の位置を制御することができなかった。また、結晶化に伴って起こる半導体膜の体積収縮や下地との熱応力や格子不整合などによる歪みやクラックが発生するが、この位置を制御することができなかった。
【００１８】
その結果、ＴＦＴのチャネル領域の結晶性を制御することができず、結局はチャネル領域に含まれる結晶粒界や結晶欠陥によって個々の素子特性がばらつく要因となっていた。
【００１９】
つまり、レーザー光の照射によって結晶性半導体膜を作製する場合には、結晶粒界の位置を制御しＴＦＴのチャネル領域の結晶性を制御することが重要な課題となる。
【００２０】
また、メモリの高速動作を実現する場合には、ＴＦＴ特性だけでなく、同時に半導体記憶素子特性を改善することも重要である。つまり、ＴＦＴ特性の改善により、周辺回路の動作速度が向上し、また、半導体記憶素子特性の改善により半導体記憶素子の駆動能力があがり、読み出し速度が向上する。
【００２１】
本発明は上記問題点を鑑みてなされたものであり、チャネル領域において活性層端部での電界集中が起こらない構造の半導体記憶素子を実現し、かつ、結晶粒界や結晶欠陥、クラックの位置を制御することで、チャネル領域には双晶以外の結晶粒界を含まず、電界効果移動度が高く、ばらつきが小さいＴＦＴおよび半導体記憶素子を実現することで、信頼性の高い不揮発性メモリを有する動作の高速な半導体記憶装置を提供することを目的とする。
【００２２】
【課題を解決するための手段】
上記問題点を解決するために、本発明の半導体記憶素子は、絶縁表面を有する基板上に直線状凹部が設けられた絶縁膜を形成し、該絶縁膜上に非晶質半導体膜あるいは多結晶半導体膜を形成し、絶縁膜の凹部に半導体膜を溶融して流し込み結晶化させた結晶性半導体膜を形成し、少なくともチャネル領域を形成する部位において結晶性半導体膜の厚みが凹部の深さ以下となるように結晶性半導体膜の表面をエッチング除去し、該結晶性半導体膜の上面部に接する第１ゲート絶縁膜、浮遊ゲート電極、第２ゲート絶縁膜、制御ゲート電極を形成することを特徴とするものである。
【００２３】
また、本発明の半導体記憶装置は、半導体記憶素子をマトリクス状に配置してなるメモリセルアレイを有し、該メモリセルアレイは、絶縁表面を有する基板上に複数の直線状凹部をストライプ状に配置したストライプ状凹部が設けられた絶縁膜を形成し、該絶縁膜上に非晶質半導体膜あるいは多結晶半導体膜を形成し、絶縁膜の凹部に半導体膜を溶融して流し込み結晶化させた結晶性半導体膜を形成し、少なくともチャネル領域を形成する部位において結晶性半導体膜の厚みが凹部の深さ以下となるように結晶性半導体膜の表面をエッチング除去し、半導体記憶素子の配置に合わせて結晶性半導体膜の不要な領域をエッチング除去し、該結晶性半導体膜の上面部に接する第１ゲート絶縁膜、浮遊ゲート電極、第２ゲート絶縁膜、制御ゲート電極を形成することを特徴とするものである。
【００２４】
また、本発明の他の構成の半導体記憶装置は、半導体記憶素子をマトリクス状に配置してなるメモリセルアレイを有し、該メモリセルアレイは、絶縁表面を有する基板上に複数の直線状凹部をストライプ状に配置したストライプ状凹部と該ストライプ状凹部間を接続するストライプ間凹部とが設けられた絶縁膜を形成し、該絶縁膜上に非晶質半導体膜あるいは多結晶半導体膜を形成し、絶縁膜の凹部に半導体膜を溶融して流し込み結晶化させた結晶性半導体膜を形成し、少なくともチャネル領域を形成する部位において結晶性半導体膜の厚みが凹部の深さ以下となるように結晶性半導体膜の表面をエッチング除去し、半導体記憶素子の配置および半導体記憶素子間の接続に合わせて結晶性半導体膜の不要な領域をエッチング除去し、該結晶性半導体膜の上面部に接する第１ゲート絶縁膜、浮遊ゲート電極、第２ゲート絶縁膜、制御ゲート電極を形成することを特徴とするものである。なお、本構成において、半導体記憶素子を接続する半導体膜配線は、ストライプ間凹部に形成された結晶性半導体膜によって形成される。
【００２５】
また、本発明の他の構成の半導体記憶装置は、半導体記憶素子をマトリクス状に配置してなるメモリセルアレイを有し、該メモリセルアレイは、絶縁表面を有する基板上に複数の直線状凹部をストライプ状に配置したストライプ状凹部が設けられた絶縁膜を形成し、該絶縁膜上に非晶質半導体膜あるいは多結晶半導体膜を形成し、絶縁膜の凹部に半導体膜を溶融して流し込み結晶化させた結晶性半導体膜を形成し、半導体記憶素子を接続する半導体膜配線となる領域をフォトレジストでマスクした状態で、少なくともチャネル領域を形成する部位において結晶性半導体膜の厚みが凹部の深さ以下となるように結晶性半導体膜の表面をエッチング除去し、半導体記憶素子の配置および半導体記憶素子を接続する半導体膜配線の配置に合わせて結晶性半導体膜の不要な領域をエッチング除去し、該結晶性半導体膜の上面部に接する第１ゲート絶縁膜、浮遊ゲート電極、第２ゲート絶縁膜、制御ゲート電極を形成することを特徴とするものである。なお、本構成において、半導体記憶素子を接続する半導体膜配線は、結晶性半導体膜の表面をエッチングされず、ストライプ状凹部間を乗り越えて繋がっている結晶性半導体膜によって形成される。
【００２６】
なお、半導体記憶装置とは、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）やフラッシュメモリといった不揮発性メモリ、および、そのような不揮発性メモリを半導体記憶部として有する半導体装置全般を指す。例えば、不揮発性メモリを半導体記憶部として有するマイクロプロセッサ、半導体表示装置（代表的には液晶表示装置およびＥＬ表示装置）、およびこれらを搭載した装置をその範疇に含む。
【００２７】
なお、本発明でいう非晶質半導体膜とは、狭義の意味で完全な非晶質構造を有するものだけではなく、微細な結晶粒子が含まれた状態、又はいわゆる微結晶半導体膜、局所的に結晶構造を含む半導体膜を含む。代表的には非晶質シリコン膜が適用され、その他に非晶質シリコンゲルマニウム膜、非晶質シリコンカーバイト膜などを適用することもできる。また、多結晶半導体膜は、これら非晶質半導体膜を公知の方法で結晶化させたものである。
【００２８】
図１に示すのは、上述した本発明の半導体記憶装置を構成する半導体記憶素子の典型的な構造であり、（１）、（２）、（３）はそれぞれ平面図、チャネル長方向断面図、及びチャネル幅方向断面図である。図１において、半導体記憶素子は、絶縁表面を有する基板１０１上に、絶縁膜１０９、１１０によって設けられた直線状凹部に形成された結晶性半導体活性層１０２、第１ゲート絶縁膜１０３、浮遊ゲート電極１０４、第２ゲート絶縁膜１０５、制御ゲート電極１０６が積層された構造となっている。結晶性半導体活性層１０２は、チャネル領域１０７と、一導電型の不純物が添加された高濃度不純物領域１０８とからなる。
【００２９】
なお、高濃度不純物領域１０８の一方は、第１ゲート絶縁膜１０３を介して浮遊ゲート電極１０４と一部重なっていてもよい。
【００３０】
本発明の半導体記憶素子は、少なくともチャネル領域を形成する部位において結晶性半導体膜の厚みが凹部の深さ以下となるように結晶性半導体膜の表面をエッチング除去する工程によって、チャネル領域を形成する結晶性半導体膜の側面が、凹部側壁によって完全に覆われていることを特徴とする。
【００３１】
図１に示すように、結晶性半導体活性層の厚さは、絶縁膜１０９、１１０の厚さよりも小さくてもよいし、結晶性半導体活性層の厚さは、絶縁膜１０９、１１０の厚さと同じであっても良い。
【００３２】
上記半導体記憶素子の断面構造は、半導体活性層と第１ゲート絶縁膜との界面に角部はなく平面であるから、半導体活性層端部において電界が集中し、局所的に電荷注入／放出が起こるといったことがなくなる。その結果、第１ゲート絶縁膜の局所的な劣化を防ぐことができ、高い信頼性を実現することが可能となる。
【００３３】
なお、上述の半導体記憶装置は、メモリセルを形成する基板上に、メモリセルを選択するデコーダ回路、書き込み・読み出し回路等の周辺回路や、他の半導体集積回路を有していてもよい。その場合、メモリの高速動作を実現するために、周辺回路や他の半導体集積回路を構成するＴＦＴを、上述した方法で形成した結晶性半導体膜を用いて作製することが好ましい。
【００３４】
結晶性半導体膜の形成方法についてさらに説明する。
【００３５】
上述した直線状凹部あるいはストライプ状凹部はチャネル長方向に延在して設けられている。凹部の幅（チャネル形成領域とする場合におけるチャネル幅）が０．０１μｍ以上２μｍ以下、好ましくは０．１〜１μｍで形成し、その深さは、０．０１μｍ以上３μｍ以下、好ましくは０．１μｍ以上２μｍ以下で形成する。
【００３６】
結晶性半導体膜を溶融して結晶化させる手段としては、気体レーザー発振装置、固体レーザー発振装置を光源とするパルス発振又は連続発振レーザー光を適用する。照射するレーザー光は光学系にて線状に集光されたものであり、その強度分布が長手方向において均一な領域を有し、短手方向に分布を持っていても良く、光源として用いるレーザー発振装置は、矩形ビーム固体レーザー発振装置が適用され、特に好ましくは、スラブレーザー発振装置が適用される。
【００３７】
線状に集光され長手方向に拡張されたレーザー光又は強光を非晶質半導体膜あるいは多結晶半導体膜に照射し、且つレーザー光の照射位置と半導体膜が形成された基板とを相対的に動かして、レーザー光が一部又は全面を走査することにより半導体膜を溶融させ、その状態を経て結晶化又は再結晶化を行う。レーザー光の走査方向は、絶縁膜に形成された直線状凹部と平行な方向又はトランジスタのチャネル長方向に沿って行う。これによりレーザー光の走査方向に沿って結晶が成長し、結晶粒界がチャネル長方向と交差することを防ぐことができる。
【００３８】
凹部の深さを半導体膜の厚さと同程度かそれ以上とすることにより、レーザー光又は強光の照射により溶融した半導体が表面張力により凹部に凝集して固化する。この時、凹部の底端部から結晶成長させることにより、結晶化に伴い発生する歪みは凹部以外の領域に集中する。一方、凹部に充填されるように形成した結晶性半導体膜は歪みから開放することができる。そして、結晶粒界、結晶欠陥を含む凹部周辺に残存する結晶性半導体膜はエッチングにより除去してしまう。
【００３９】
上記の如く作製される半導体記憶素子には、絶縁表面上に設けられた直線状凹部において、双晶以外の結晶粒界を含まない結晶性半導体膜が備えられている。
【００４０】
上記本発明によって、半導体記憶素子及びＴＦＴにおいて、そのチャネル形成領域の場所を指定して、双晶以外の結晶粒界を含まない結晶性半導体膜を形成することが可能となる。つまり、ＴＦＴのチャネル領域の結晶性を制御し、チャネル領域の結晶性を高めることで、電界効果移動度高く、かつ特性ばらつきの小さい半導体記憶素子及びＴＦＴを作製することが可能となる。その結果、ＴＦＴ特性の改善による周辺回路の高速化と、半導体記憶素子特性の改善による読み出し速度の高速化によって、高速動作を実現した半導体記憶装置を実現することができる。
【００４１】
【発明の実施の形態】
（実施形態１）
本発明の半導体記憶装置の実施形態として、不揮発性メモリの回路構成と動作方法について説明する。
【００４２】
本発明は、半導体記憶素子の構造や半導体活性層、および周辺回路を構成するＴＦＴの構造や半導体活性層に特徴があり、メモリセルの回路構成や動作方法は公知の技術を用いればよい。本実施の形態では、典型的な不揮発性メモリとして、ＮＯＲ型フラッシュメモリの回路構成と動作方法について簡単に説明する。
【００４３】
図７に、ｍ×ｎビットの記憶容量を有するＮＯＲ型フラッシュメモリのブロック回路図を示す。図７に示したＮＯＲ型フラッシュメモリは、複数のメモリセル（１、１）〜（ｎ、ｍ）が縦ｍ個×横ｎ個のマトリクス状に配置されたメモリセルアレイ７０１と、Ｘアドレスデコーダ７０３、Ｙアドレスデコーダ７０２、Ｙセレクタ７０４、書き込み・読み出し回路７０５といった周辺回路によって構成されている。他の周辺回路として、昇圧回路、アドレスバッファ回路等が設けられてもよい。
【００４４】
各メモリセル（代表として、メモリセル（ｉ、ｊ）を考える。ここで、ｉは１以上ｎ以下の整数、ｊは１以上ｍ以下の整数）は、ｎチャネル型の半導体記憶素子によって構成される。そして、半導体記憶素子のドレイン電極と制御ゲート電極は、ビット線ＢＬ（ｉ）とワード線ＷＬ（ｊ）にそれぞれ接続されている。また、ビット線ＢＬ（１）〜ＢＬ（ｎ）はＹアドレスデコーダ７０２に、ワード線ＷＬ（１）〜ＷＬ（ｍ）はＸアドレスデコーダ７０３にそれぞれ接続されている。また、全ての半導体記憶素子のソース電極は共通のソース線に接続されており、ソース線電位Ｖｓが与えられている。
【００４５】
データの書き込みと読み出しは、Ｘアドレスデコーダ７０３およびＹアドレスデコーダ７０２によって選択されたメモリセルにおいて行われる。メモリセル（１、１）を例にとって、ホットエレクトロンによる書き込み動作、読み出し動作ついて説明する。
【００４６】
まず、半導体記憶素子にデータを書き込む場合は、ソース線をＧＮＤに落し、ビット線ＢＬ（１）およびワード線ＷＬ（１）に、それぞれ正の高電圧（例えば１６Ｖ）を印加する。このような条件下では、半導体記憶素子のドレイン近傍での高電界により、インパクトイオン化が起こる。さらにゲート方向にも高電界が生じるために、発生したホットエレクトロンは浮遊ゲート電極に注入され、書き込みが行われる。半導体記憶素子のしきい値電圧は、浮遊ゲート電極に蓄積された電荷量に応じて変化する。
【００４７】
半導体記憶素子に格納されたデータを読み出す場合は、ソース線をＧＮＤに落し、ワード線ＷＬ（１）に所定の電圧を印加する。所定の電圧は、半導体記憶素子の浮遊ゲート電極に電荷が蓄積された状態のしきい値電圧と蓄積されない状態のしきい値電圧との間に設定すればよい。その結果、浮遊ゲート電極に電荷が蓄積されている半導体記憶素子がオフ状態に、蓄積されていない半導体記憶素子はオン状態となることを利用して、メモリセル（１、１）に記憶されているデータをビット線ＢＬ（１）から読み出す。
【００４８】
例えば、半導体記憶素子の２状態のしきい値電圧がそれぞれ２Ｖ以下、および４Ｖ以上である場合には、所定の電圧として３Ｖを用いることができる。
【００４９】
データの消去は、選択された複数のメモリセルに対して同時に行われる。例えば、第１列目のメモリセル（１，１）〜（ｍ，１）を消去する場合、ソース線およびワード線ＷＬ（１）をＧＮＤに落し、ビット線ＢＬ（１）に正の高電圧（例えば２０Ｖ）を印加する。この時、半導体記憶素子のゲート・ドレイン間に高い電位差が生じるため、浮遊ゲート電極に蓄積されている電子がトンネル電流によってドレイン領域へ放出され、消去が行われる。このように、半導体記憶素子のドレイン領域から電荷を引き抜く場合には、ドレイン側の高濃度不純物領域と浮遊ゲート電極とが第１ゲート絶縁膜を介して一部重なっていることが好ましい。
【００５０】
なお、書き込み、読み出しおよび消去時において選択されていない信号線ＢＬ（２）〜ＢＬ（ｎ）、ＷＬ（２）〜ＷＬ（ｍ）の電位は全て０Ｖとすればよい。また、上述した動作電圧の値は一例であって、その値に限られるわけではない。
【００５１】
なお、本実施形態では、１つの半導体記憶素子に２値（１ビット）の情報を格納する場合を説明したが、１つの半導体記憶素子に３値以上の情報を格納する多値の不揮発性メモリであっても構わない。また、本発明は、ＮＯＲ型のフラッシュメモリに限られず、ＮＡＮＤ型フラッシュメモリやＡＮＤ型フラッシュメモリについても同様に適用することができる。この他、１つの半導体記憶素子と１つの選択用のＴＦＴでもってメモリセルを構成するタイプの不揮発性メモリであってもよいし、選択用のＴＦＴと半導体記憶素子との役割を合わせ持つスプリットゲート構造の半導体記憶素子でもってメモリセルを構成するタイプの不揮発性メモリであっても構わない。
【００５２】
（実施形態２）
本発明における結晶性半導体膜の形成方法について説明する。説明には、図３〜図６を用いる。図３に示す斜視図には、基板３０１上に第１絶縁膜３０２と第２絶縁膜３０３〜３０６が形成されており、絶縁膜によってストライプ状凹部が設けられた形態が示されている。なお、図３では直線状凹部が３本示されているが、勿論その数に限定されることはない。
【００５３】
基板は市販の無アルカリガラス基板、石英基板、サファイア基板、単結晶又は多結晶半導体基板の表面を絶縁膜で被覆した基板、金属基板の表面を絶縁膜で被覆した基板を適用することができる。
【００５４】
なお、サブミクロンのデザインルールでストライプ状凹部を形成するには、基板表面の凹凸、基板のうねり又はねじれを露光装置（特にステッパ）の焦点深度以下にしておく必要があることから、１回の露光領域内における基板表面の凹凸、基板のうねり又はねじれが１μｍ以下、好ましくは０．５μｍ以下とすることが望ましい。
【００５５】
第２絶縁膜３０３〜３０６の幅Ｗ２は０．１〜１０μｍ（好ましくは０．５〜１μｍ）、隣接する第２絶縁膜の間隔Ｗ１は０．０１〜２μｍ（好ましくは０．１〜１μｍ）であり、第２絶縁膜の厚さｄ１は０．０１〜３μｍ（好ましくは０．１〜２μｍ）である。また、ストライプパターンは規則的な周期である必要はなく、島状の半導体膜の幅に合わせて所定の間隔で配置させても良い。直線状凹部の長さも限定はなく、例えばＴＦＴのチャネル領域を形成することができる程度の長さがあれば良い。
【００５６】
第１絶縁膜は、窒化珪素、窒素含有量が酸素含有量よりも大きな酸窒化珪素、窒化アルミニウム、又は酸窒化アルミニウムから選ばれた材料で、３０〜３００ｎｍの厚さで形成する。また、所定の形状で凹部が形成された第２絶縁膜は、酸化珪素又は酸窒化珪素で厚さｄ１が１０〜３０００ｎｍ、好ましくは１００〜２０００ｎｍとなるように形成する。酸化珪素はオルトケイ酸テトラエチル（ＴｅｔｒａｅｔｈｙｌＯｒｔｈｏ Ｓｉｌｉｃａｔｅ：ＴＥＯＳ）とＯ２とを混合しプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法で形成することができる。窒酸化珪素膜はＳｉＨ４、ＮＨ３、Ｎ２Ｏ又は、ＳｉＨ４、Ｎ２Ｏを原料として用いプラズマＣＶＤ法で形成することができる。
【００５７】
図３で示すように、直線状のストライプパターンを二層の絶縁膜で形成する場合には、エッチング加工において第１絶縁膜と第２絶縁膜との間に選択比をもたせる必要がある。実際には、第１絶縁膜よりも第２絶縁膜のエッチング速度が相対的に早くなるように材料及び成膜条件を適宜調整することが望ましい。エッチングの方法としては、緩衝フッ酸を用いたエッチング、又はＣＨＦ３を用いたドライエッチングにより行う。このとき、第２絶縁膜で形成される凹部の側面部の角度は５〜１２０度、好ましくは８０〜１００度の範囲で適宜設定すれば良い。
【００５８】
なお、ここでは結晶性半導体膜を形成する下地の凹凸形状は、第１絶縁膜と第２絶縁膜で形成する一例を示したが、ここで示す形態に限定されず同様な形状を有するものであれば代替することができる。例えば、石英基板の表面をエッチング処理して直接凹部を形成し、凹凸形状を設けても良い。
【００５９】
図４で示すように、半導体膜４０１は珪素、珪素とゲルマニウムの化合物又は合金、珪素と炭素の化合物又は合金を用いて、０．０１〜３μｍ（好ましくは０．１〜１μｍ）の厚さに形成する。即ち、半導体膜４０１の厚さｄ２は第２絶縁膜で形成される凹部の深さと同程度もしくはそれ以上とすることが望ましい。半導体膜４０１はプラズマＣＶＤ法、スパッタリング法、減圧ＣＶＤ法で形成される非晶質半導体膜又は多結晶半導体膜、或いは、固相成長により形成された多結晶半導体膜などが適用される。半導体膜４０１は図示するように、下地の第１絶縁膜と第２絶縁膜とで形成される凹凸構造を覆うように形成する。また、第１絶縁膜及び第２絶縁膜の表面に付着した硼素などの化学汚染の影響を排除し、しかもその絶縁表面と非晶質半導体膜が直接に接しないように、非晶質半導体膜の下層側に第３絶縁膜として酸窒化珪素膜を同一の成膜装置内で大気に触れさせることなく連続的に成膜すると良い。
【００６０】
そして、この半導体膜４０１を瞬間的に溶融させ結晶化させる。この結晶化はレーザー光又はランプ光源からの放射光を光学系にて半導体膜が溶融する程度のエネルギー密度に集光して照射する。この工程においては、特に連続発振レーザー発振装置を光源とするレーザー光を適用することが好ましい。適用されるレーザー光は光学系にて線状に集光及び長手方向に拡張されたものであり、その強度分布が長手方向において均一な領域を有し、短手方向に分布を持たせておくことが望ましい。
【００６１】
レーザー発振装置は、矩形ビーム固体レーザー発振装置が適用され、特に好ましくは、スラブレーザー発振装置が適用される。スラブ材料としては、Ｎｄ：ＹＡＧ、Ｎｄ：ＧＧＧ（ガドリニウム・ガリウム・ガーネット）、Ｎｄ：ＧｓＧＧ（ガドリニウム・スカンジウム・ガリウム・ガーネット）などの結晶が使用される。スラブレーザーでは、この板状のレーザー媒質の中を、全反射を繰り返しながらジグザグ光路で進む。或いは、Ｎｄ、Ｔｍ、Ｈｏをドープしたロッドを用いた固体レーザー発振装置であり、特にＹＡＧ、ＹＶＯ４、ＹＬＦ、ＹＡｌＯ３などの結晶にＮｄ、Ｔｍ、Ｈｏをドープした結晶を使った固体レーザー発振装置にスラブ構造増幅器を組み合わせたものでも良い。
【００６２】
また、連続発振レーザー光の波長は、半導体膜の光吸収係数を考慮して４００〜７００ｎｍであることが望ましい。このような波長帯の光は、波長変換素子を用いて基本波の第２高調波、第３高調波を取り出すことで得られる。波長変換素子としてはＡＤＰ（リン酸二水素化アンモニウム）、Ｂａ２ＮａＮｂ５Ｏ１５（ニオブ酸バリウムナトリウム）、ＣｄＳｅ（セレンカドミウム）、ＫＤＰ（リン酸二水素カリウム）、ＬｉＮｂＯ３（ニオブ酸リチウム）、Ｓｅ、Ｔｅ、ＬＢＯ、ＢＢＯ、ＫＢ５などが適用される。特にＬＢＯを用いることが望ましい。代表的な一例は、Ｎｄ：ＹＶＯ４レーザー発振装置（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）を用いる。また、レーザーの発振モードはＴＥＭ００モードであるシングルモードを適用する。
【００６３】
また、レーザー光に準ずる強光を照射しても良い。例えば、ハロゲンランプ、キセノンランプ、高圧水銀灯、メタルハライドランプ、エキシマランプから放射される光を反射鏡やレンズなどにより集光したエネルギー密度の高い光であっても良い。
【００６４】
最も適した材料として選ばれる珪素の場合、吸収係数が１０３〜１０４ｃｍ−１である領域はほぼ可視光域にある。ガラスなど可視光透過率の高い基板と、珪素により３０〜２００ｎｍの厚さをもって形成される非晶質半導体膜を結晶化する場合、波長４００〜７００ｎｍの可視光域の光を照射することで、当該半導体膜を選択的に加熱して、下地絶縁膜にダメージを与えずに結晶化を行うことができる。具体的には、非晶質珪素膜に対し、波長５３２ｎｍの光の侵入長は概略１００ｎｍ〜１０００ｎｍであり、膜厚３０ｎｍ〜２００ｎｍで形成される非晶質半導体膜の内部まで十分達することができる。即ち、半導体膜の内側から加熱することが可能であり、レーザー光の照射領域における半導体膜のほぼ全体を均一に加熱することができる。
【００６５】
レーザー光は直線状の凹部方向と平行な方向に走査し、溶融した半導体は表面張力が働いて凹部に流れ込み凝固する。凝固した状態では図５で示すように表面がほぼ平坦になる。その結果、凹部上で厚さｄ３が第２絶縁膜上で厚さｄ４より大きい結晶性半導体膜５０１が形成される。こうして形成された結晶性半導体膜５０１は、結晶の成長端や結晶粒界は第２絶縁膜上に形成され、凹部領域では双晶以外の結晶粒界が含まれないという特徴を有している。
【００６６】
その後、好ましくは５００〜６００℃の加熱処理を行い、結晶性半導体膜に蓄積された歪みを除去すると良い。この歪みは、結晶化によって起こる半導体の体積収縮、下地との熱応力や格子不整合などにより発生するものである。この加熱処理は、通常の熱処理装置を用いて行えば良いが、例えばガス加熱方式の瞬間熱アニール（ＲＴＡ）法を用いて１〜１０分の処理を行えば良い。なお、この工程は本発明において必須な要件ではなく、適宜選択して行えば良いものである。
【００６７】
その後図６で示すように、結晶性半導体膜５０１の表面をエッチングして凹部に埋め込まれている結晶性半導体膜６０１、６０２、６０３を選択的に抽出する。第２絶縁膜上に形成された結晶の成長端や結晶粒界を含む領域をエッチング除去することにより良質な半導体領域のみ残すことができる。またこの時、結晶性半導体膜６０１、６０２、６０３の側面は完全に凹部側壁に覆われるようにする。つまり、結晶性半導体膜６０１、６０２、６０３の厚さｄ５を第２絶縁膜の厚さｄ１と同じかそれ以下となるようにする。
【００６８】
なお、このような結晶性半導体膜を得るためには、第２絶縁膜の厚さ（凹部の深さ）ｄ１が半導体膜４０１の厚さｄ２とほぼ等しいかそれより大きい形態が最も適している。第２絶縁膜の厚さ（凹部の深さ）ｄ１が半導体膜４０１の厚さｄ２より小さい場合には、凹部が浅いので結晶性半導体膜５０１の表面が十分平坦化されることはない。なお、第２絶縁膜の厚さ（凹部の深さ）ｄ１が半導体膜４０１の厚さｄ２よりも十分大きい場合には、結晶性半導体膜５０１が凹部に流れ込み、第２絶縁膜２０３上には殆ど残存しないようにすることも可能である。また、凹部の幅Ｗ２が１μｍよりも大きい場合には、第２絶縁膜上に結晶粒界が形成されるだけでなく、凹部の中央付近にも結晶粒界が発生しやすくなる傾向が見られる。これは、間隔が広がることで応力緩和の効果が低減するためであると推定している。
【００６９】
図２５で示す走査電子顕微鏡（ＳＥＭ）写真はその一例を示し、１７０ｎｍの段差を設け、０．５μｍの凹部の幅と間隔を設けた下地絶縁膜上に１５０ｎｍの非晶質珪素膜を形成して結晶化した結果を示している。結晶性半導体膜の表面は結晶粒界を顕在化させるためにセコ液（ＨＦ：Ｈ２Ｏ＝２：１に添加剤としてＫ２Ｃｒ２Ｏ７を用いて調合した薬液）でエッチングしてある。
【００７０】
図２８には、図２５で示すＳＥＭ写真の見取り図が描かれている。図２８において、斜線部２８０２は、図３に示す第２絶縁膜がある領域であり、斜線部２８０２に挟まれた領域２８０３は、凹部領域である。また、太線２８０１はクラックあるいは結晶粒界を表している。図２８および図２５から明らかなように、結晶粒界は、第２絶縁膜上に集中しており、凹部領域には顕著な粒界は見られないことが分かる。
【００７１】
なお、図２８および図２５において、レーザ光の走査方向は図面下から上方向である。また、斜線部２８０２の下側端部では、第２絶縁膜が露出している。これは、レーザ光照射による結晶化工程において、融解した珪素膜がレーザ光の走査方向に移動し固化したためと推測される。
【００７２】
図２６は凹部に形成される結晶性半導体膜の配向性を反射電子回折パターン（ＥＢＳＰ：Ｅｌｅｃｔｒｏｎ Ｂａｃｋｓｃａｔｔｅｒ ｄｉｆｆｒａｃｔｉｏｎ Ｐａｔｔｅｒｎ）により求めた結果を示している。ＥＢＳＰは走査型電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）に専用の検出器を設け、電子ビームを結晶面に照射してその菊池線からの結晶方位同定をコンピューターで画像認識させることによって、そのミクロな結晶性を表面配向のみならず、結晶の全方向に関して測定するものである（以下、この手法を便宜上ＥＢＳＰ法と呼ぶ）。
【００７３】
図２６のデータは、凹部においては線状に集光されたレーザー光の走査方向と平行な方向に結晶が成長していることを示している。成長の面方位は、同一の直線状凹部においてほぼ均一に揃っていることが確認される。
【００７４】
また、図２７には、１７０ｎｍの段差を設け、０．５μｍの凹部の幅と間隔を設けた下地絶縁膜上に１５０ｎｍの非晶質珪素膜を形成して結晶化した結果の断面透過電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）写真を示す。
【００７５】
図２７に示した写真では、写真中央縦方向にストライプパタンの断面が存在する。ストライプパタンの断面において、暗灰色の領域が第２絶縁膜であり、第２絶縁膜間に形成される凹部と第２絶縁膜上の薄い領域に、結晶性珪素膜が形成されている。第２絶縁膜上の結晶性珪素膜には、黒い領域が見られ、結晶粒界が第２絶縁膜上に集中していることがわかる。凹部に形成された結晶性珪素膜に見られる線状の境界は双晶であり、凹部の結晶性半導体膜には双晶以外の結晶粒界が含まれていないことがわかる。
【００７６】
上述した方法により、凹部に双晶以外の結晶粒界を含まない、結晶方位がほぼ均一に揃った結晶性半導体膜を残存させることができる。そして、半導体記憶素子の配置に合わせて、凹部の良質な結晶性半導体膜がチャネル領域となるように活性層を切り出し、第１ゲート絶縁膜及び浮遊ゲート電極を形成する。このような各段階を経て本発明の半導体記憶素子を形成することにより、特性ばらつきが小さく、電流駆動能力の高い半導体記憶素子を実現することが可能となる。
【００７７】
同時に、結晶性半導体膜の側面を完全に凹部側壁に覆われるようにすることにより、浮遊ゲート電極への電荷の注入および放出時の活性層端での電界集中のない構造とすることができ、信頼性の高い半導体記憶素子を実現することができる。
【００７８】
さらに、上述した方法により、ＴＦＴの配置に合わせて、凹部の良質な結晶性半導体膜がチャネル領域となるように活性層を切り出し、ゲート絶縁膜及びゲート電極を形成することで、特性ばらつきが小さく、電流駆動能力の高いＴＦＴを実現することが可能となる。上述した半導体記憶素子およびＴＦＴを用いて、メモリセルおよび周辺回路を同時に形成することにより、信頼性が高く、高速動作可能な半導体記憶装置を実現することができる。
【００７９】
（実施形態３）
次に、凹部を有する下地絶縁膜上に結晶性珪素膜を形成し、その凹部に充填された充填領域にチャネル形成領域が配設される半導体記憶素子およびＴＦＴを作製する一形態を図面を用いて説明する。なお、本実施形態の係る各図面において、（１）は上面図、（２）〜（５）はそれに対応する各部位の縦断面図を示す。
【００８０】
本実施の形態では、メモリセルアレイと周辺回路とを同時に作製する形態を示し、図面の右側には半導体記憶素子がマトリクス状に配置されたＮＯＲ型メモリセルアレイの一部を、左側には、周辺回路を代表して、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴにより構成されるインバータを、作製する形態を説明する。
【００８１】
図８には、ガラス基板８０１上に第１絶縁膜８０２および第２絶縁膜８０３が形成され、絶縁表面上にストライプ状凹部が形成された形態が示されている。図８に示した形態は、実施形態２において説明した方法によって作製することができる。本実施形態では、第１絶縁膜８０２を３０〜３００ｎｍの酸窒化アルミニウムで形成する。第２絶縁膜８０３はプラズマＣＶＤ法でＴＥＯＳとＯ２とを混合し、反応圧力４０Ｐａ、基板温度４００℃とし、高周波（１３．５６ＭＨｚ）電力密度０．６Ｗ／ｃｍ２で放電させ１０〜３０００ｎｍ、好ましくは１００〜２０００ｎｍの厚さに酸化珪素膜を堆積し、その後エッチングにより凹部を形成する。凹部の幅は、特にチャネル形成領域が配置される場所において、０．０１〜２μｍ、好ましくは０．１〜１μｍで形成する。
【００８２】
その後、図９で示すように第１絶縁膜８０２及び第２絶縁膜８０３上に酸化膜又は酸窒化珪素膜から成る第３絶縁膜９０１と非晶質珪素膜を同一のプラズマＣＶＤ装置を用い大気に触れさせることなく連続的に成膜する。非晶質珪素膜は珪素を主成分に含む半導体膜で形成し、プラズマＣＶＤ法でＳｉＨ４を原料気体として用い形成する。非晶質珪素膜は下地の段差形状を反映した平坦でない表面形状が形成される。
【００８３】
結晶化は連続発振レーザー光を照射して行う。図９はその結晶化後の状態を示している。結晶化の条件は連続発振モードのＹＶＯ４レーザー発振器を用い、その第２高調波（波長５３２ｎｍ）の出力５〜１０Ｗを、光学系にて短手方向に対する長手方向の比が１０以上である線状レーザー光に集光し、且つ長手方向に均一なエネルギー密度分布を有するように集光し、１０〜２００ｃｍ／ｓｅｃの速度で走査して結晶化させる。均一なエネルギー密度分布とは、完全に一定であるもの以外を排除することではなく、エネルギー密度分布において許容される範囲は±１０％である。
【００８４】
線状に集光されたレーザー光の走査方向と凹部の配置との関係は図２１に示されている。線状に集光されたレーザー光２１６０の強度分布はその強度分布が長手方向において均一な領域を有していることが望ましい。これは加熱される半導体の温度が照射領域の温度を一定にすることが目的である。線状に集光されたレーザー光の長手方向（走査方向と交差する方向）に温度分布が生じると、結晶の成長方向をレーザー光の走査方向に限定することができなくなるためである。直線状のストライプパターンは図示のように線状に集光されたレーザー光２１６０の走査方向と合わせて配列させておくことで、結晶の成長方向と、全てのトランジスタのチャネル長方向とを合わせることができる。これによりトランジスタの素子間の特性ばらつきを小さくすることができる。
【００８５】
また、線状に集光されたレーザー光による結晶化は、１回の走査（即ち、一方向）のみで完了させても良いし、より結晶性を高めるためには往復走査しても良い。さらに、レーザー光による結晶化した後、フッ酸などによる酸化物除去、或いは、アンモニア過酸化水素水処理などアルカリ溶液により珪素膜の表面を処理し、エッチング速度の速い品質の悪い部分を選択的に除去して、再度同様の結晶化処理を行っても良い。このようにして、結晶性を高めることができる。
【００８６】
この条件でレーザー光を照射することにより、非晶質珪素膜は瞬間的に溶融し結晶化させる。実質的には溶融帯が移動しながら結晶化が進行する。溶融した珪素は表面張力が働いて凹部に凝集し固化する。これにより、図９に示すように凹部を充填する形態で表面が平坦な結晶性珪素膜９０２が形成される。
【００８７】
その後図１０に示すように、ソース・ドレイン領域となる領域および結晶性珪素膜を用いた配線となる領域をフォトレジストでマスクした状態で、結晶性珪素膜９０２の表面をエッチング除去する。この時、フォトレジストでマスクしない領域は、凹部に埋め込まれた結晶性珪素膜のみを残すようにエッチング処理を行う。その結果、少なくともチャネル領域となる部位においては、結晶性珪素膜の側面は完全に凹部を形成する絶縁膜によって覆われる。このエッチング処理により、マスクしない領域は凹部に埋め込まれ、マスクした領域は凹部間が繋がった結晶性珪素膜１００１が得られる。結晶性珪素膜はフッ素系のガスと酸素とをエッチングガスとして用いることにより下地の酸化膜と選択性をもってエッチングすることができる。例えば、エッチングガスとして、ＣＦ４とＯ２の混合ガスが適用される。
【００８８】
さらに、図１０に示す結晶性珪素膜１００１から、図１１に示す島状の珪素膜１１０１〜１１０３を形成する。この島状の珪素膜は、実施形態２で示したように、双晶以外の結晶粒界が含まれないという特徴を有している。なお、図１１は、この島状の珪素膜１１０１〜１１０３の形状を限定的に示すものではなく、所定のデザインルールに従う範囲内で自由に設計すれば良い。
【００８９】
本実施形態では、半導体記憶素子は素子面積を最小にするように一つの直線状凹部に形成される結晶性珪素膜を用いて形成し、また、半導体記憶素子に接続されるソース線を結晶性珪素膜を用いて形成する構成としており、図１１に示すような島状の珪素膜１１０３とした。一方、周辺回路を構成するＴＦＴは、必要な電流駆動能力に応じてチャネル幅を設計する必要があり、複数の直線上凹部に形成される結晶性珪素膜をチャネル領域として用いることで、複数のチャネル領域が並列に配設さたＴＦＴ（マルチチャネルＴＦＴと呼ぶ）構成としており、図１１に示すような島状の珪素膜１１０１、１１０２とした。
【００９０】
この後、図１２で示すように、島状の珪素膜１１０１〜１１０３の上面を覆い、ＴＦＴのゲート絶縁膜および半導体記憶素子の第１ゲート絶縁膜として用いる第４絶縁膜１２０１、ＴＦＴのゲート電極および半導体記憶素子の浮遊ゲート電極として用いる導電膜１２０２、１２０３、半導体記憶素子の第２ゲート絶縁膜として用いる第５絶縁膜１２０４、および半導体記憶素子の制御ゲート電極として用いる導電膜１２０５、を順に形成する。第４絶縁膜１２０１および第５絶縁膜１２０４は、公知の気相法（プラズマＣＶＤ法、スパッタ法等）を用いて、３０〜２００ｎｍの酸化珪素膜又は酸窒化珪素膜を形成する。第５絶縁膜１２０４としてＳｉＯ２／ＳｉＮ／ＳｉＯ２による積層膜（ＯＮＯ膜と呼ばれる）を形成してもよい。また、導電膜１２０２、１２０３、１２０５はタングステン又はタングステンを含有する合金、アルミニウム又はアルミニウム合金、多結晶シリコンなどで形成する。
【００９１】
なお、絶縁表面を有する基板として石英基板を用いる場合には、半導体記憶素子の第１ゲート絶縁膜として用いる第４絶縁膜１２０１を、熱酸化工程により形成してもよい。例えば、酸化雰囲気中で９５０℃の加熱処理を加え、１０〜２００ｎｍの熱酸化膜を形成する。これにより、良質な酸化膜と界面準位の少ない半導体／絶縁膜界面が得られ、第１ゲート絶縁膜の高い信頼性が得られる。また、第１ゲート絶縁膜は、酸化珪素膜又は酸窒化珪素膜を形成した後、熱酸化工程を行い、堆積膜と熱酸化膜の積層構造としてもよい。この場合も、界面準位の少ない半導体／絶縁膜界面が得られ、高い信頼性が得られる。
【００９２】
なお、従来構造の半導体記憶素子において、第１ゲート絶縁膜形成時に熱酸化を行うと、活性層端付近では、活性層底面でも熱酸化が進行し、活性層短部の形状が歪み、その結果、電界の集中による信頼性低下の問題があった。本発明の半導体記憶素子は、半導体活性層の側面が凹部の側壁によって覆われているため、活性層端付近においても活性層上面部で熱酸化が進行するだけであり、従来の活性層底面での熱酸化といった問題は生じない。
【００９３】
図１３では、島状の半導体膜１１０１〜１１０３に一導電型の不純物領域１３０１〜１３０３を形成する段階を示している。ここでは、ｎ型不純物領域１３０２、１３０３、ｐ型不純物領域１３０１を設けるものとする。これらの不純物領域はＴＦＴのゲート電極として用いる導電膜１２０２および半導体記憶素子の制御ゲート電極として用いる導電膜１２０５をマスクとして自己整合的に形成しても良いし、フォトレジストをマスクとして形成しても良い。不純物領域１３０１〜１３０３はソース・ドレイン領域を形成し、必要に応じて低濃度ドレイン領域を適宜設けることもできる。
【００９４】
この不純物領域１３０１〜１３０３は不純物イオンを電界で加速して、半導体膜に注入するイオン注入法又はイオンドーピング法などが適用される。
【００９５】
そして、図１４に示すように窒化珪素膜又は酸窒化珪素膜による第６絶縁膜１４０１を形成し、ソース・ドレイン領域を形成する不純物領域と接触する配線１４０２を形成する。その後、４００〜４５０℃に熱処理をすることにより窒化珪素膜又は酸窒化珪素膜が含有する水素が放出され島状の半導体膜に対する水素化を行うことができる。
【００９６】
こうして、図１４に示すように、半導体記憶素子１４０５からなるＮＯＲ型メモリセルアレイと、周辺回路を代表して、ｎチャネル型マルチチャネルＴＦＴ１４０３、及びｐチャネル型マルチチャネルＴＦＴ１４０４からなるインバータ回路と、を形成することができる。もちろん、この構成に限られるわけではなく、公知の他のメモリセルアレイや他のＣＭＯＳ回路あるいは単極性ＴＦＴからなる回路であっても、本実施形態と同様にして作製することができる。また、並列に配設するチャネル形成領域の数に限定はなく、必要に応じて任意個数配設すれば良い。
【００９７】
このように、半導体記憶素子およびＴＦＴの配置に合わせて、少なくとも半導体記憶素子のチャネル領域においては結晶性半導体膜の側面が凹部の側壁によって覆われた、双晶以外の結晶粒界を含まない良質な結晶性半導体膜がチャネル領域となるように活性層を切り出し、半導体記憶素子においては、第１ゲート絶縁膜、浮遊ゲート電極、第２ゲート絶縁膜、制御ゲート電極を、ＴＦＴにおいては、ゲート絶縁膜およびゲート電極を、それぞれ形成することによって、信頼性が高く、特性ばらつきが小さく、電流駆動能力の高い半導体記憶素子、および特性ばらつきが小さく、電流駆動能力の高いＴＦＴを同時に作製することが可能となる。
【００９８】
その結果、半導体記憶素子がマトリクス状に配置されたメモリセルアレイ、およびＴＦＴによって構成される周辺回路が同一基板上に形成された、信頼性が高く、高速動作可能な半導体記憶装置を実現することが可能となる。
【００９９】
【実施例】
（実施例１）
本発明は、半導体活性層と制御ゲート電極の間に電荷蓄積層を有する様々な半導体記憶素子に適用することが可能である。特に、電化蓄積層として半導体クラスタ層、金属クラスタ層、あるいは窒化膜を設けた半導体記憶素子に対しても適用することができる。これらの半導体記憶素子は、電荷を蓄積する領域が空間的に離散的に設けられていることを特徴とする。
【０１００】
電荷を蓄積する領域として半導体または金属のクラスタ層を用いる半導体記憶素子のチャネル長方向断面図の一例を図１９（ａ）に示す。図１９（ａ）に示した半導体記憶素子は、基板１９００上に、チャネル領域１９０１と一導電型の不純物が添加された不純物領域１９０２、１９０３とからなる半導体活性層、第１ゲート絶縁膜１９０４、クラスタ層１９０６、第２ゲート絶縁膜１９０７、および制御ゲート電極１９０８が順に積層されてなる。クラスタ層１９０６は、離散的な塊状の半導体または金属（クラスタと呼ぶ）によって構成される層であり、この離散的なクラスタ１９０５が電荷の捕獲中心としての役割を果たす。
【０１０１】
電荷を蓄積する領域として窒化膜等を用いる半導体記憶素子としては、ＭＮＯＳ（Ｍｅｔａｌ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ ＮｉｔｒｉｄｅＯｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）等が知られている。ＭＮＯＳ及びＭＯＮＯＳ型の半導体記憶素子のチャネル長方向断面図の一例を図１９（ｂ）及び（ｃ）にそれぞれ示す。図１９（ｂ）示した半導体記憶素子は、基板１９１０上に、チャネル領域１９１１と一導電型の不純物が添加された不純物領域１９１２、１９１３とからなる半導体活性層、第１ゲート絶縁膜１９１４、窒化膜１９１５、および制御ゲート電極１９１６が順に積層されてなる。また、図１９（ｃ）示した半導体記憶素子は、基板１９２０上に、チャネル領域１９２１と一導電型の不純物が添加された不純物領域１９２２、１９２３とからなる半導体活性層、第１ゲート絶縁膜１９２４、窒化膜１９２５、第２ゲート絶縁膜１９２６、および制御ゲート電極１９２７が順に積層されてなる。いずれにおいても、窒化膜中の空間的に離散的な不純物準位が電荷の捕獲中心としての役割を果たす。
【０１０２】
なお、本発明を上述した半導体記憶素子に適用する場合には、チャネル領域として絶縁表面を有する直線状凹部に形成され、側面が完全に凹部側壁に覆われ、双晶以外の結晶粒界を含まない、結晶方位がほぼ均一に揃った結晶性半導体膜を用いれば良い。
【０１０３】
半導体記憶素子として、電荷を蓄積する領域が離散的に設けられている電荷蓄積層を用いた場合、電荷保持特性が第１ゲート絶縁膜の欠陥やピンホールの影響を受けにくいという効果がある。浮遊ゲート電極を有する半導体記憶素子のように、電荷を蓄積する領域が連続的に設けられている場合には、第１ゲート絶縁膜に一箇所でもピンホールがあると、浮遊ゲート電極に蓄積された電荷は全てそのピンホールからリークしてしまうため、半導体記憶素子の電荷保持特性に大きく影響する。しかし、電荷を蓄積する領域が離散的に設けられている半導体記憶素子を用いた場合には、ピンホールの影響を受ける領域は限定され、多くの電荷蓄積領域はそのピンホールの影響を受けないため、半導体記憶素子の電荷保持特性への影響は少ない。
【０１０４】
（実施例２）
本発明における結晶性半導体膜の形成において、実施形態２で示すように非晶質半導体膜にレーザー光を照射して結晶化させる方法の他に、固相成長により結晶化した後さらにレーザー光を照射して溶融再結晶化しても良い。
【０１０５】
例えば、図４において非晶質半導体膜４０１を形成した後、該非晶質半導体膜（例えば非晶質珪素膜）の結晶化温度を低温化させ配向性を向上させるなど、結晶化を促進する触媒作用のある金属元素としてＮｉを添加する。Ｎｉの添加法に限定はなく、スピン塗布法、蒸着法、スパッタ法などを適用するこができる。スピン塗布法による場合には酢酸ニッケル塩が５ｐｐｍの水溶液を塗布して金属元素含有層を形成する。勿論、触媒元素はＮｉに限定されるものではなく、他の公知の材料を用いても良い。
【０１０６】
その後、５８０℃にて４時間の加熱処理により非晶質半導体膜４０１を結晶化させる。この結晶化した半導体膜に対し、レーザー光又はそれと同等な強光を照射して溶融させ再結晶化する。こうして、図５と同様に表面がほぼ平坦化された結晶性半導体膜５０１を得ることができる。この結晶性半導体膜５０１も同様に成長端や結晶粒界が第２絶縁膜３０４上に形成される。
【０１０７】
レーザー光の被照射体として結晶化した半導体膜を用いる利点は半導体膜の光吸収係数の変動率にあり、結晶化した半導体膜にレーザー光を照射して溶融させたとしても光吸収係数は殆ど変動しない。よって、レーザー照射条件のマージンを広くとることができる。
【０１０８】
こうして形成された結晶性半導体膜には金属元素が残存するが、ゲッタリング処理により取り除くことができる。この技術の詳細については、特願２００１−０１９３６７号出願（又は特願２００２−０２０８０１号出願）を参照されたい。また、このゲッタリング処理に伴う加熱処理は、結晶性半導体膜の歪みを緩和するという効果も合わせ持っている。
【０１０９】
その後、実施形態２と同様に凹部の結晶性半導体膜を抽出する。抽出された結晶性半導体膜は、双晶以外の結晶粒界を含まず、結晶方位がほぼ均一に揃っているという特徴を有し、かつ、少なくとも半導体記憶素子のチャネル領域となる部位において側面が凹部の側壁によって覆われている。そして、この結晶性半導体を使って半導体記憶素子およびＴＦＴを作製することができる。
【０１１０】
なお、本実施例は、実施例１で説明した半導体記憶素子に適用することもできる。
【０１１１】
（実施例３）
本実施例では、結晶化に際し適用することのできるレーザー処理装置の構成の一例を示す。
【０１１２】
図２０はレーザー発振装置２００１ａ、２００１ｂ、シャッター２００２、高変換ミラー２００３〜２００６、シリンドリカルレンズ２００８、２００９、スリット２００７、載置台２０１１、載置台２０１１をＸ方向及びＹ方向に変位させる駆動手段２０１２、２０１３、当該駆動手段をコントロールする制御手段２０１４、予め記憶されたプログラムに基づいてレーザー発振装置２００１や制御手段２０１４に信号を送る情報処理手段２０１５などから成っているレーザー処理装置の構成を正面図と側面図により示すものである。
【０１１３】
レーザー発振装置は矩形ビーム固体レーザー発振装置が適用され、特に好ましくは、スラブレーザー発振装置が適用される。或いは、ＹＡＧ、ＹＶＯ４、ＹＬＦ、ＹＡｌＯ３などの結晶にＮｄ、Ｔｍ、Ｈｏをドープした結晶を使った固体レーザー発振装置にスラブ構造増幅器を組み合わせたものでも良い。スラブ材料としては、Ｎｄ：ＹＡＧ、Ｎｄ：ＧＧＧ（ガドリニウム・ガリウム・ガーネット）、Ｎｄ：ＧｓＧＧ（ガドリニウム・スカンジウム・ガリウム・ガーネット）などの結晶が使用される。その他にも、連続発振可能な気体レーザー発振装置、固体レーザー発振装置を適用することもできる。連続発振固体レーザー発振装置としてはＹＡＧ、ＹＶＯ４、ＹＬＦ、ＹＡｌＯ３などの結晶にＣｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍをドープした結晶を使ったレーザー発振装置を適用する。発振波長の基本波はドープする材料によっても異なるが、１μｍから２μｍの波長で発振する。５Ｗ以上のより高い出力を得る為には、ダイオード励起の固体レーザー発振装置をカスケード接続しても良い。
【０１１４】
このようなレーザー発振装置から出力される円形状又は矩形状のレーザー光は、シリンドリカルレンズ２００８、２００９により照射面の断面形状において線状に集光される。また、照射面での干渉を防ぐため、高変換ミラーを適宜調節して１０〜８０度の角度を持って斜め方向から入射する構成となっている。シリンドリカルレンズ２００８、２００９は合成石英製とすれば高い透過率が得られ、レンズの表面に施されるコーティングは、レーザー光の波長に対する透過率が９９％以上を実現するために適用される。勿論、照射面の断面形状は線状に限定されず、矩形状、楕円形又は長円形など任意な形状としても構わない。いずれにしても短軸と長軸の比が、１対１０〜１対１００の範囲に含まれるものを指している。また、波長変換素子２０１０は基本波に対する高調波を得るために備えられている。
【０１１５】
また、載置台２０１１を駆動手段２０１２、２０１３により二軸方向に動かすことにより基板２０２０のレーザー処理を可能としている。一方の方向への移動は基板２０２０の一辺の長さよりも長い距離を１〜２００ｃｍ／ｓｅｃ、好ましくは５〜５０ｃｍ／ｓｅｃの等速度で連続的に移動させることが可能であり、他方へは線状ビームの長手方向と同程度の距離を不連続にステップ移動させることが可能となっている。レーザー発振装置２００１ａ、２００１ｂの発振と、載置台２０１１は、マイクロプロセッサを搭載した情報処理手段２０１５により同期して作動するようになっている。
【０１１６】
載置台２０１１は図中で示すＸ方向に直線運動をすることにより、固定された光学系から照射されるレーザー光で基板全面の処理を可能としている。位置検出手段２０１６は基板２０２０がレーザー光の照射位置にあることを検出して、その信号を情報処理手段２０１５に伝送し、情報処理手段２０１５によりレーザー発振装置２００１ａ、２００１ｂの発振動作とのタイミングを同期させている。つまり、基板２０２０がレーザー光の照射位置にない時は、レーザーの発振を止めその寿命を延長させている。
【０１１７】
このような構成のレーザー照射装置により基板２０２０に照射されるレーザー光は、図中に示すＸ方向又はＹ方向に相対移動させることにより半導体膜の所望の領域または全面を処理することができる。
【０１１８】
なお、本実施例は、実施例１、２のいずれの構成とも自由に組み合わせることが可能である。
【０１１９】
（実施例４）
実施形態２乃至３では、ストライプ状凹部を有する下地絶縁膜上に結晶性半導体膜を形成する場合を説明した。本発明は完全なストライプパタンである必要はなく、少なくとも半導体記憶素子およびＴＦＴのチャネル領域を構成する結晶性半導体膜を直線状凹部にて形成することを特徴としている。例えば、ソース・ドレイン領域や半導体膜を用いた配線領域は、直線状凹部間を接続するストライプ間凹部にて形成された結晶性半導体膜を用いても構わない。このような結晶性半導体膜中には結晶粒界や結晶欠陥が含まれ得るが、ソース・ドレイン領域や半導体膜配線として用いる場合には特に問題とならない。
【０１２０】
本実施例では、ソース・ドレイン領域や半導体膜を用いた配線領域に合わせて、ストライプ状凹部間を接続するストライプ間凹部を設けた下地絶縁膜を用いて半導体記憶素子およびＴＦＴを作製する工程について説明する。工程の詳細は実施形態３からの差異のみを、図１５、図１６を用いて説明する。
【０１２１】
図１５は第１絶縁膜１５０１とストライプ状凹部およびストライプ間凹部を形成する第２絶縁膜１５０２を形成した状態を示している。図中点線で囲む領域１５０３は、メモリセルアレイにおけるソース配線となる部位であり、ソース配線となる領域に合わせて凹部が設けられている。また、図中点線で囲む領域１５０４〜１５０７は、ＴＦＴのソース・ドレイン領域となる部位である。
【０１２２】
次いで、この上に非晶質半導体膜を堆積し、それに線状に集光されたレーザー光を照射して結晶性半導体膜を形成した後、第２絶縁膜１５０２上にある結晶性半導体膜をエッチングにより除去し、凹部を充填する形で結晶性半導体膜を抽出する。図１６は、さらに、半導体記憶素子およびＴＦＴを構成する半導体膜の配置と半導体膜配線の配置に合わせて、この結晶性半導体膜をエッチングして、島状の半導体膜１６０１、１６０２、１６０３を形成した状態を示している。
【０１２３】
そして、半導体記憶素子の配置に合わせて第１ゲート絶縁膜、浮遊ゲート電極、第２ゲート絶縁膜、及び制御ゲート電極を、ＴＦＴの配置に合わせてゲート絶縁膜及びゲート電極を、それぞれ形成する。その後、ｎ型又はｐ型の不純物領域を形成し、層間絶縁膜を介して各種配線を形成することにより、実施形態３と同様、メモリセルアレイと周辺回路とを同時に作製することができる。
【０１２４】
このように、下地絶縁膜にソース・ドレイン領域や半導体膜を用いた配線領域に合わせた凹部を予め設けることによって、実施形態３で説明した、ソース・ドレイン領域や半導体膜を用いた配線領域をカバーするマスクは不要となり、半導体記憶装置の作製に必要なマスク枚数を１枚削減することが可能となる。
【０１２５】
なお、本実施例は、実施例１〜３のいずれの構成とも自由に組み合わせることが可能である。
【０１２６】
（実施例５）
本実施例では、メモリセルアレイと周辺回路とを同時に作製する別の方法を説明する。本発明の半導体記憶素子は、チャネル領域を構成する結晶性半導体膜の側面が凹部側壁によって覆われていることを特徴とするが、メモリセルを選択するデコーダ回路、書き込み・読み出し回路等の周辺回路や他の半導体集積回路を構成する同一基板上のＴＦＴはそのような構造である必要はない。
【０１２７】
特に、周辺回路や他の半導体集積回路を構成するＴＦＴのチャネル領域を構成する結晶性半導体膜の側面を覆う凹部側壁を除去することによって、結晶性半導体膜の上面だけでなく、側面部もチャネル領域とする構造とし、電流駆動能力の高いＴＦＴを実現することができる。
【０１２８】
工程の詳細は実施形態３からの差異のみを図１７、図１８を用いて説明する。
【０１２９】
図１７は、実施形態３に従って図１１まで作製した後、半導体記憶素子が配置される領域（図中、右半分）をフォトレジストでマスクした状態で、第２絶縁膜をエッチング処理により除去した状態を示している。このエッチング処理は緩衝フッ酸のよる薬液処理、又はＣＨＦ３を用いたドライエッチングなどで行うことができる。
【０１３０】
この工程により、図１７に示すように、ＴＦＴのチャネル領域となる島状の半導体膜１７０１、１７０２の側面部及び上面部が露出した状態となる。この部分にゲートを形成することによって、島状の半導体膜１７０１、１７０２の側面部及び上面部をチャネル形成領域とすることができる。
【０１３１】
なお、本実施例では、第１絶縁膜までエッチングを行ったが、第２絶縁膜の途中でエッチングを止めても良い。エッチングの深さを調節することにより島状の半導体膜１７０１、１７０２のチャネル形成領域の深さを調節することができる。即ち、結晶化領域を選択することができる。
【０１３２】
そして、図１８に示すように、半導体記憶素子の配置に合わせて、結晶性半導体膜の上面部に重畳して第１ゲート絶縁膜、浮遊ゲート電極、第２ゲート絶縁膜、及び制御ゲート電極を、ＴＦＴの配置に合わせて結晶性半導体膜の側面部と上面部に重畳してゲート絶縁膜及びゲート電極を、それぞれ形成する。
【０１３３】
その後、ｎ型又はｐ型の不純物領域を形成し、層間絶縁膜を介して各種配線を形成することにより、実施形態３と同様、メモリセルアレイと周辺回路とを同時に作製することができる。
【０１３４】
このような構成とすることによって、半導体記憶素子においては、チャネル領域を構成する結晶性半導体膜の側面が凹部側壁に覆われ、浮遊ゲート電極への電荷の注入および放出時に活性層端部での電界集中のない構造とするにより、高い信頼性を実現することができ、周辺回路を構成するＴＦＴにおいては、結晶性半導体膜の側面部と上面部においてチャネルが形成され実効的にチャネル幅が増加することにより、電流駆動能力を向上させることができる。
【０１３５】
なお、本実施例は、実施例１〜４のいずれの構成とも自由に組み合わせることが可能である。
【０１３６】
（実施例６）
本発明の半導体記憶装置の例として、不揮発性メモリをワンチップ上に集積化されたＲＩＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用した場合について説明する。
【０１３７】
図２２に示すのは、マイクロプロセッサの一例である。マイクロプロセッサは典型的にはＣＰＵコア２２０１、フラッシュメモリ２２０４、クロックコントローラ２２０３、キャッシュメモリ２２０２、キャッシュコントローラ２２０５、割り込みコントローラ２２０６、Ｉ／Ｏポート２２０７等から構成される。もちろん、図２２に示すマイクロプロセッサは簡略化した一例であり、実際のマイクロプロセッサはその用途によって多種多様な回路設計が行われる。
【０１３８】
図２２に示すマイクロプロセッサは、実施形態あるいは実施例に示した作製方法によって作製され、凹部を有する下地絶縁膜上に結晶性珪素膜を形成し、その凹部に充填された充填領域にチャネル形成領域が配設される半導体記憶素子およびＴＦＴによって構成されている。フラッシュメモリ２２０４には本発明の半導体記憶素子が用いられている。キャッシュメモリとしては、例えばＳＲＡＭが用いられている。
【０１３９】
このように本発明をマイクロプロセッサに応用することにより、信頼性の高い不揮発性メモリを有し、高速動作可能な半導体記憶装置を実現することができる。動作速度として、デザインルール等にも依存するが、フラッシュメモリの読み出しサイクルとして５００ｎｓｅｃ以下、ＣＰＵの動作周波数として５ＭＨｚ以上が実現される。
【０１４０】
なお、本実施例は、実施の形態及び実施例１〜５のいずれの構成とも組み合わせることが可能である。
【０１４１】
（実施例７）
本実施例では、絶縁表面を有する基板上に画像表示部（代表的には、液晶表示部あるいはＥＬ表示部）、不揮発性メモリ、および他の半導体集積回路とを一体形成したシステムオンパネルの形態をとる半導体記憶装置の一例を、図２３を用いて説明する。
【０１４２】
図２３において、半導体記憶装置は、画素領域２３００、走査線駆動回路２３０１、信号線駆動回路２３０２、ＶＲＡＭ２３０３、フラッシュメモリ２３０４、ＣＰＵ２３０５、画像処理回路２３０６、ワークメモリ２３０７及びインターフェース回路２３０８が、絶縁表面を有する基板２３１０上に一体形成されてなる。
【０１４３】
図２３に示した半導体記憶装置は、画像データを取り込み、または作製して、画像データの加工とフォーマット変換を行い、画像を表示する装置である。半導体記憶装置としては、例えば、ビデオカメラ、カーナビゲーション、パーソナルコンピュータ、ゲーム機等を考えることができる。
【０１４４】
半導体記憶装置は、それぞれの形態に応じて、入力端子から画像データの基となるデータを受信する。例えば、放送受信機ではアンテナからの入力データであり、ビデオカメラではＣＣＤからの入力データである。ＤＶテープやメモリーカードからの入力データであってもよい。入力端子からは、この他、キーボードからの入力信号や他の制御信号を入力してもよい。入力された画像の基となるデータは、インターフェース回路２３０８およびシステムバスを介して、フラッシュメモリ２３０４格納にされたり、ワークメモリ２３０７に一時的に格納されたり、あるいは、画像処理回路２３０６によって画像信号に変換され、ＶＲＡＭに格納される。画像処理回路２３０６では、ＭＰＥＧ規格やテープフォーマット等に従って圧縮符号化された画像データの復号処理、画像の補間やリサイズといった画像信号処理が行われる。また、入力された制御信号は、ＣＰＵや画像処理回路との通信に用いられるほか、信号線駆動回路や走差線駆動回路に入力される。
【０１４５】
ＣＰＵ２３０５は、フラッシュメモリ２３０４、ワークメモリ２３０７、インターフェース回路２３０８、および他の回路を制御する。また、画像データの基となるデータを作成したり、加工したりする。フラッシュメモリ２３０４は画像データを作成または加工する場合に必要となる色データや文字データを格納するメモリ領域、あるいはプログラムデータが格納されるメモリ領域として用いらる。ワークメモリ２３０７は画像データやその基となるデータを格納するメモリ領域、ＣＰＵによる制御を行う際のワークメモリ領域等として用いられ、ＤＲＡＭやＳＲＡＭが用いられる。
【０１４６】
信号線駆動回路２３０２、走査線駆動回路２３０１、画素領域２３００によって構成される画像表示部は、画像を表示する領域である。信号線駆動回路２３０２および走査線駆動回路２３０１には、外部からインターフェース回路を介して制御信号が入力され、信号線駆動回路２３０２は制御信号に従って、画像処理回路２３０６から出力されＶＲＡＭに格納された画像データを取り込み、画素領域にて画像を表示する。
【０１４７】
以上のようにして、画像データを取り込みまたは作製して画像を表示する、不揮発性メモリを有する半導体記憶装置が構成される。図２３に示す半導体記憶装置は、実施形態あるいは実施例に示した作製方法によって作製され、凹部を有する下地絶縁膜上に結晶性珪素膜を形成し、その凹部に充填された充填領域にチャネル形成領域が配設される半導体記憶素子およびＴＦＴによって構成されている。フラッシュメモリ２３０４には本発明の半導体記憶素子が用いられている。
【０１４８】
このように本発明を半導体記憶装置に応用することにより、信頼性の高い不揮発性メモリを有し、高速動作可能な半導体記憶装置を実現することができる。なお、一体形成することで、小型化、消費電力の低減といった効果がある。
【０１４９】
なお、信号線駆動回路２３０２、走査線駆動回路２３０１、画素領域２３００によって構成される画像表示部と、他の回路によって構成される画像処理部とは、異なる基板上に作製されてもよい。半導体記憶装置としては、画像処理部を構成する基板でもって、放送受信機や表示部を持たないゲーム機といった形態を構成することができる。もちろん、複数の基板を実装することで上述した半導体記憶装置を実現してもよい。
【０１５０】
本実施例は、実施例１〜５と組み合わせて用いることが可能である。
【０１５１】
（実施例８）
本発明を用いて様々な装置を完成させることができる。その一例は、携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話など）、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ受像器、投影型表示装置などが挙げられる。それらの一例を図２４に示す。
【０１５２】
図２４（Ａ）は本発明を適用してテレビ受像器を完成させる一例であり、筐体２４０１、支持台２４０２、表示部２４０３などにより構成されている。本発明によりガラス基板上に作製される半導体記憶素子を用いることで、信頼性の高い不揮発性メモリを有し、かつ、動作速度の速いテレビ受像器を完成させることができる。
【０１５３】
図２４（Ｂ）は本発明を適用してビデオカメラを完成させた一例であり、本体２４１１、表示部２４１２、音声入力部２４１３、操作スイッチ２４１４、バッテリー２４１５、受像部２４１６などにより構成されている。本発明によりガラス基板上に作製される半導体記憶素子を用いることで、信頼性の高い不揮発性メモリを有し、かつ、動作速度の速いビデオカメラを完成させることができる。
【０１５４】
図２４（Ｃ）は本発明を適用してノート型のパーソナルコンピュータを完成させた一例であり、本体２４２１、筐体２４２２、表示部２４２３、キーボード２４２４などにより構成されている。本発明によりガラス基板上に作製される半導体記憶素子を用いることで、信頼性の高い不揮発性メモリを有し、かつ、動作速度の速いパーソナルコンピュータを完成させることができる。
【０１５５】
図２４（Ｄ）は本発明を適用してＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）を完成させた一例であり、本体２４３１、スタイラス２４３２、表示部２４３３、操作ボタン２４３４、外部インターフェース２４３５などにより構成されている。本発明によりガラス基板上に作製される半導体記憶素子を用いることで、信頼性の高い不揮発性メモリを有し、かつ、動作速度の速いＰＤＡを完成させることができる。
【０１５６】
図２４（Ｅ）は本発明を適用して音響再生装置を完成させた一例であり、具体的には車載用のオーディオ装置であり、本体２４４１、表示部２４４２、操作スイッチ２４４３、２４４４などにより構成されている。本発明によりガラス基板上に作製される半導体記憶素子を用いることで、信頼性の高い不揮発性メモリを有し、かつ、動作速度の速いオーディオ装置を完成させることができる。
【０１５７】
図２４（Ｆ）は本発明を適用してデジタルカメラを完成させた一例であり、本体２４５１、表示部（Ａ）２４５２、接眼部２４５３、操作スイッチ２４５４、表示部（Ｂ）２４５５、バッテリー２４５６などにより構成されている。本発明によりガラス基板上に作製される半導体記憶素子を用いることで、信頼性の高い不揮発性メモリを有し、かつ、動作速度の速いデジタルカメラを完成させることができる。
【０１５８】
図２４（Ｇ）は本発明を適用して携帯電話を完成させた一例であり、本体２４６１、音声出力部２４６２、音声入力部２４６３、表示部２４６４、操作スイッチ２４６５、アンテナ２４６６などにより構成されている。本発明によりガラス基板上に作製される半導体記憶素子を用いることで、信頼性の高い不揮発性メモリを有し、かつ、動作速度の速い携帯電話を完成させることができる。
【０１５９】
なお、ここで示す装置はごく一例であり、これらの用途に限定するものではない。
【０１６０】
本実施例は、実施例１〜５と組み合わせて用いることが可能である。
【０１６１】
【発明の効果】
本発明によって、半導体記憶素子のチャネル領域を形成する部位において、側面が凹部側壁によって覆われた結晶性半導体膜を作製することが可能となる。
【０１６２】
その結果、半導体活性層端部の電界集中に伴う、第１ゲート絶縁膜の局所的な劣化を抑えることができ、信頼性の高い半導体記憶素子を実現することが可能となる。
【０１６３】
本発明によって、同時に、結晶化に伴う歪み又は応力を凹部以外の領域に集中させることができ、凹部において双晶以外の結晶粒界を含まない良質な結晶性半導体膜を作製することが可能となる。
【０１６４】
このようにして、チャネル領域の結晶性を制御し、チャネル領域の結晶性を高めることで、電界効果移動度高く、かつ特性ばらつきの小さい半導体記憶素子及びＴＦＴを作製することが可能となる。
【０１６５】
上述した半導体記憶素子およびＴＦＴを用いて、メモリセルおよび周辺回路を同時に形成することにより、信頼性が高く、高速動作可能な半導体記憶装置を実現することができる。
【図面の簡単な説明】
【図１】本発明の半導体記憶素子の上面図及び断面図。
【図２】従来の半導体記憶素子の上面図及び断面図。
【図３】本発明の結晶化方法を説明する斜視図。
【図４】本発明の結晶化方法を説明する斜視図。
【図５】本発明で結晶化方法を説明する斜視図。
【図６】本発明の結晶化方法を説明する斜視図。
【図７】ＮＯＲ型の不揮発性メモリのブロック回路図。
【図８】本発明の半導体記憶装置の作製工程を説明する上面図及び断面図。
【図９】本発明の半導体記憶装置の作製工程を説明する上面図及び断面図。
【図１０】本発明の半導体記憶装置の作製工程を説明する上面図及び断面図。
【図１１】本発明の半導体記憶装置の作製工程を説明する上面図及び断面図。
【図１２】本発明の半導体記憶装置の作製工程を説明する上面図及び断面図。
【図１３】本発明の半導体記憶装置の作製工程を説明する上面図及び断面図。
【図１４】本発明の半導体記憶装置の作製工程を説明する上面図及び断面図。
【図１５】本発明の半導体記憶装置の作製工程を説明する上面図及び断面図。
【図１６】本発明の半導体記憶装置の作製工程を説明する上面図及び断面図。
【図１７】本発明の半導体記憶装置の作製工程を説明する上面図及び断面図。
【図１８】本発明の半導体記憶装置の作製工程を説明する上面図及び断面図。
【図１９】本発明が適用される半導体記憶素子の断面図。
【図２０】本発明に適用するレーザー照射装置の一態様を示す配置図。
【図２１】本発明における線状に集光されたレーザー光とその走査方向を説明する図。
【図２２】マイクロプロセッサの一例を示す図。
【図２３】半導体記憶装置の一例を示す図。
【図２４】半導体記憶装置の一例を示す図。
【図２５】ストライプ状凹部を設けた下地絶縁膜上に１５０ｎｍの非晶質珪素膜を形成して結晶化したときの表面状態を表す走査電子顕微鏡（ＳＥＭ）写真（セコエッチ後）。
【図２６】凹部に形成された結晶の配向を示すＥＢＳＰマッピングデータ。
【図２７】凹部に形成された結晶の断面透過電子顕微鏡（ＴＥＭ）写真。
【図２８】図２５に示した走査電子顕微鏡（ＳＥＭ）写真の見取り図。
Claims (3)
- 絶縁表面を有する基板上の半導体記憶素子の作製方法であって、
前記絶縁表面を有する基板上に直線状凹部が形成されるように絶縁膜を形成し、前記直線状凹部を含む領域に非晶質半導体膜を形成し、
前記非晶質半導体膜を熔融し、結晶化させて、結晶質半導体膜を形成し、
前記直線状凹部に形成された前記結晶質半導体膜の上面部にのみ接する第１ゲート絶縁膜を形成し、
前記第１ゲート絶縁膜に積層して電荷蓄積層、第２ゲート絶縁膜、および制御ゲート電極を形成することを特徴とする半導体記憶素子の作製方法。 - 絶縁表面を有する基板上の半導体記憶素子の作製方法であって、
前記絶縁表面を有する基板上に直線状凹部が形成されるように絶縁膜を形成し、前記直線状凹部を含む領域に非晶質半導体膜を形成し、
前記非晶質半導体膜にレーザー光を照射し、前記凹部の直線方向に前記レーザー光を走査することによって、前記非晶質半導体膜を熔融し、結晶化させて、結晶質半導体膜を形成し、
前記直線状凹部に形成された前記結晶質半導体膜の上面部にのみ接する第１ゲート絶縁膜を形成し、
前記第１ゲート絶縁膜に積層して電荷蓄積層、第２ゲート絶縁膜、および制御ゲート電極を形成することを特徴とする半導体記憶素子の作製方法。 - 絶縁表面を有する基板上の半導体記憶素子の作製方法であって、
前記絶縁表面を有する基板上に直線状凹部が形成されるように絶縁膜を形成し、前記直線状凹部を含む領域に非晶質半導体膜を形成し、
前記非晶質半導体膜を熔融し、結晶化させて、結晶質半導体膜を形成し、
前記直線状凹部に形成された前記結晶質半導体膜の側面が前記直線状凹部の側壁に覆われるように前記結晶質半導体膜の表面をエッチング除去し、
前記直線状凹部に形成された前記結晶質半導体膜の上面部にのみ接する第１ゲート絶縁膜を形成し、
前記第１ゲート絶縁膜に積層して電荷蓄積層、第２ゲート絶縁膜、および制御ゲート電極を形成することを特徴とする半導体記憶素子の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003079583A JP4498685B2 (ja) | 2002-03-22 | 2003-03-24 | 半導体記憶素子の作製方法 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002080462 | 2002-03-22 | ||
| JP2003079583A JP4498685B2 (ja) | 2002-03-22 | 2003-03-24 | 半導体記憶素子の作製方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003078348A Division JP3949599B2 (ja) | 2002-03-22 | 2003-03-20 | 半導体記憶装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2004006734A true JP2004006734A (ja) | 2004-01-08 |
| JP2004006734A5 JP2004006734A5 (ja) | 2006-05-11 |
| JP4498685B2 JP4498685B2 (ja) | 2010-07-07 |
Family
ID=30445775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4498685B2 (ja) |
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