JP2001351995A - 不揮発性半導体記憶装置及び半導体集積回路 - Google Patents
不揮発性半導体記憶装置及び半導体集積回路Info
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Abstract
(57)【要約】
【課題】 寄生バイポーラトランジスタの駆動に起因す
る誤動作が生じることのない不揮発性半導体記憶装置を
得る。 【解決手段】 同一行に属する全てのソース領域は、部
分分離型の素子分離絶縁膜５の底面とＢＯＸ層３の上面
との間に位置する部分のシリコン層４を介して、互いに
電気的に接続されている。これにより、行方向に延在す
る帯状のソース線ＳＬ１〜ＳＬ５が構成されている。行
方向に互いに隣接するソース領域同士（例えばソース領
域Ｓａとソース領域Ｓｂ）の間の素子分離絶縁膜５は除
去されており、素子分離絶縁膜５の除去により露出した
部分のシリコン層４内には、ソース領域と導電型が等し
い不純物導入領域１０が形成されている。
る誤動作が生じることのない不揮発性半導体記憶装置を
得る。 【解決手段】 同一行に属する全てのソース領域は、部
分分離型の素子分離絶縁膜５の底面とＢＯＸ層３の上面
との間に位置する部分のシリコン層４を介して、互いに
電気的に接続されている。これにより、行方向に延在す
る帯状のソース線ＳＬ１〜ＳＬ５が構成されている。行
方向に互いに隣接するソース領域同士（例えばソース領
域Ｓａとソース領域Ｓｂ）の間の素子分離絶縁膜５は除
去されており、素子分離絶縁膜５の除去により露出した
部分のシリコン層４内には、ソース領域と導電型が等し
い不純物導入領域１０が形成されている。
Description
【０００１】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置の構造、特に、ＳＯＩ（Silicon On Insulato
r）基板を用いたフラッシュメモリの構造に関するもの
である。また、この発明は、上記不揮発性半導体記憶装
置が形成された、ＬＳＩ等の半導体集積回路の構造に関
するものである。
記憶装置の構造、特に、ＳＯＩ（Silicon On Insulato
r）基板を用いたフラッシュメモリの構造に関するもの
である。また、この発明は、上記不揮発性半導体記憶装
置が形成された、ＬＳＩ等の半導体集積回路の構造に関
するものである。
【０００２】
【従来の技術】図４６は、バルク基板（ＳＯＩ基板では
ない通常の半導体基板を意味する）を用いたフラッシュ
メモリの、メモリセルトランジスタの構造を模式的に示
す断面図である。シリコン基板１０１の上面内に、対を
成すソース領域１０２ｓ及びドレイン領域１０２ｄが、
互いに離間して形成されている。ソース領域１０２ｓと
ドレイン領域１０２ｄとによって挟まれる部分のシリコ
ン基板１０１の上面上には、ゲート酸化膜１０３、フロ
ーティングゲート１０４、絶縁膜１０５、及びコントロ
ールゲート１０６がこの順に積層された積層構造が形成
されており、該積層構造の側面には、絶縁膜から成るサ
イドウォール１０７が形成されている。
ない通常の半導体基板を意味する）を用いたフラッシュ
メモリの、メモリセルトランジスタの構造を模式的に示
す断面図である。シリコン基板１０１の上面内に、対を
成すソース領域１０２ｓ及びドレイン領域１０２ｄが、
互いに離間して形成されている。ソース領域１０２ｓと
ドレイン領域１０２ｄとによって挟まれる部分のシリコ
ン基板１０１の上面上には、ゲート酸化膜１０３、フロ
ーティングゲート１０４、絶縁膜１０５、及びコントロ
ールゲート１０６がこの順に積層された積層構造が形成
されており、該積層構造の側面には、絶縁膜から成るサ
イドウォール１０７が形成されている。
【０００３】データの書き込み動作においては、例えば
ソース領域１０２ｓに接地電位を印加した状態で、ドレ
イン領域１０２ｄ及びコントロールゲート１０６に高電
圧を印加する。これにより、チャネル領域及びドレイン
領域１０２ｄの近傍の高電界領域で発生したホットエレ
クトロンが、フローティングゲート１０４内に注入され
る。
ソース領域１０２ｓに接地電位を印加した状態で、ドレ
イン領域１０２ｄ及びコントロールゲート１０６に高電
圧を印加する。これにより、チャネル領域及びドレイン
領域１０２ｄの近傍の高電界領域で発生したホットエレ
クトロンが、フローティングゲート１０４内に注入され
る。
【０００４】図４７は、ＳＯＩ基板を用いたフラッシュ
メモリの、メモリセルトランジスタの構造を模式的に示
す断面図である。ＳＯＩ基板１０８は、シリコン基板１
０９、ＢＯＸ（Buried OXide）層１１０、及びシリコン
層１１１がこの順に積層された積層構造を成している。
シリコン層１１１内には、シリコン層１１１の上面から
ＢＯＸ層１１０の上面に達する、完全分離型の素子分離
絶縁膜１１２が、選択的に形成されている。素子分離絶
縁膜１１２によって規定される素子形成領域内には、対
を成すソース領域１０２ｓ及びドレイン領域１０２ｄ
が、互いに離間して形成されている。ソース領域１０２
ｓ及びドレイン領域１０２ｄの底面は、ＢＯＸ層１１０
の上面に達している。
メモリの、メモリセルトランジスタの構造を模式的に示
す断面図である。ＳＯＩ基板１０８は、シリコン基板１
０９、ＢＯＸ（Buried OXide）層１１０、及びシリコン
層１１１がこの順に積層された積層構造を成している。
シリコン層１１１内には、シリコン層１１１の上面から
ＢＯＸ層１１０の上面に達する、完全分離型の素子分離
絶縁膜１１２が、選択的に形成されている。素子分離絶
縁膜１１２によって規定される素子形成領域内には、対
を成すソース領域１０２ｓ及びドレイン領域１０２ｄ
が、互いに離間して形成されている。ソース領域１０２
ｓ及びドレイン領域１０２ｄの底面は、ＢＯＸ層１１０
の上面に達している。
【０００５】また、ボディ領域、即ち、ソース領域１０
２ｓとドレイン領域１０２ｄとによって挟まれる部分の
シリコン層１１１の上面上には、ゲート酸化膜１０３、
フローティングゲート１０４、絶縁膜１０５、及びコン
トロールゲート１０６がこの順に積層された積層構造が
形成されており、該積層構造の側面には、絶縁膜から成
るサイドウォール１０７が形成されている。
２ｓとドレイン領域１０２ｄとによって挟まれる部分の
シリコン層１１１の上面上には、ゲート酸化膜１０３、
フローティングゲート１０４、絶縁膜１０５、及びコン
トロールゲート１０６がこの順に積層された積層構造が
形成されており、該積層構造の側面には、絶縁膜から成
るサイドウォール１０７が形成されている。
【０００６】図４８は、フラッシュメモリのメモリセル
アレイの構成の一部を抜き出して示す回路図である。図
４８では、５行×３列分の、合計１５個のメモリセルの
構成のみを示している。各メモリセルは、図４７に示し
たメモリセルトランジスタをそれぞれ備えている。同一
行に属するメモリセルに関しては、各メモリセルトラン
ジスタのコントロールゲートＣＧが、共通のワード線に
接続されている。例えば、メモリセルＭＣ１１〜ＭＣ１
３が備える各メモリセルトランジスタのコントロールゲ
ートＣＧは、ワード線ＷＬ１０１に共通に接続されてい
る。
アレイの構成の一部を抜き出して示す回路図である。図
４８では、５行×３列分の、合計１５個のメモリセルの
構成のみを示している。各メモリセルは、図４７に示し
たメモリセルトランジスタをそれぞれ備えている。同一
行に属するメモリセルに関しては、各メモリセルトラン
ジスタのコントロールゲートＣＧが、共通のワード線に
接続されている。例えば、メモリセルＭＣ１１〜ＭＣ１
３が備える各メモリセルトランジスタのコントロールゲ
ートＣＧは、ワード線ＷＬ１０１に共通に接続されてい
る。
【０００７】また、同一行に属するメモリセルに関し
て、各メモリセルトランジスタのソースＳは、共通のソ
ース線に接続されている。例えば、メモリセルＭＣ１１
〜ＭＣ１３が備える各メモリセルトランジスタのソース
Ｓは、ソース線ＳＬ１０１に共通に接続されている。ま
た、各行のソース線ＳＬ１０１〜ＳＬ１０５は、共通の
ソース線ＳＬ１００に接続されている。
て、各メモリセルトランジスタのソースＳは、共通のソ
ース線に接続されている。例えば、メモリセルＭＣ１１
〜ＭＣ１３が備える各メモリセルトランジスタのソース
Ｓは、ソース線ＳＬ１０１に共通に接続されている。ま
た、各行のソース線ＳＬ１０１〜ＳＬ１０５は、共通の
ソース線ＳＬ１００に接続されている。
【０００８】また、同一列に属するメモリセルに関して
は、各メモリセルトランジスタのドレインＤが、共通の
ビット線に接続されている。例えば、メモリセルＭＣ１
１〜ＭＣ５１が備える各メモリセルトランジスタのドレ
インＤは、ビット線ＢＬ１０１に共通に接続されてい
る。
は、各メモリセルトランジスタのドレインＤが、共通の
ビット線に接続されている。例えば、メモリセルＭＣ１
１〜ＭＣ５１が備える各メモリセルトランジスタのドレ
インＤは、ビット線ＢＬ１０１に共通に接続されてい
る。
【０００９】図４９は、図４８に示したメモリセルアレ
イの構成を有する、従来の不揮発性半導体記憶装置の構
造を示す上面図である。但し図４９では、フローティン
グゲート、ワード線（コントロールゲートを兼ねてい
る）、ソース線、及び素子分離絶縁膜の配置関係を模式
的に示している。例えば、図４９に示したフローティン
グゲート４１１，４１２，４２１は、図４８に示したメ
モリセルＭＣ１１，ＭＣ１２，ＭＣ２１がそれぞれ備え
るメモリセルトランジスタの各フローティングゲートＦ
Ｇに対応する。
イの構成を有する、従来の不揮発性半導体記憶装置の構
造を示す上面図である。但し図４９では、フローティン
グゲート、ワード線（コントロールゲートを兼ねてい
る）、ソース線、及び素子分離絶縁膜の配置関係を模式
的に示している。例えば、図４９に示したフローティン
グゲート４１１，４１２，４２１は、図４８に示したメ
モリセルＭＣ１１，ＭＣ１２，ＭＣ２１がそれぞれ備え
るメモリセルトランジスタの各フローティングゲートＦ
Ｇに対応する。
【００１０】また、例えば、図４９に示したソース領域
Ｓａは、図４８に示したメモリセルＭＣ１１，ＭＣ２１
がそれぞれ備えるメモリセルトランジスタの各ソースＳ
に対応し、図４９に示したソース領域Ｓｄは、図４８に
示したメモリセルＭＣ３１，ＭＣ４１がそれぞれ備える
メモリセルトランジスタの各ソースＳに対応する。
Ｓａは、図４８に示したメモリセルＭＣ１１，ＭＣ２１
がそれぞれ備えるメモリセルトランジスタの各ソースＳ
に対応し、図４９に示したソース領域Ｓｄは、図４８に
示したメモリセルＭＣ３１，ＭＣ４１がそれぞれ備える
メモリセルトランジスタの各ソースＳに対応する。
【００１１】また、例えば、図４９に示したドレイン領
域Ｄａは、図４８に示したメモリセルＭＣ２１，ＭＣ３
１がそれぞれ備えるメモリセルトランジスタの各ドレイ
ンＤに対応し、図４９に示したドレイン領域Ｄｄは、図
４８に示したメモリセルＭＣ４１，ＭＣ５１がそれぞれ
備えるメモリセルトランジスタの各ドレインＤに対応す
る。
域Ｄａは、図４８に示したメモリセルＭＣ２１，ＭＣ３
１がそれぞれ備えるメモリセルトランジスタの各ドレイ
ンＤに対応し、図４９に示したドレイン領域Ｄｄは、図
４８に示したメモリセルＭＣ４１，ＭＣ５１がそれぞれ
備えるメモリセルトランジスタの各ドレインＤに対応す
る。
【００１２】図４９を参照して、ソース線ＳＬ１０１，
ＳＬ１０２はソース領域Ｓａ〜Ｓｃを含み、ソース線Ｓ
Ｌ１０３，ＳＬ１０４はソース領域Ｓｄ〜Ｓｆを含み、
ソース線ＳＬ１０５はソース領域Ｓｇ〜Ｓｉを含む。ソ
ース線ＳＬ１０１〜ＳＬ１０５は、素子分離絶縁膜１１
２が形成されていない領域を各行間に設けることによっ
て形成される。
ＳＬ１０２はソース領域Ｓａ〜Ｓｃを含み、ソース線Ｓ
Ｌ１０３，ＳＬ１０４はソース領域Ｓｄ〜Ｓｆを含み、
ソース線ＳＬ１０５はソース領域Ｓｇ〜Ｓｉを含む。ソ
ース線ＳＬ１０１〜ＳＬ１０５は、素子分離絶縁膜１１
２が形成されていない領域を各行間に設けることによっ
て形成される。
【００１３】図５０は、図４９に示した線分Ｘ１００に
沿った位置における断面構造を示す断面図である。ソー
ス領域Ｓａとソース領域Ｓｂとは、完全分離型の素子分
離絶縁膜１１２によって、互いに分離されている。
沿った位置における断面構造を示す断面図である。ソー
ス領域Ｓａとソース領域Ｓｂとは、完全分離型の素子分
離絶縁膜１１２によって、互いに分離されている。
【００１４】
【発明が解決しようとする課題】しかし、このような従
来の不揮発性半導体記憶装置には、以下のような問題が
あった。図４７を参照して、この問題を説明する。上記
の通り、データの書き込み動作においては、ソース領域
１０２ｓに接地電位を印加した状態で、ドレイン領域１
０２ｄ及びコントロールゲート１０６に高電圧を印加す
る。このとき、衝突イオン化現象によって、チャネル領
域及びドレイン領域１０２ｄの近傍に多数の電子−正孔
対が発生する。
来の不揮発性半導体記憶装置には、以下のような問題が
あった。図４７を参照して、この問題を説明する。上記
の通り、データの書き込み動作においては、ソース領域
１０２ｓに接地電位を印加した状態で、ドレイン領域１
０２ｄ及びコントロールゲート１０６に高電圧を印加す
る。このとき、衝突イオン化現象によって、チャネル領
域及びドレイン領域１０２ｄの近傍に多数の電子−正孔
対が発生する。
【００１５】ＳＯＩ基板を用いた従来の不揮発性半導体
記憶装置においては、ボディ領域は電気的にフローティ
ングな状態であるため、正孔はボディ領域内に蓄積され
る。そのため、ボディ電位が上昇することによって、ソ
ース領域１０２ｓ、ドレイン領域１０２ｄ、及びボディ
領域から成る寄生バイポーラトランジスタが駆動し、そ
の結果、ソース領域１０２ｓからドレイン領域１０２ｄ
に向かって寄生バイポーラ電流が流れて、誤動作が生じ
る。このように従来の不揮発性半導体記憶装置による
と、ボディ領域が電気的にフローティングな状態である
ことに起因して、ボディ領域内に正孔が蓄積されること
によって寄生バイポーラトランジスタが駆動して、誤動
作が生じるという問題があった。
記憶装置においては、ボディ領域は電気的にフローティ
ングな状態であるため、正孔はボディ領域内に蓄積され
る。そのため、ボディ電位が上昇することによって、ソ
ース領域１０２ｓ、ドレイン領域１０２ｄ、及びボディ
領域から成る寄生バイポーラトランジスタが駆動し、そ
の結果、ソース領域１０２ｓからドレイン領域１０２ｄ
に向かって寄生バイポーラ電流が流れて、誤動作が生じ
る。このように従来の不揮発性半導体記憶装置による
と、ボディ領域が電気的にフローティングな状態である
ことに起因して、ボディ領域内に正孔が蓄積されること
によって寄生バイポーラトランジスタが駆動して、誤動
作が生じるという問題があった。
【００１６】本発明は、かかる問題を解決するために成
されたものであり、ボディ領域内に正孔が蓄積されるこ
とを回避することにより、寄生バイポーラトランジスタ
の駆動に起因する誤動作が生じることのない不揮発性半
導体記憶装置を得ることを主な目的とするものである。
されたものであり、ボディ領域内に正孔が蓄積されるこ
とを回避することにより、寄生バイポーラトランジスタ
の駆動に起因する誤動作が生じることのない不揮発性半
導体記憶装置を得ることを主な目的とするものである。
【００１７】
【課題を解決するための手段】この発明のうち請求項１
に記載の不揮発性半導体記憶装置は、半導体基板、絶縁
層、及び半導体層がこの順に積層されたＳＯＩ基板と、
それぞれが、互いに離間して半導体層の主面内に形成さ
れたソース領域及びドレイン領域、ソース領域とドレイ
ン領域とに挟まれる部分のボディ領域上に絶縁膜を介し
て形成された第１のゲート電極、及び、第１のゲート電
極上に絶縁膜を介して形成された第２のゲート電極を有
する、行列状に配置された複数のメモリセルトランジス
タと、半導体層の主面内において、メモリセルトランジ
スタのソース領域とドレイン領域とが並ぶ方向に垂直な
行方向に互いに隣接するメモリセルトランジスタ同士の
間に形成された、絶縁層に達しない底面を有する素子分
離絶縁膜と、半導体層内において、行方向に互いに隣接
するメモリセルトランジスタがそれぞれ有するソース領
域同士の間に形成され、ソース領域と同一導電型の不純
物導入領域とを備えるものである。
に記載の不揮発性半導体記憶装置は、半導体基板、絶縁
層、及び半導体層がこの順に積層されたＳＯＩ基板と、
それぞれが、互いに離間して半導体層の主面内に形成さ
れたソース領域及びドレイン領域、ソース領域とドレイ
ン領域とに挟まれる部分のボディ領域上に絶縁膜を介し
て形成された第１のゲート電極、及び、第１のゲート電
極上に絶縁膜を介して形成された第２のゲート電極を有
する、行列状に配置された複数のメモリセルトランジス
タと、半導体層の主面内において、メモリセルトランジ
スタのソース領域とドレイン領域とが並ぶ方向に垂直な
行方向に互いに隣接するメモリセルトランジスタ同士の
間に形成された、絶縁層に達しない底面を有する素子分
離絶縁膜と、半導体層内において、行方向に互いに隣接
するメモリセルトランジスタがそれぞれ有するソース領
域同士の間に形成され、ソース領域と同一導電型の不純
物導入領域とを備えるものである。
【００１８】また、この発明のうち請求項２に記載の不
揮発性半導体記憶装置は、請求項１に記載の不揮発性半
導体記憶装置であって、ソース領域、あるいはソース領
域と半導体層とのｐｎ接合部に生じる空乏層は、絶縁層
に到達しないことを特徴とするものである。
揮発性半導体記憶装置は、請求項１に記載の不揮発性半
導体記憶装置であって、ソース領域、あるいはソース領
域と半導体層とのｐｎ接合部に生じる空乏層は、絶縁層
に到達しないことを特徴とするものである。
【００１９】また、この発明のうち請求項３に記載の不
揮発性半導体記憶装置は、請求項２に記載の不揮発性半
導体記憶装置であって、ドレイン領域、あるいはドレイ
ン領域と半導体層とのｐｎ接合部に生じる空乏層は、絶
縁層に到達しないことを特徴とするものである。
揮発性半導体記憶装置は、請求項２に記載の不揮発性半
導体記憶装置であって、ドレイン領域、あるいはドレイ
ン領域と半導体層とのｐｎ接合部に生じる空乏層は、絶
縁層に到達しないことを特徴とするものである。
【００２０】また、この発明のうち請求項４に記載の不
揮発性半導体記憶装置は、請求項２に記載の不揮発性半
導体記憶装置であって、ドレイン領域、あるいはドレイ
ン領域と半導体層とのｐｎ接合部に生じる空乏層は、絶
縁層に到達することを特徴とするものである。
揮発性半導体記憶装置は、請求項２に記載の不揮発性半
導体記憶装置であって、ドレイン領域、あるいはドレイ
ン領域と半導体層とのｐｎ接合部に生じる空乏層は、絶
縁層に到達することを特徴とするものである。
【００２１】また、この発明のうち請求項５に記載の不
揮発性半導体記憶装置は、請求項１に記載の不揮発性半
導体記憶装置であって、ソース領域及びドレイン領域、
あるいはソース領域及びドレイン領域と半導体層とのｐ
ｎ接合部にそれぞれ生じる空乏層は、いずれも絶縁層に
到達し、不揮発性半導体記憶装置は、同一の行に属する
複数のメモリセルトランジスタがそれぞれ有する第２の
ゲート電極に共通して接続されたワード線と、同一の行
に属する複数のメモリセルトランジスタがそれぞれ有す
るボディ領域を繋ぐボディ線と、ワード線に接続され、
ワード線に第１の駆動信号を供給する第１の駆動回路
と、ボディ線に接続され、ボディ線に第２の駆動信号を
供給する第２の駆動回路とをさらに備えることを特徴と
するものである。
揮発性半導体記憶装置は、請求項１に記載の不揮発性半
導体記憶装置であって、ソース領域及びドレイン領域、
あるいはソース領域及びドレイン領域と半導体層とのｐ
ｎ接合部にそれぞれ生じる空乏層は、いずれも絶縁層に
到達し、不揮発性半導体記憶装置は、同一の行に属する
複数のメモリセルトランジスタがそれぞれ有する第２の
ゲート電極に共通して接続されたワード線と、同一の行
に属する複数のメモリセルトランジスタがそれぞれ有す
るボディ領域を繋ぐボディ線と、ワード線に接続され、
ワード線に第１の駆動信号を供給する第１の駆動回路
と、ボディ線に接続され、ボディ線に第２の駆動信号を
供給する第２の駆動回路とをさらに備えることを特徴と
するものである。
【００２２】また、この発明のうち請求項６に記載の不
揮発性半導体記憶装置は、請求項５に記載の不揮発性半
導体記憶装置であって、第１及び第２の駆動回路は、メ
モリセルトランジスタをそれぞれ含む複数のメモリセル
が配置されたメモリセルアレイ部を挟んで、互いに反対
側に配置されていることを特徴とするものである。
揮発性半導体記憶装置は、請求項５に記載の不揮発性半
導体記憶装置であって、第１及び第２の駆動回路は、メ
モリセルトランジスタをそれぞれ含む複数のメモリセル
が配置されたメモリセルアレイ部を挟んで、互いに反対
側に配置されていることを特徴とするものである。
【００２３】また、この発明のうち請求項７に記載の不
揮発性半導体記憶装置は、半導体基板、絶縁層、及び半
導体層がこの順に積層されたＳＯＩ基板と、それぞれ
が、互いに離間して半導体層の主面内に形成されたソー
ス領域及びドレイン領域、ソース領域とドレイン領域と
に挟まれる部分のボディ領域上に絶縁膜を介して形成さ
れた第１のゲート電極、及び、第１のゲート電極上に絶
縁膜を介して形成されたコントロールゲートを有する、
行列状に配置された複数のメモリセルトランジスタと、
半導体層の主面内において、メモリセルトランジスタの
ソース領域とドレイン領域とが並ぶ方向に垂直な行方向
に互いに隣接するメモリセルトランジスタ同士の間に形
成され、絶縁層に達しない底面を有する素子分離絶縁膜
とを備え、ソース領域、あるいはソース領域と半導体層
とのｐｎ接合部に生じる空乏層は、絶縁層に到達せず、
ドレイン領域、あるいはドレイン領域と半導体層とのｐ
ｎ接合部に生じる空乏層は、絶縁層に到達することを特
徴とするものである。
揮発性半導体記憶装置は、半導体基板、絶縁層、及び半
導体層がこの順に積層されたＳＯＩ基板と、それぞれ
が、互いに離間して半導体層の主面内に形成されたソー
ス領域及びドレイン領域、ソース領域とドレイン領域と
に挟まれる部分のボディ領域上に絶縁膜を介して形成さ
れた第１のゲート電極、及び、第１のゲート電極上に絶
縁膜を介して形成されたコントロールゲートを有する、
行列状に配置された複数のメモリセルトランジスタと、
半導体層の主面内において、メモリセルトランジスタの
ソース領域とドレイン領域とが並ぶ方向に垂直な行方向
に互いに隣接するメモリセルトランジスタ同士の間に形
成され、絶縁層に達しない底面を有する素子分離絶縁膜
とを備え、ソース領域、あるいはソース領域と半導体層
とのｐｎ接合部に生じる空乏層は、絶縁層に到達せず、
ドレイン領域、あるいはドレイン領域と半導体層とのｐ
ｎ接合部に生じる空乏層は、絶縁層に到達することを特
徴とするものである。
【００２４】また、この発明のうち請求項８に記載の不
揮発性半導体記憶装置は、半導体基板、絶縁層、及び半
導体層がこの順に積層されたＳＯＩ基板と、それぞれ
が、互いに離間して半導体層の主面内に形成されたソー
ス領域及びドレイン領域、ソース領域とドレイン領域と
に挟まれる部分のボディ領域上に絶縁膜を介して形成さ
れた第１のゲート電極、及び、第１のゲート電極上に絶
縁膜を介して形成された第２のゲート電極を有する、行
列状に配置された複数のメモリセルトランジスタと、半
導体層の主面内において、メモリセルトランジスタのソ
ース領域とドレイン領域とが並ぶ方向に垂直な行方向に
互いに隣接するメモリセルトランジスタ同士の間に形成
され、絶縁層に達しない底面を有する素子分離絶縁膜
と、同一の行に属する複数のメモリセルトランジスタが
それぞれ有する第２のゲート電極に共通して接続された
ワード線と、同一の行に属する複数のメモリセルトラン
ジスタがそれぞれ有するボディ領域を繋ぐボディ線と、
ワード線に接続され、ワード線に第１の駆動信号を供給
する第１の駆動回路と、ボディ線に接続され、ボディ線
に第２の駆動信号を供給する第２の駆動回路とを備え、
ソース領域及びドレイン領域、あるいはソース領域及び
ドレイン領域と半導体層とのｐｎ接合部にそれぞれ生じ
る空乏層は、いずれも絶縁層に到達するものである。
揮発性半導体記憶装置は、半導体基板、絶縁層、及び半
導体層がこの順に積層されたＳＯＩ基板と、それぞれ
が、互いに離間して半導体層の主面内に形成されたソー
ス領域及びドレイン領域、ソース領域とドレイン領域と
に挟まれる部分のボディ領域上に絶縁膜を介して形成さ
れた第１のゲート電極、及び、第１のゲート電極上に絶
縁膜を介して形成された第２のゲート電極を有する、行
列状に配置された複数のメモリセルトランジスタと、半
導体層の主面内において、メモリセルトランジスタのソ
ース領域とドレイン領域とが並ぶ方向に垂直な行方向に
互いに隣接するメモリセルトランジスタ同士の間に形成
され、絶縁層に達しない底面を有する素子分離絶縁膜
と、同一の行に属する複数のメモリセルトランジスタが
それぞれ有する第２のゲート電極に共通して接続された
ワード線と、同一の行に属する複数のメモリセルトラン
ジスタがそれぞれ有するボディ領域を繋ぐボディ線と、
ワード線に接続され、ワード線に第１の駆動信号を供給
する第１の駆動回路と、ボディ線に接続され、ボディ線
に第２の駆動信号を供給する第２の駆動回路とを備え、
ソース領域及びドレイン領域、あるいはソース領域及び
ドレイン領域と半導体層とのｐｎ接合部にそれぞれ生じ
る空乏層は、いずれも絶縁層に到達するものである。
【００２５】また、この発明のうち請求項９に記載の不
揮発性半導体記憶装置は、請求項８に記載の不揮発性半
導体記憶装置であって、第１及び第２の駆動回路は、メ
モリセルトランジスタをそれぞれ含む複数のメモリセル
が配置されたメモリセルアレイ部を挟んで、互いに反対
側に配置されていることを特徴とするものである。
揮発性半導体記憶装置は、請求項８に記載の不揮発性半
導体記憶装置であって、第１及び第２の駆動回路は、メ
モリセルトランジスタをそれぞれ含む複数のメモリセル
が配置されたメモリセルアレイ部を挟んで、互いに反対
側に配置されていることを特徴とするものである。
【００２６】また、この発明のうち請求項１０に記載の
不揮発性半導体記憶装置は、請求項５，６，８，９のい
ずれか一つに記載の不揮発性半導体記憶装置であって、
第２の駆動回路は、データの読み出し時に選択されたボ
ディ線に対しては、第２の駆動信号として第１の電位を
供給し、非選択のボディ線に対しては、第２の駆動信号
として、接地電位あるいは第１の電位と逆極性の第２の
電位を供給することを特徴とするものである。
不揮発性半導体記憶装置は、請求項５，６，８，９のい
ずれか一つに記載の不揮発性半導体記憶装置であって、
第２の駆動回路は、データの読み出し時に選択されたボ
ディ線に対しては、第２の駆動信号として第１の電位を
供給し、非選択のボディ線に対しては、第２の駆動信号
として、接地電位あるいは第１の電位と逆極性の第２の
電位を供給することを特徴とするものである。
【００２７】また、この発明のうち請求項１１に記載の
不揮発性半導体記憶装置は、請求項５，６，８〜１０の
いずれか一つに記載の不揮発性半導体記憶装置であっ
て、第２の駆動回路は、第１の駆動回路がワード線に第
１の駆動信号を供給するに先立って、ボディ線に第２の
駆動信号を供給することを特徴とするものである。
不揮発性半導体記憶装置は、請求項５，６，８〜１０の
いずれか一つに記載の不揮発性半導体記憶装置であっ
て、第２の駆動回路は、第１の駆動回路がワード線に第
１の駆動信号を供給するに先立って、ボディ線に第２の
駆動信号を供給することを特徴とするものである。
【００２８】また、この発明のうち請求項１２に記載の
不揮発性半導体記憶装置は、請求項７〜１１のいずれか
一つに記載の不揮発性半導体記憶装置であって、半導体
層内において、行方向に互いに隣接するメモリセルトラ
ンジスタがそれぞれ有するソース領域同士の間に形成さ
れ、ソース領域と同一導電型の不純物導入領域をさらに
備えることを特徴とするものである。
不揮発性半導体記憶装置は、請求項７〜１１のいずれか
一つに記載の不揮発性半導体記憶装置であって、半導体
層内において、行方向に互いに隣接するメモリセルトラ
ンジスタがそれぞれ有するソース領域同士の間に形成さ
れ、ソース領域と同一導電型の不純物導入領域をさらに
備えることを特徴とするものである。
【００２９】また、この発明のうち請求項１３に記載の
半導体集積回路は、半導体基板、絶縁層、及び半導体層
がこの順に積層されたＳＯＩ基板と、ＳＯＩ基板のメモ
リセルアレイ部に形成された、複数のメモリセルトラン
ジスタと、ＳＯＩ基板の低電圧部に形成され、メモリセ
ルトランジスタの駆動電圧よりも低い電圧で駆動される
複数の低電圧トランジスタとを備え、メモリセルトラン
ジスタ及び低電圧トランジスタは、互いに離間して半導
体層内に形成されたソース領域及びドレイン領域をそれ
ぞれ有し、メモリセルトランジスタの、ソース領域、あ
るいはソース領域と半導体層とのｐｎ接合部に生じる空
乏層は、絶縁層に到達せず、低電圧トランジスタの、ソ
ース領域及びドレイン領域、あるいはソース領域及びド
レイン領域と半導体層とのｐｎ接合部にそれぞれ生じる
空乏層は、絶縁層に到達するものである。
半導体集積回路は、半導体基板、絶縁層、及び半導体層
がこの順に積層されたＳＯＩ基板と、ＳＯＩ基板のメモ
リセルアレイ部に形成された、複数のメモリセルトラン
ジスタと、ＳＯＩ基板の低電圧部に形成され、メモリセ
ルトランジスタの駆動電圧よりも低い電圧で駆動される
複数の低電圧トランジスタとを備え、メモリセルトラン
ジスタ及び低電圧トランジスタは、互いに離間して半導
体層内に形成されたソース領域及びドレイン領域をそれ
ぞれ有し、メモリセルトランジスタの、ソース領域、あ
るいはソース領域と半導体層とのｐｎ接合部に生じる空
乏層は、絶縁層に到達せず、低電圧トランジスタの、ソ
ース領域及びドレイン領域、あるいはソース領域及びド
レイン領域と半導体層とのｐｎ接合部にそれぞれ生じる
空乏層は、絶縁層に到達するものである。
【００３０】また、この発明のうち請求項１４に記載の
半導体集積回路は、請求項１３に記載の半導体集積回路
であって、半導体層の主面から、低電圧トランジスタの
ソース領域及びドレイン領域の底面までの深さは、半導
体層の主面から、メモリセルトランジスタのソース領域
の底面までの深さよりも深いことを特徴とするものであ
る。
半導体集積回路は、請求項１３に記載の半導体集積回路
であって、半導体層の主面から、低電圧トランジスタの
ソース領域及びドレイン領域の底面までの深さは、半導
体層の主面から、メモリセルトランジスタのソース領域
の底面までの深さよりも深いことを特徴とするものであ
る。
【００３１】また、この発明のうち請求項１５に記載の
半導体集積回路は、請求項１３に記載の半導体集積回路
であって、低電圧部における半導体層の膜厚は、メモリ
セルアレイ部における半導体層の膜厚よりも薄いことを
特徴とするものである。
半導体集積回路は、請求項１３に記載の半導体集積回路
であって、低電圧部における半導体層の膜厚は、メモリ
セルアレイ部における半導体層の膜厚よりも薄いことを
特徴とするものである。
【００３２】また、この発明のうち請求項１６に記載の
半導体集積回路は、請求項１３〜１５のいずれか一つに
記載の半導体集積回路であって、半導体層内において、
メモリセルアレイ部と低電圧部との境界部分に形成さ
れ、底面が絶縁層に達する素子分離絶縁膜をさらに備え
ることを特徴とするものである。
半導体集積回路は、請求項１３〜１５のいずれか一つに
記載の半導体集積回路であって、半導体層内において、
メモリセルアレイ部と低電圧部との境界部分に形成さ
れ、底面が絶縁層に達する素子分離絶縁膜をさらに備え
ることを特徴とするものである。
【００３３】また、この発明のうち請求項１７に記載の
半導体集積回路は、複数のメモリセルトランジスタが形
成されたメモリセルアレイ部と、メモリセルトランジス
タよりも低い電圧で駆動される複数の低電圧トランジス
タが形成された低電圧部と、低電圧トランジスタよりも
高い電圧で駆動される複数の高電圧トランジスタが形成
された高電圧部とを有する基板を備え、高電圧部及び低
電圧部は、メモリセルアレイ部を挟んで配置されている
ことを特徴とするものである。
半導体集積回路は、複数のメモリセルトランジスタが形
成されたメモリセルアレイ部と、メモリセルトランジス
タよりも低い電圧で駆動される複数の低電圧トランジス
タが形成された低電圧部と、低電圧トランジスタよりも
高い電圧で駆動される複数の高電圧トランジスタが形成
された高電圧部とを有する基板を備え、高電圧部及び低
電圧部は、メモリセルアレイ部を挟んで配置されている
ことを特徴とするものである。
【００３４】また、この発明のうち請求項１８に記載の
半導体集積回路は、請求項１７に記載の半導体集積回路
であって、低電圧部は、複数の回路ブロックに分割され
ており、高周波回路が形成された高周波回路部は、高電
圧部から最も遠い箇所に配置された回路ブロック内に設
けられていることを特徴とするものである。
半導体集積回路は、請求項１７に記載の半導体集積回路
であって、低電圧部は、複数の回路ブロックに分割され
ており、高周波回路が形成された高周波回路部は、高電
圧部から最も遠い箇所に配置された回路ブロック内に設
けられていることを特徴とするものである。
【００３５】また、この発明のうち請求項１９に記載の
半導体集積回路は、請求項１８に記載の半導体集積回路
であって、基板は、半導体基板、絶縁層、及び半導体層
がこの順に積層されたＳＯＩ基板であり、半導体集積回
路は、半導体層内において、メモリセルアレイ部、低電
圧部、及び高電圧部の各境界部分に形成された、絶縁層
に達する底面を有する第１の素子分離絶縁膜と、半導体
層内において高周波回路部と他の領域との境界部分に形
成され、絶縁層に達する底面を有し、第１の素子分離絶
縁膜よりも幅広の第２の素子分離絶縁膜とをさらに備え
ることを特徴とするものである。
半導体集積回路は、請求項１８に記載の半導体集積回路
であって、基板は、半導体基板、絶縁層、及び半導体層
がこの順に積層されたＳＯＩ基板であり、半導体集積回
路は、半導体層内において、メモリセルアレイ部、低電
圧部、及び高電圧部の各境界部分に形成された、絶縁層
に達する底面を有する第１の素子分離絶縁膜と、半導体
層内において高周波回路部と他の領域との境界部分に形
成され、絶縁層に達する底面を有し、第１の素子分離絶
縁膜よりも幅広の第２の素子分離絶縁膜とをさらに備え
ることを特徴とするものである。
【００３６】また、この発明のうち請求項２０に記載の
半導体集積回路は、請求項１７に記載の半導体集積回路
であって、基板は、半導体基板、絶縁層、及び半導体層
がこの順に積層されたＳＯＩ基板であり、半導体集積回
路は、半導体層の主面内において、互いに隣接するメモ
リセルトランジスタ同士の間に形成された、絶縁層に達
しない底面を有する第１の素子分離絶縁膜と、半導体層
の主面内において、互いに隣接する低電圧トランジスタ
同士の間に形成され、絶縁層に達しない底面を有する第
２の素子分離絶縁膜とをさらに備え、半導体層の主面か
ら第１の素子分離絶縁膜の底面までの深さは、半導体層
の主面から第２の素子分離絶縁膜の底面までの深さより
も深いことを特徴とするものである。
半導体集積回路は、請求項１７に記載の半導体集積回路
であって、基板は、半導体基板、絶縁層、及び半導体層
がこの順に積層されたＳＯＩ基板であり、半導体集積回
路は、半導体層の主面内において、互いに隣接するメモ
リセルトランジスタ同士の間に形成された、絶縁層に達
しない底面を有する第１の素子分離絶縁膜と、半導体層
の主面内において、互いに隣接する低電圧トランジスタ
同士の間に形成され、絶縁層に達しない底面を有する第
２の素子分離絶縁膜とをさらに備え、半導体層の主面か
ら第１の素子分離絶縁膜の底面までの深さは、半導体層
の主面から第２の素子分離絶縁膜の底面までの深さより
も深いことを特徴とするものである。
【００３７】また、この発明のうち請求項２１に記載の
半導体集積回路は、請求項１７に記載の半導体集積回路
であって、基板は、半導体基板、絶縁層、及び半導体層
がこの順に積層されたＳＯＩ基板であり、半導体集積回
路は、半導体層の主面内において、互いに隣接するメモ
リセルトランジスタ同士の間に形成され、底面に隣接し
て第１のチャネルカット層が形成された第１の素子分離
絶縁膜と、半導体層の主面内において、互いに隣接する
低電圧トランジスタ同士の間に形成され、底面に隣接し
て第２のチャネルカット層が形成された第２の素子分離
絶縁膜とをさらに備え、第１のチャネルカット層の不純
物濃度は、第２のチャネルカット層の不純物濃度よりも
高いことを特徴とするものである。
半導体集積回路は、請求項１７に記載の半導体集積回路
であって、基板は、半導体基板、絶縁層、及び半導体層
がこの順に積層されたＳＯＩ基板であり、半導体集積回
路は、半導体層の主面内において、互いに隣接するメモ
リセルトランジスタ同士の間に形成され、底面に隣接し
て第１のチャネルカット層が形成された第１の素子分離
絶縁膜と、半導体層の主面内において、互いに隣接する
低電圧トランジスタ同士の間に形成され、底面に隣接し
て第２のチャネルカット層が形成された第２の素子分離
絶縁膜とをさらに備え、第１のチャネルカット層の不純
物濃度は、第２のチャネルカット層の不純物濃度よりも
高いことを特徴とするものである。
【００３８】また、この発明のうち請求項２２に記載の
半導体集積回路は、請求項１７に記載の半導体集積回路
であって、メモリセルトランジスタのしきい値電圧は、
低電圧トランジスタのしきい値電圧よりも高いことを特
徴とするものである。
半導体集積回路は、請求項１７に記載の半導体集積回路
であって、メモリセルトランジスタのしきい値電圧は、
低電圧トランジスタのしきい値電圧よりも高いことを特
徴とするものである。
【００３９】また、この発明のうち請求項２３に記載の
半導体集積回路は、半導体基板、絶縁層、及び半導体層
がこの順に積層され、複数のメモリセルトランジスタが
形成されたメモリセルアレイ部と、メモリセルトランジ
スタよりも低い電圧で駆動される複数の低電圧トランジ
スタが形成された低電圧部と、低電圧トランジスタより
も高い電圧で駆動される複数の高電圧トランジスタが形
成された高電圧部とを有するＳＯＩ基板と、半導体層内
において、メモリセルアレイ部、低電圧部、及び高電圧
部の各境界部分に形成された、底面が絶縁層に達する第
１の素子分離絶縁膜とを備えるものである。
半導体集積回路は、半導体基板、絶縁層、及び半導体層
がこの順に積層され、複数のメモリセルトランジスタが
形成されたメモリセルアレイ部と、メモリセルトランジ
スタよりも低い電圧で駆動される複数の低電圧トランジ
スタが形成された低電圧部と、低電圧トランジスタより
も高い電圧で駆動される複数の高電圧トランジスタが形
成された高電圧部とを有するＳＯＩ基板と、半導体層内
において、メモリセルアレイ部、低電圧部、及び高電圧
部の各境界部分に形成された、底面が絶縁層に達する第
１の素子分離絶縁膜とを備えるものである。
【００４０】また、この発明のうち請求項２４に記載の
半導体集積回路は、請求項２３に記載の半導体集積回路
であって、高電圧部は、低電圧部に隣接する部分を一部
に有し、半導体集積回路は、部分における半導体層内に
形成され、絶縁層に達する底面を有し、第１の素子分離
絶縁膜よりも幅広の第２の素子分離絶縁膜をさらに備え
ることを特徴とするものである。
半導体集積回路は、請求項２３に記載の半導体集積回路
であって、高電圧部は、低電圧部に隣接する部分を一部
に有し、半導体集積回路は、部分における半導体層内に
形成され、絶縁層に達する底面を有し、第１の素子分離
絶縁膜よりも幅広の第２の素子分離絶縁膜をさらに備え
ることを特徴とするものである。
【００４１】
【発明の実施の形態】実施の形態１．図１は、本発明の
実施の形態１に係るフラッシュメモリの、メモリセルト
ランジスタの構造を示す断面図である。ＳＯＩ基板１
は、シリコン基板２、ＢＯＸ層３、及びシリコン層４が
この順に積層された積層構造を成している。シリコン層
４の上面内には、底面がＢＯＸ層３の上面に達しない、
部分トレンチ分離型（以下、単に「部分分離型」と称す
る）の素子分離絶縁膜５が、選択的に形成されている。
また、素子分離絶縁膜５によって規定される素子形成領
域において、シリコン層４の上面内には、ボディ領域７
０を挟んで対を成すソース領域及びドレイン領域（図１
には現れない）が形成されている。また、ボディ領域７
０が形成されている部分のシリコン層４の上面上には、
ゲート酸化膜６、フローティングゲート７、絶縁膜８、
及びコントロールゲート９がこの順に積層された積層構
造が形成されている。該積層構造の側面に、絶縁膜から
成るサイドウォール１１（図１には現れない）が形成さ
れることにより、ゲート電極構造が構成される。
実施の形態１に係るフラッシュメモリの、メモリセルト
ランジスタの構造を示す断面図である。ＳＯＩ基板１
は、シリコン基板２、ＢＯＸ層３、及びシリコン層４が
この順に積層された積層構造を成している。シリコン層
４の上面内には、底面がＢＯＸ層３の上面に達しない、
部分トレンチ分離型（以下、単に「部分分離型」と称す
る）の素子分離絶縁膜５が、選択的に形成されている。
また、素子分離絶縁膜５によって規定される素子形成領
域において、シリコン層４の上面内には、ボディ領域７
０を挟んで対を成すソース領域及びドレイン領域（図１
には現れない）が形成されている。また、ボディ領域７
０が形成されている部分のシリコン層４の上面上には、
ゲート酸化膜６、フローティングゲート７、絶縁膜８、
及びコントロールゲート９がこの順に積層された積層構
造が形成されている。該積層構造の側面に、絶縁膜から
成るサイドウォール１１（図１には現れない）が形成さ
れることにより、ゲート電極構造が構成される。
【００４２】このように、互いに隣接するメモリセル同
士を分離するための素子分離絶縁膜として、完全分離型
の素子分離絶縁膜ではなく、部分分離型の素子分離絶縁
膜５を採用することにより、素子分離絶縁膜５の底面と
ＢＯＸ層３の上面との間に位置する部分のシリコン層４
を介して、ボディ領域７０の電位を外部から固定するこ
とができる。従って、ボディ領域７０内に正孔が蓄積さ
れることに起因する上記誤動作を回避することができ、
ソース−ドレイン間の耐圧を高めることができる。その
結果、高電圧を用いてデータの書き込み動作及び読み出
し動作を実行し得るメモリセルトランジスタを得ること
ができる。
士を分離するための素子分離絶縁膜として、完全分離型
の素子分離絶縁膜ではなく、部分分離型の素子分離絶縁
膜５を採用することにより、素子分離絶縁膜５の底面と
ＢＯＸ層３の上面との間に位置する部分のシリコン層４
を介して、ボディ領域７０の電位を外部から固定するこ
とができる。従って、ボディ領域７０内に正孔が蓄積さ
れることに起因する上記誤動作を回避することができ、
ソース−ドレイン間の耐圧を高めることができる。その
結果、高電圧を用いてデータの書き込み動作及び読み出
し動作を実行し得るメモリセルトランジスタを得ること
ができる。
【００４３】また、メモリセルが形成されているメモリ
セルアレイ部のみならず、センスアンプ等の周辺回路が
形成されている周辺回路部においても、部分分離型の素
子分離絶縁膜５を採用することにより、同様にソース−
ドレイン間の耐圧を高めることができる。
セルアレイ部のみならず、センスアンプ等の周辺回路が
形成されている周辺回路部においても、部分分離型の素
子分離絶縁膜５を採用することにより、同様にソース−
ドレイン間の耐圧を高めることができる。
【００４４】図２は、フラッシュメモリのメモリセルア
レイの構成の一部を抜き出して示す回路図である。図２
では、５行×３列分の、合計１５個のメモリセルの構成
のみを示している。ここで、メモリセルアレイの「行」
とは、後述の図３を参照してメモリセルトランジスタの
ソース領域とドレイン領域とが並ぶ方向に垂直な方向を
「行方向」と規定した場合の「行」を意味する。また、
メモセルアレイの「列」とは、後述の図３を参照してメ
モリセルトランジスタのソース領域とドレイン領域とが
並ぶ方向を「列方向」と規定した場合の「列」を意味す
る。各メモリセルは、図１に示したメモリセルトランジ
スタをそれぞれ備えている。同一行に属するメモリセル
に関しては、各メモリセルトランジスタのコントロール
ゲートＣＧが、共通のワード線に接続されている。例え
ば、メモリセルＭＣ１１〜ＭＣ１３が備える各メモリセ
ルトランジスタのコントロールゲートＣＧは、ワード線
ＷＬ１に共通に接続されている。
レイの構成の一部を抜き出して示す回路図である。図２
では、５行×３列分の、合計１５個のメモリセルの構成
のみを示している。ここで、メモリセルアレイの「行」
とは、後述の図３を参照してメモリセルトランジスタの
ソース領域とドレイン領域とが並ぶ方向に垂直な方向を
「行方向」と規定した場合の「行」を意味する。また、
メモセルアレイの「列」とは、後述の図３を参照してメ
モリセルトランジスタのソース領域とドレイン領域とが
並ぶ方向を「列方向」と規定した場合の「列」を意味す
る。各メモリセルは、図１に示したメモリセルトランジ
スタをそれぞれ備えている。同一行に属するメモリセル
に関しては、各メモリセルトランジスタのコントロール
ゲートＣＧが、共通のワード線に接続されている。例え
ば、メモリセルＭＣ１１〜ＭＣ１３が備える各メモリセ
ルトランジスタのコントロールゲートＣＧは、ワード線
ＷＬ１に共通に接続されている。
【００４５】また、同一行に属するメモリセルに関し
て、各メモリセルトランジスタのソースＳは、共通のソ
ース線に接続されている。例えば、メモリセルＭＣ１１
〜ＭＣ１３が備える各メモリセルトランジスタのソース
Ｓは、ソース線ＳＬ１に共通に接続されている。また、
各行のソース線ＳＬ１〜ＳＬ５は、共通のソース線ＳＬ
０に接続されている。
て、各メモリセルトランジスタのソースＳは、共通のソ
ース線に接続されている。例えば、メモリセルＭＣ１１
〜ＭＣ１３が備える各メモリセルトランジスタのソース
Ｓは、ソース線ＳＬ１に共通に接続されている。また、
各行のソース線ＳＬ１〜ＳＬ５は、共通のソース線ＳＬ
０に接続されている。
【００４６】また、同一列に属するメモリセルに関して
は、各メモリセルトランジスタのドレインＤが、共通の
ビット線に接続されている。例えば、メモリセルＭＣ１
１〜ＭＣ５１が備える各メモリセルトランジスタのドレ
インＤは、ビット線ＢＬ１に共通に接続されている。
は、各メモリセルトランジスタのドレインＤが、共通の
ビット線に接続されている。例えば、メモリセルＭＣ１
１〜ＭＣ５１が備える各メモリセルトランジスタのドレ
インＤは、ビット線ＢＬ１に共通に接続されている。
【００４７】図３は、図２に示したメモリセルアレイの
構成を有する、本実施の形態１に係る不揮発性半導体記
憶装置の構造を示す上面図である。但し図３では、フロ
ーティングゲート、ワード線（コントロールゲートを兼
ねている）、ソース線、及び素子分離絶縁膜の配置関係
を模式的に示している。例えば、図３に示したフローテ
ィングゲート７１１，７１２，７２１は、図２に示した
メモリセルＭＣ１１，ＭＣ１２，ＭＣ２１がそれぞれ備
えるメモリセルトランジスタの各フローティングゲート
ＦＧに対応する。
構成を有する、本実施の形態１に係る不揮発性半導体記
憶装置の構造を示す上面図である。但し図３では、フロ
ーティングゲート、ワード線（コントロールゲートを兼
ねている）、ソース線、及び素子分離絶縁膜の配置関係
を模式的に示している。例えば、図３に示したフローテ
ィングゲート７１１，７１２，７２１は、図２に示した
メモリセルＭＣ１１，ＭＣ１２，ＭＣ２１がそれぞれ備
えるメモリセルトランジスタの各フローティングゲート
ＦＧに対応する。
【００４８】また、例えば、図３に示したソース領域Ｓ
ａは、図２に示したメモリセルＭＣ１１，ＭＣ２１がそ
れぞれ備えるメモリセルトランジスタの各ソースＳに対
応し、図３に示したソース領域Ｓｄは、図２に示したメ
モリセルＭＣ３１，ＭＣ４１がそれぞれ備えるメモリセ
ルトランジスタの各ソースＳに対応する。
ａは、図２に示したメモリセルＭＣ１１，ＭＣ２１がそ
れぞれ備えるメモリセルトランジスタの各ソースＳに対
応し、図３に示したソース領域Ｓｄは、図２に示したメ
モリセルＭＣ３１，ＭＣ４１がそれぞれ備えるメモリセ
ルトランジスタの各ソースＳに対応する。
【００４９】また、例えば、図３に示したドレイン領域
Ｄａは、図２に示したメモリセルＭＣ２１，ＭＣ３１が
それぞれ備えるメモリセルトランジスタの各ドレインＤ
に対応し、図３に示したドレイン領域Ｄｄは、図２に示
したメモリセルＭＣ４１，ＭＣ５１がそれぞれ備えるメ
モリセルトランジスタの各ドレインＤに対応する。
Ｄａは、図２に示したメモリセルＭＣ２１，ＭＣ３１が
それぞれ備えるメモリセルトランジスタの各ドレインＤ
に対応し、図３に示したドレイン領域Ｄｄは、図２に示
したメモリセルＭＣ４１，ＭＣ５１がそれぞれ備えるメ
モリセルトランジスタの各ドレインＤに対応する。
【００５０】図３を参照して、ソース線ＳＬ１，ＳＬ２
はソース領域Ｓａ〜Ｓｃを含み、ソース線ＳＬ３，ＳＬ
４はソース領域Ｓｄ〜Ｓｆを含み、ソース線ＳＬ５はソ
ース領域Ｓｇ〜Ｓｉを含む。素子分離絶縁膜５は、異な
る列に属するメモリセル同士を分離するように、各列間
に帯状に延在して形成されている。図３においては、素
子分離絶縁膜５が形成されている領域に、斜線のハッチ
ングを施している。
はソース領域Ｓａ〜Ｓｃを含み、ソース線ＳＬ３，ＳＬ
４はソース領域Ｓｄ〜Ｓｆを含み、ソース線ＳＬ５はソ
ース領域Ｓｇ〜Ｓｉを含む。素子分離絶縁膜５は、異な
る列に属するメモリセル同士を分離するように、各列間
に帯状に延在して形成されている。図３においては、素
子分離絶縁膜５が形成されている領域に、斜線のハッチ
ングを施している。
【００５１】同一行に属する全てのソース領域は、素子
分離絶縁膜５の底面とＢＯＸ層３の上面との間に位置す
る部分のシリコン層４を介して、互いに電気的に接続さ
れている。例えば、ソース領域Ｓａ〜Ｓｃは、上記部分
のシリコン層４を介して電気的に接続されており、これ
により、行方向に延在する帯状のソース線ＳＬ１，ＳＬ
２が構成されている。
分離絶縁膜５の底面とＢＯＸ層３の上面との間に位置す
る部分のシリコン層４を介して、互いに電気的に接続さ
れている。例えば、ソース領域Ｓａ〜Ｓｃは、上記部分
のシリコン層４を介して電気的に接続されており、これ
により、行方向に延在する帯状のソース線ＳＬ１，ＳＬ
２が構成されている。
【００５２】このように本実施の形態１に係る不揮発性
半導体記憶装置によれば、行方向に互いに隣接するソー
ス領域同士は、部分分離型の素子分離絶縁膜５の底面と
ＢＯＸ層３の上面との間に位置する部分のシリコン層４
を介して、互いに電気的に接続され、これによりソース
線ＳＬ１〜ＳＬ５が構成される。そのため、ソース線Ｓ
Ｌ１〜ＳＬ５を形成するにあたって、素子分離絶縁膜５
が形成されていない領域を各行間に設ける必要がないた
め、図４９に示した従来の不揮発性半導体記憶装置と比
較すると、メモリセルアレイ部の面積を削減することが
できる。
半導体記憶装置によれば、行方向に互いに隣接するソー
ス領域同士は、部分分離型の素子分離絶縁膜５の底面と
ＢＯＸ層３の上面との間に位置する部分のシリコン層４
を介して、互いに電気的に接続され、これによりソース
線ＳＬ１〜ＳＬ５が構成される。そのため、ソース線Ｓ
Ｌ１〜ＳＬ５を形成するにあたって、素子分離絶縁膜５
が形成されていない領域を各行間に設ける必要がないた
め、図４９に示した従来の不揮発性半導体記憶装置と比
較すると、メモリセルアレイ部の面積を削減することが
できる。
【００５３】図４は、図３に対応させて、本発明の実施
の形態１の変形例に係る不揮発性半導体記憶装置の構造
を示す上面図である。図４に示した不揮発性半導体記憶
装置は、図３に示した不揮発性半導体記憶装置を基礎と
して、行方向に互いに隣接するソース領域同士（例えば
ソース領域Ｓａとソース領域Ｓｂ）の間の素子分離絶縁
膜５を除去し、その部分を不純物導入のための窓として
使用することにより、素子分離絶縁膜５の除去により露
出した部分のシリコン層４内に、後述する不純物導入領
域１０を形成したものである。
の形態１の変形例に係る不揮発性半導体記憶装置の構造
を示す上面図である。図４に示した不揮発性半導体記憶
装置は、図３に示した不揮発性半導体記憶装置を基礎と
して、行方向に互いに隣接するソース領域同士（例えば
ソース領域Ｓａとソース領域Ｓｂ）の間の素子分離絶縁
膜５を除去し、その部分を不純物導入のための窓として
使用することにより、素子分離絶縁膜５の除去により露
出した部分のシリコン層４内に、後述する不純物導入領
域１０を形成したものである。
【００５４】図５〜８は、それぞれ図４に示した線分Ｘ
１〜Ｘ４に沿った位置における断面構造を示す断面図で
ある。図５を参照して、ボディ領域Ｂ１１とボディ領域
Ｂ１２とは、素子分離絶縁膜５の底面とＢＯＸ層３の上
面との間に位置する部分のシリコン層４を介して、互い
に電気的に接続されている。その結果、外部からシリコ
ン層４に電圧を印加することにより、ボディ領域Ｂ１
１，Ｂ１２の電位を同一の電位に固定することができ
る。
１〜Ｘ４に沿った位置における断面構造を示す断面図で
ある。図５を参照して、ボディ領域Ｂ１１とボディ領域
Ｂ１２とは、素子分離絶縁膜５の底面とＢＯＸ層３の上
面との間に位置する部分のシリコン層４を介して、互い
に電気的に接続されている。その結果、外部からシリコ
ン層４に電圧を印加することにより、ボディ領域Ｂ１
１，Ｂ１２の電位を同一の電位に固定することができ
る。
【００５５】図６を参照して、ソース領域Ｓｄとソース
領域Ｓｅとの間に位置するシリコン層４の上面内には、
素子分離絶縁膜５を除去したことによって生じる凹部が
形成されている。そして、素子分離絶縁膜５の除去によ
り露出した部分の、ソース領域Ｓｄとソース領域Ｓｅと
の間に位置するシリコン層４内には、ソース領域Ｓｄ，
Ｓｅと同一導電型の不純物導入領域１０が形成されてい
る。
領域Ｓｅとの間に位置するシリコン層４の上面内には、
素子分離絶縁膜５を除去したことによって生じる凹部が
形成されている。そして、素子分離絶縁膜５の除去によ
り露出した部分の、ソース領域Ｓｄとソース領域Ｓｅと
の間に位置するシリコン層４内には、ソース領域Ｓｄ，
Ｓｅと同一導電型の不純物導入領域１０が形成されてい
る。
【００５６】また、図８を参照して、ワード線ＷＬ３と
ワード線ＷＬ４との間の素子分離絶縁膜５が除去されて
いる。そして、素子分離絶縁膜５の除去により露出した
部分のシリコン層４内には、不純物導入領域１０が形成
されている。
ワード線ＷＬ４との間の素子分離絶縁膜５が除去されて
いる。そして、素子分離絶縁膜５の除去により露出した
部分のシリコン層４内には、不純物導入領域１０が形成
されている。
【００５７】不純物導入領域１０は、メモリセルトラン
ジスタを形成した後、素子分離絶縁膜５を除去して上記
凹部を形成し、その後、ソース領域と同一導電型の不純
物を、イオン注入法によって上記凹部の底面からシリコ
ン層４内に導入することによって形成される。なお、素
子分離絶縁膜５を除去するにあたっては、図６，８に示
したように、その下のシリコン層４が露出するまで完全
に除去してもよく、あるいは一部のみを除去してもよ
い。
ジスタを形成した後、素子分離絶縁膜５を除去して上記
凹部を形成し、その後、ソース領域と同一導電型の不純
物を、イオン注入法によって上記凹部の底面からシリコ
ン層４内に導入することによって形成される。なお、素
子分離絶縁膜５を除去するにあたっては、図６，８に示
したように、その下のシリコン層４が露出するまで完全
に除去してもよく、あるいは一部のみを除去してもよ
い。
【００５８】図６，８に示すように、不純物導入領域１
０は、その底面がＢＯＸ層３の上面に達するように形成
することが望ましい。これにより、不純物導入領域１０
の底面とシリコン層４との間にｐｎ接合容量が生じるこ
とを回避することができ、ソース線の寄生容量を低減で
きるため、動作の高速化及び消費電力の低減を図ること
ができる。
０は、その底面がＢＯＸ層３の上面に達するように形成
することが望ましい。これにより、不純物導入領域１０
の底面とシリコン層４との間にｐｎ接合容量が生じるこ
とを回避することができ、ソース線の寄生容量を低減で
きるため、動作の高速化及び消費電力の低減を図ること
ができる。
【００５９】図７を参照して、ソース領域Ｓａ，Ｓｄ，
Ｓｇ及びドレイン領域Ｄａ，Ｄｄは、ＢＯＸ層３の上面
に達している。ここで、「ソース領域及びドレイン領域
がＢＯＸ層の上面に達する」とは、ソース領域及びドレ
イン領域の不純物拡散領域自体がＢＯＸ層の上面にそれ
ぞれ到達する態様（図７）と、ソース領域及びドレイン
領域とシリコン層とのｐｎ接合部に生じる空乏層がＢＯ
Ｘ層の上面にそれぞれ到達する態様との両者を含む。こ
の点に関しては、本明細書において以下同様である。Ｂ
ＯＸ層３の上面に達するようにソース領域及びドレイン
領域を形成することにより、ソース領域及びドレイン領
域とシリコン層４との間に生じるｐｎ接合容量を低減す
ることができ、ソース線の寄生容量を低減できるため、
動作の高速化及び消費電力の低減を図ることができる。
Ｓｇ及びドレイン領域Ｄａ，Ｄｄは、ＢＯＸ層３の上面
に達している。ここで、「ソース領域及びドレイン領域
がＢＯＸ層の上面に達する」とは、ソース領域及びドレ
イン領域の不純物拡散領域自体がＢＯＸ層の上面にそれ
ぞれ到達する態様（図７）と、ソース領域及びドレイン
領域とシリコン層とのｐｎ接合部に生じる空乏層がＢＯ
Ｘ層の上面にそれぞれ到達する態様との両者を含む。こ
の点に関しては、本明細書において以下同様である。Ｂ
ＯＸ層３の上面に達するようにソース領域及びドレイン
領域を形成することにより、ソース領域及びドレイン領
域とシリコン層４との間に生じるｐｎ接合容量を低減す
ることができ、ソース線の寄生容量を低減できるため、
動作の高速化及び消費電力の低減を図ることができる。
【００６０】このように本実施の形態１の変形例に係る
不揮発性半導体記憶装置によれば、行方向に互いに隣接
するソース領域同士の間に位置するシリコン層４内に、
ソース領域と同一導電型の不純物導入領域１０を形成し
た。そのため、ソース線ＳＬ１〜ＳＬ５の抵抗を低減す
ることができる。
不揮発性半導体記憶装置によれば、行方向に互いに隣接
するソース領域同士の間に位置するシリコン層４内に、
ソース領域と同一導電型の不純物導入領域１０を形成し
た。そのため、ソース線ＳＬ１〜ＳＬ５の抵抗を低減す
ることができる。
【００６１】実施の形態２．上記実施の形態１に係る不
揮発性半導体記憶装置では、図７に示したように、メモ
リセルトランジスタのソース領域及びドレイン領域は、
ＢＯＸ層３の上面に達するように深く形成されていた。
しかしながら、図７に示すように、例えばボディ領域Ｂ
２１はソース領域Ｓａとドレイン領域Ｄａとによって左
右から挟まれるため、チャネル長方向のボディ領域Ｄａ
の幅は狭くなり、その結果、図７において紙面に垂直な
方向に関してボディ抵抗が上昇する（“Bulk-Layout-Co
mpatible 0.18μｍ SOI-CMOS Technology Using Body-F
ixed Partial Trench Isolation (PTI)”,Y.Hirano et
al.,1999 IEEE International SOI Conference,Oct.199
9,pp131参照）。本実施の形態２では、かかる不都合を
回避し得る不揮発性半導体記憶装置を提案する。
揮発性半導体記憶装置では、図７に示したように、メモ
リセルトランジスタのソース領域及びドレイン領域は、
ＢＯＸ層３の上面に達するように深く形成されていた。
しかしながら、図７に示すように、例えばボディ領域Ｂ
２１はソース領域Ｓａとドレイン領域Ｄａとによって左
右から挟まれるため、チャネル長方向のボディ領域Ｄａ
の幅は狭くなり、その結果、図７において紙面に垂直な
方向に関してボディ抵抗が上昇する（“Bulk-Layout-Co
mpatible 0.18μｍ SOI-CMOS Technology Using Body-F
ixed Partial Trench Isolation (PTI)”,Y.Hirano et
al.,1999 IEEE International SOI Conference,Oct.199
9,pp131参照）。本実施の形態２では、かかる不都合を
回避し得る不揮発性半導体記憶装置を提案する。
【００６２】図９は、本発明の実施の形態２に係る不揮
発性半導体記憶装置の構造を示す断面図である。図９
は、図７に対応させて、一つのメモリセルトランジスタ
のみを拡大して示したものに相当する。メモリセルトラ
ンジスタのソース領域Ｓ及びドレイン領域Ｄは、ＢＯＸ
層３の上面に達しないように浅く形成されている。この
ようにＢＯＸ層３の上面に達しないソース領域Ｓ及びド
レイン領域Ｄは、例えばシリコン層４の膜厚が１５０ｎ
ｍである場合、注入エネルギーが８ｋｅＶ、ドーズ量が
４×１０15／ｃｍ2の条件でＡｓ（ＮＭＯＳの場合）を
イオン注入することによって形成することができる。
発性半導体記憶装置の構造を示す断面図である。図９
は、図７に対応させて、一つのメモリセルトランジスタ
のみを拡大して示したものに相当する。メモリセルトラ
ンジスタのソース領域Ｓ及びドレイン領域Ｄは、ＢＯＸ
層３の上面に達しないように浅く形成されている。この
ようにＢＯＸ層３の上面に達しないソース領域Ｓ及びド
レイン領域Ｄは、例えばシリコン層４の膜厚が１５０ｎ
ｍである場合、注入エネルギーが８ｋｅＶ、ドーズ量が
４×１０15／ｃｍ2の条件でＡｓ（ＮＭＯＳの場合）を
イオン注入することによって形成することができる。
【００６３】また、図１０は、図６に対応させて、本発
明の実施の形態２に係る不揮発性半導体記憶装置の構造
を示す断面図である。ソース領域ＳはＢＯＸ層３の上面
に達しないように形成されているのに対して、不純物導
入領域１０は、上記実施の形態１と同様に、ＢＯＸ層３
の上面に達するように形成されている。
明の実施の形態２に係る不揮発性半導体記憶装置の構造
を示す断面図である。ソース領域ＳはＢＯＸ層３の上面
に達しないように形成されているのに対して、不純物導
入領域１０は、上記実施の形態１と同様に、ＢＯＸ層３
の上面に達するように形成されている。
【００６４】このように本実施の形態２に係る不揮発性
半導体記憶装置によれば、メモリセルトランジスタのソ
ース領域Ｓ及びドレイン領域Ｄを、ＢＯＸ層３の上面に
達しないように形成したため、図９において紙面に垂直
な方向に関してボディ抵抗が上昇することを回避するこ
とができる。
半導体記憶装置によれば、メモリセルトランジスタのソ
ース領域Ｓ及びドレイン領域Ｄを、ＢＯＸ層３の上面に
達しないように形成したため、図９において紙面に垂直
な方向に関してボディ抵抗が上昇することを回避するこ
とができる。
【００６５】また、図３，４を参照して、上記実施の形
態１に係る不揮発性半導体記憶装置では、行方向に互い
に隣接するメモリセル同士の間の領域を通してしかボデ
ィ電位を固定することができなかった。これに対して、
本実施の形態２に係る不揮発性半導体記憶装置によれ
ば、ソース領域Ｓ及びドレイン領域Ｄの各底面とＢＯＸ
層３の上面との間にシリコン層４が存在するため、列方
向に互いに隣接するメモリセル同士の間の領域を通して
も、ボディ電位を固定することができる。その結果、ボ
ディ電位の固定能力が高まり、ソース−ドレイン間の耐
圧をさらに高めることができる。
態１に係る不揮発性半導体記憶装置では、行方向に互い
に隣接するメモリセル同士の間の領域を通してしかボデ
ィ電位を固定することができなかった。これに対して、
本実施の形態２に係る不揮発性半導体記憶装置によれ
ば、ソース領域Ｓ及びドレイン領域Ｄの各底面とＢＯＸ
層３の上面との間にシリコン層４が存在するため、列方
向に互いに隣接するメモリセル同士の間の領域を通して
も、ボディ電位を固定することができる。その結果、ボ
ディ電位の固定能力が高まり、ソース−ドレイン間の耐
圧をさらに高めることができる。
【００６６】しかも、図１０に示したように、不純物導
入領域１０はＢＯＸ層３の上面に達するように形成され
ているため、不純物導入領域１０とシリコン層４との間
にｐｎ接合容量が生じることを回避することができる。
従って、ソース領域及びドレイン領域をＢＯＸ層３の上
面に達しないように形成することに伴うソース線の寄生
容量の増大を、最小限に抑えることができる。
入領域１０はＢＯＸ層３の上面に達するように形成され
ているため、不純物導入領域１０とシリコン層４との間
にｐｎ接合容量が生じることを回避することができる。
従って、ソース領域及びドレイン領域をＢＯＸ層３の上
面に達しないように形成することに伴うソース線の寄生
容量の増大を、最小限に抑えることができる。
【００６７】実施の形態３．上記実施の形態１に係る不
揮発性半導体記憶装置においては、ドレイン側のｐｎ接
合容量は、ランダムにアクセスされる、データの読み出
し動作及び書き込み動作に対して影響を及ぼす。また、
ソース側のｐｎ接合容量は、一括に行われる、データの
消去動作に対して影響を及ぼす。但し、これらの関係
は、セル構造、書き込みや消去の方式、及びメモリセル
アレイの構成によって異なる（日経マイクロデバイス、
2000年３月号、pp74,75参照）。
揮発性半導体記憶装置においては、ドレイン側のｐｎ接
合容量は、ランダムにアクセスされる、データの読み出
し動作及び書き込み動作に対して影響を及ぼす。また、
ソース側のｐｎ接合容量は、一括に行われる、データの
消去動作に対して影響を及ぼす。但し、これらの関係
は、セル構造、書き込みや消去の方式、及びメモリセル
アレイの構成によって異なる（日経マイクロデバイス、
2000年３月号、pp74,75参照）。
【００６８】図１１は、本発明の実施の形態３に係る不
揮発性半導体記憶装置の構造を示す断面図である。図１
１は、図７に対応させて、メモリセルＭＣ３１，ＭＣ４
１がそれぞれ備えるメモリセルトランジスタを拡大して
示したものに相当する。ドレイン領域Ｄａ，Ｄｄは、上
記実施の形態１と同様に、ＢＯＸ層３の上面に達するよ
うに深く形成されている。このようにＢＯＸ層３の上面
に達するドレイン領域Ｄａ，Ｄｄは、例えばシリコン層
４の膜厚が１５０ｎｍである場合、注入エネルギーが５
０ｋｅＶ、ドーズ量が４×１０15／ｃｍ2の条件でＡｓ
（ＮＭＯＳの場合）をイオン注入することによって形成
することができる。一方、ソース領域Ｓｄは、上記実施
の形態２と同様に、ＢＯＸ層３の上面に達しないように
浅く形成されている。
揮発性半導体記憶装置の構造を示す断面図である。図１
１は、図７に対応させて、メモリセルＭＣ３１，ＭＣ４
１がそれぞれ備えるメモリセルトランジスタを拡大して
示したものに相当する。ドレイン領域Ｄａ，Ｄｄは、上
記実施の形態１と同様に、ＢＯＸ層３の上面に達するよ
うに深く形成されている。このようにＢＯＸ層３の上面
に達するドレイン領域Ｄａ，Ｄｄは、例えばシリコン層
４の膜厚が１５０ｎｍである場合、注入エネルギーが５
０ｋｅＶ、ドーズ量が４×１０15／ｃｍ2の条件でＡｓ
（ＮＭＯＳの場合）をイオン注入することによって形成
することができる。一方、ソース領域Ｓｄは、上記実施
の形態２と同様に、ＢＯＸ層３の上面に達しないように
浅く形成されている。
【００６９】なお、本実施の形態３に係る不揮発性半導
体記憶装置においても、メモリセルアレイの構成として
は、図４に示したレイアウト構成をとることができる。
この場合、ソース線の構造は図１０に示した構造とな
る。
体記憶装置においても、メモリセルアレイの構成として
は、図４に示したレイアウト構成をとることができる。
この場合、ソース線の構造は図１０に示した構造とな
る。
【００７０】このように本実施の形態３に係る不揮発性
半導体記憶装置によれば、ドレイン領域をＢＯＸ層３の
上面に達するように形成することによって、データの読
み出し動作及び書き込み動作に関しては高速かつ低消費
電力の動作を維持しつつ、ソース領域をＢＯＸ層３の上
面に達しないように形成することによって、ボディ電位
の固定能力を高めることができる。
半導体記憶装置によれば、ドレイン領域をＢＯＸ層３の
上面に達するように形成することによって、データの読
み出し動作及び書き込み動作に関しては高速かつ低消費
電力の動作を維持しつつ、ソース領域をＢＯＸ層３の上
面に達しないように形成することによって、ボディ電位
の固定能力を高めることができる。
【００７１】図１２は、本実施の形態３の変形例に係る
不揮発性半導体記憶装置の構造を示す上面図である。但
し図１２では、フローティングゲート、ワード線（コン
トロールゲートを兼ねている）、ソース線、及び素子分
離絶縁膜の配置関係を模式的に示している。図４９に示
したメモリセルアレイのレイアウトと同様に、素子分離
絶縁膜５が形成されていない領域が各行間に設けられて
おり、ソース線ＳＬ１〜ＳＬ５は、この領域内に形成さ
れている。このとき、ソース線ＳＬ１〜ＳＬ５は、ＢＯ
Ｘ層３の上面に達しないように浅く形成されている。即
ち、ソース線ＳＬ１〜ＳＬ５の底面とＢＯＸ層３の上面
との間には、シリコン層４が存在している。
不揮発性半導体記憶装置の構造を示す上面図である。但
し図１２では、フローティングゲート、ワード線（コン
トロールゲートを兼ねている）、ソース線、及び素子分
離絶縁膜の配置関係を模式的に示している。図４９に示
したメモリセルアレイのレイアウトと同様に、素子分離
絶縁膜５が形成されていない領域が各行間に設けられて
おり、ソース線ＳＬ１〜ＳＬ５は、この領域内に形成さ
れている。このとき、ソース線ＳＬ１〜ＳＬ５は、ＢＯ
Ｘ層３の上面に達しないように浅く形成されている。即
ち、ソース線ＳＬ１〜ＳＬ５の底面とＢＯＸ層３の上面
との間には、シリコン層４が存在している。
【００７２】本実施の形態３の変形例に係る不揮発性半
導体記憶装置によれば、ソース線ＳＬ１〜ＳＬ５を挟ん
で列方向に互いに隣接するボディ領域の電位を、ソース
線ＳＬ１〜ＳＬ５の底面とＢＯＸ層３の上面との間に位
置する部分のシリコン層４を介して、互いに固定するこ
とができる。従って、図３，４に示したレイアウトと比
較すると、メモリセルアレイ部の面積を削減するという
観点からは劣っているが、ボディ電位の固定能力に関し
ては非常に優れている。そのため、書き換え回数が多い
等、ソース−ドレイン間に高耐圧が要求されるフラッシ
ュメモリにおいては、図１２に示したレイアウトを採用
することが望ましい。なお、図１２に示したレイアウト
を採る不揮発性半導体記憶装置であっても、ドレイン領
域はＢＯＸ層３の上面に達するように形成されているた
め、データの読み出し動作及び書き込み動作に関して
は、高速かつ低消費電力の動作を維持することが可能で
ある。
導体記憶装置によれば、ソース線ＳＬ１〜ＳＬ５を挟ん
で列方向に互いに隣接するボディ領域の電位を、ソース
線ＳＬ１〜ＳＬ５の底面とＢＯＸ層３の上面との間に位
置する部分のシリコン層４を介して、互いに固定するこ
とができる。従って、図３，４に示したレイアウトと比
較すると、メモリセルアレイ部の面積を削減するという
観点からは劣っているが、ボディ電位の固定能力に関し
ては非常に優れている。そのため、書き換え回数が多い
等、ソース−ドレイン間に高耐圧が要求されるフラッシ
ュメモリにおいては、図１２に示したレイアウトを採用
することが望ましい。なお、図１２に示したレイアウト
を採る不揮発性半導体記憶装置であっても、ドレイン領
域はＢＯＸ層３の上面に達するように形成されているた
め、データの読み出し動作及び書き込み動作に関して
は、高速かつ低消費電力の動作を維持することが可能で
ある。
【００７３】実施の形態４．図１３は、本発明の実施の
形態４に係る半導体集積回路の構造を示す断面図であ
る。ＳＯＩ基板１は、フラッシュメモリのメモリセルア
レイが形成されたメモリセルアレイ部と、フラッシュメ
モリの動作電圧よりも低い電圧で動作する低電圧ロジッ
ク回路が形成された、低電圧ロジック回路部とを有して
いる。具体的に低電圧ロジック回路部には、フラッシュ
メモリ自体の周辺回路と、フラッシュメモリと組み合わ
せて使用される他のロジック回路とが形成されている。
形態４に係る半導体集積回路の構造を示す断面図であ
る。ＳＯＩ基板１は、フラッシュメモリのメモリセルア
レイが形成されたメモリセルアレイ部と、フラッシュメ
モリの動作電圧よりも低い電圧で動作する低電圧ロジッ
ク回路が形成された、低電圧ロジック回路部とを有して
いる。具体的に低電圧ロジック回路部には、フラッシュ
メモリ自体の周辺回路と、フラッシュメモリと組み合わ
せて使用される他のロジック回路とが形成されている。
【００７４】メモリセルアレイ部と低電圧ロジック回路
部とは、シリコン層４の上面内に形成された、部分分離
型の素子分離絶縁膜５によって互いに分離されている。
また、メモリセルアレイ部におけるシリコン層４の膜厚
と、低電圧ロジック回路部におけるシリコン層４の膜厚
とは互いに等しい。
部とは、シリコン層４の上面内に形成された、部分分離
型の素子分離絶縁膜５によって互いに分離されている。
また、メモリセルアレイ部におけるシリコン層４の膜厚
と、低電圧ロジック回路部におけるシリコン層４の膜厚
とは互いに等しい。
【００７５】メモリセルアレイ部に関して、シリコン層
４の上面内には、互いに離間して対を成すソース・ドレ
イン領域１２が形成されている。また、ソース・ドレイ
ン領域１２同士に挟まれる部分のシリコン層４の上面上
には、ゲート酸化膜６、フローティングゲート７、絶縁
膜８、及びコントロールゲート９がこの順に積層された
積層構造が形成されている。また、該積層構造の側面に
サイドウォール１１が形成されて、ゲート電極構造が構
成されている。ソース・ドレイン領域１２は、上記実施
の形態２と同様に、いずれもＢＯＸ層３の上面に達して
いない。但し、上記実施の形態３と同様に、ドレイン領
域はＢＯＸ層３の上面に達し、ソース領域のみＢＯＸ層
３の上面に達しないように構成してもよい。
４の上面内には、互いに離間して対を成すソース・ドレ
イン領域１２が形成されている。また、ソース・ドレイ
ン領域１２同士に挟まれる部分のシリコン層４の上面上
には、ゲート酸化膜６、フローティングゲート７、絶縁
膜８、及びコントロールゲート９がこの順に積層された
積層構造が形成されている。また、該積層構造の側面に
サイドウォール１１が形成されて、ゲート電極構造が構
成されている。ソース・ドレイン領域１２は、上記実施
の形態２と同様に、いずれもＢＯＸ層３の上面に達して
いない。但し、上記実施の形態３と同様に、ドレイン領
域はＢＯＸ層３の上面に達し、ソース領域のみＢＯＸ層
３の上面に達しないように構成してもよい。
【００７６】一方、低電圧ロジック回路部に関して、シ
リコン層４の上面内には、互いに離間して対を成すソー
ス・ドレイン領域１４が形成されている。また、ソース
・ドレイン領域１４同士に挟まれる部分のシリコン層４
の上面上には、ゲート酸化膜６及びゲート電極１３がこ
の順に積層された積層構造が形成されている。また、該
積層構造の側面にサイドウォール１１が形成されて、ゲ
ート電極構造が構成されている。ソース・ドレイン領域
１４は、いずれもＢＯＸ層３の上面に達して形成されて
いる。
リコン層４の上面内には、互いに離間して対を成すソー
ス・ドレイン領域１４が形成されている。また、ソース
・ドレイン領域１４同士に挟まれる部分のシリコン層４
の上面上には、ゲート酸化膜６及びゲート電極１３がこ
の順に積層された積層構造が形成されている。また、該
積層構造の側面にサイドウォール１１が形成されて、ゲ
ート電極構造が構成されている。ソース・ドレイン領域
１４は、いずれもＢＯＸ層３の上面に達して形成されて
いる。
【００７７】このように本実施の形態４に係る半導体集
積回路によれば、メモリセルアレイ部においては、上記
実施の形態２と同様にソース・ドレイン領域１２が、あ
るいは上記実施の形態３と同様にソース領域のみが、Ｂ
ＯＸ層３の上面に達しないように形成されているのに対
して、低電圧ロジック回路部においては、ソース・ドレ
イン領域１４はいずれもＢＯＸ層３の上面に達するよう
に形成されている。従って、メモリセルアレイ部に関し
て上記実施の形態２，３に係る不揮発性半導体記憶装置
よる効果を得ながら、低電圧ロジック回路部において
は、ソース・ドレイン領域１４とシリコン層４とによっ
て構成されるｐｎ接合容量の増大に伴う、動作速度の低
下及び消費電力の増大を回避することができる。
積回路によれば、メモリセルアレイ部においては、上記
実施の形態２と同様にソース・ドレイン領域１２が、あ
るいは上記実施の形態３と同様にソース領域のみが、Ｂ
ＯＸ層３の上面に達しないように形成されているのに対
して、低電圧ロジック回路部においては、ソース・ドレ
イン領域１４はいずれもＢＯＸ層３の上面に達するよう
に形成されている。従って、メモリセルアレイ部に関し
て上記実施の形態２，３に係る不揮発性半導体記憶装置
よる効果を得ながら、低電圧ロジック回路部において
は、ソース・ドレイン領域１４とシリコン層４とによっ
て構成されるｐｎ接合容量の増大に伴う、動作速度の低
下及び消費電力の増大を回避することができる。
【００７８】実施の形態５．図１４は、本発明の実施の
形態５に係る半導体集積回路の構造を示す断面図であ
る。上記実施の形態４と同様に、ＳＯＩ基板１は、メモ
リセルアレイ部と低電圧ロジック回路部とを有してい
る。低電圧ロジック回路部におけるシリコン層４の膜厚
は、メモリセルアレイ部におけるシリコン層４の膜厚よ
りも薄い。また、メモリセルアレイ部と低電圧ロジック
回路部とは、シリコン層４の上面内に形成された、部分
分離型の素子分離絶縁膜１５によって互いに分離されて
いる。
形態５に係る半導体集積回路の構造を示す断面図であ
る。上記実施の形態４と同様に、ＳＯＩ基板１は、メモ
リセルアレイ部と低電圧ロジック回路部とを有してい
る。低電圧ロジック回路部におけるシリコン層４の膜厚
は、メモリセルアレイ部におけるシリコン層４の膜厚よ
りも薄い。また、メモリセルアレイ部と低電圧ロジック
回路部とは、シリコン層４の上面内に形成された、部分
分離型の素子分離絶縁膜１５によって互いに分離されて
いる。
【００７９】メモリセルアレイ部には、上記実施の形態
４と同様のメモリセルトランジスタが形成されている。
また、低電圧ロジック回路部におけるシリコン層４の上
面上には、上記実施の形態４と同様のゲート電極構造が
構成されている。また、低電圧ロジック回路部における
シリコン層４内には、ＢＯＸ層３の上面に達するソース
・ドレイン領域３６が形成されている。シリコン層４の
上面からソース・ドレイン領域１２の底面までの深さ
は、シリコン層４の上面からソース・ドレイン領域３６
の底面までの深さに等しい。
４と同様のメモリセルトランジスタが形成されている。
また、低電圧ロジック回路部におけるシリコン層４の上
面上には、上記実施の形態４と同様のゲート電極構造が
構成されている。また、低電圧ロジック回路部における
シリコン層４内には、ＢＯＸ層３の上面に達するソース
・ドレイン領域３６が形成されている。シリコン層４の
上面からソース・ドレイン領域１２の底面までの深さ
は、シリコン層４の上面からソース・ドレイン領域３６
の底面までの深さに等しい。
【００８０】図１４に示した構造は、（ａ）シリコン層
４の膜厚が例えば２００ｎｍのＳＯＩ基板１を準備する
工程と、（ｂ）低電圧ロジック回路部におけるシリコン
層４を、１００ｎｍの膜厚だけ上面からエッチングする
工程と、（ｃ）素子分離絶縁膜１５を形成する工程と、
（ｄ）メモリセルアレイ部及び低電圧ロジック回路部に
おいて、ゲート電極構造をそれぞれ形成する工程と、
（ｅ）注入エネルギーが５０ｋｅＶ、ドーズ量が４×１
０15／ｃｍ2の条件でＡｓ（ＮＭＯＳの場合）をイオン
注入する工程とを、この順に実行することによって得ら
れる。
４の膜厚が例えば２００ｎｍのＳＯＩ基板１を準備する
工程と、（ｂ）低電圧ロジック回路部におけるシリコン
層４を、１００ｎｍの膜厚だけ上面からエッチングする
工程と、（ｃ）素子分離絶縁膜１５を形成する工程と、
（ｄ）メモリセルアレイ部及び低電圧ロジック回路部に
おいて、ゲート電極構造をそれぞれ形成する工程と、
（ｅ）注入エネルギーが５０ｋｅＶ、ドーズ量が４×１
０15／ｃｍ2の条件でＡｓ（ＮＭＯＳの場合）をイオン
注入する工程とを、この順に実行することによって得ら
れる。
【００８１】このように本実施の形態５に係る半導体集
積回路によれば、上記実施の形態４と同様に、メモリセ
ルアレイ部に関して上記実施の形態２，３に係る不揮発
性半導体記憶装置よる効果を得ながら、低電圧ロジック
回路部においては、ソース・ドレイン領域３６とシリコ
ン層４とによって構成されるｐｎ接合容量の増大に伴
う、動作速度の低下及び消費電力の増大を回避すること
ができる。
積回路によれば、上記実施の形態４と同様に、メモリセ
ルアレイ部に関して上記実施の形態２，３に係る不揮発
性半導体記憶装置よる効果を得ながら、低電圧ロジック
回路部においては、ソース・ドレイン領域３６とシリコ
ン層４とによって構成されるｐｎ接合容量の増大に伴
う、動作速度の低下及び消費電力の増大を回避すること
ができる。
【００８２】しかも、低電圧ロジック回路部におけるシ
リコン層４が予め薄膜化されているため、ＢＯＸ層３の
上面に達しないソース・ドレイン領域１２と、ＢＯＸ層
３の上面に達するソース・ドレイン領域３６とを、同一
のイオン注入工程（ｅ）によって形成することができ
る。
リコン層４が予め薄膜化されているため、ＢＯＸ層３の
上面に達しないソース・ドレイン領域１２と、ＢＯＸ層
３の上面に達するソース・ドレイン領域３６とを、同一
のイオン注入工程（ｅ）によって形成することができ
る。
【００８３】実施の形態６．図１５は、本発明の実施の
形態６に係る半導体集積回路の構造を示す断面図であ
る。本実施の形態６に係る半導体集積回路は、図１３に
示した上記実施の形態４に係る半導体集積回路を基礎と
して、メモリセルアレイ部と低電圧ロジック回路部との
境界部分において、素子分離絶縁膜５の代わりに素子分
離絶縁膜１６を形成したものである。素子分離絶縁膜１
６は、ＢＯＸ層３の上面に達する完全分離部４０を、底
面の一部に有している。
形態６に係る半導体集積回路の構造を示す断面図であ
る。本実施の形態６に係る半導体集積回路は、図１３に
示した上記実施の形態４に係る半導体集積回路を基礎と
して、メモリセルアレイ部と低電圧ロジック回路部との
境界部分において、素子分離絶縁膜５の代わりに素子分
離絶縁膜１６を形成したものである。素子分離絶縁膜１
６は、ＢＯＸ層３の上面に達する完全分離部４０を、底
面の一部に有している。
【００８４】図１６〜１９は、素子分離絶縁膜１６の第
１の製造方法を工程順に示す断面図である（特願平１０
−３６７２６５号）。まず、シリコン層４の上面上に、
酸化膜１７及び窒化膜１８をこの順に全面に形成する。
次に、素子分離絶縁膜１６の形成予定領域の上方に開口
パターンを有するフォトレジスト１９を、窒化膜１８の
上面上に形成する。次に、フォトレジスト１９をマスク
に用いて、窒化膜１８、酸化膜１７、及びシリコン層４
をこの順にエッチングすることにより、凹部２０を形成
する。このとき、凹部２０の底面とＢＯＸ層３の上面と
の間には、シリコン層４の一部が残っている（図１
６）。
１の製造方法を工程順に示す断面図である（特願平１０
−３６７２６５号）。まず、シリコン層４の上面上に、
酸化膜１７及び窒化膜１８をこの順に全面に形成する。
次に、素子分離絶縁膜１６の形成予定領域の上方に開口
パターンを有するフォトレジスト１９を、窒化膜１８の
上面上に形成する。次に、フォトレジスト１９をマスク
に用いて、窒化膜１８、酸化膜１７、及びシリコン層４
をこの順にエッチングすることにより、凹部２０を形成
する。このとき、凹部２０の底面とＢＯＸ層３の上面と
の間には、シリコン層４の一部が残っている（図１
６）。
【００８５】次に、凹部２０の側面に、絶縁膜から成る
サイドウォール２１を形成する（図１７）。図１７に示
すように、凹部２０の底面の中心部分は、サイドウォー
ル２１から露出している。次に、サイドウォール２１及
びフォトレジスト１９をマスクに用いて、ＢＯＸ層３の
上面が露出するまでシリコン層４をエッチングすること
により、凹部２２を形成する（図１８）。次に、凹部２
０，２２内を絶縁膜によって充填した後、窒化膜１８の
底部が残る程度に、ＣＭＰ法によって全体を研磨し、そ
の後、残りの窒化膜１８及び酸化膜１７を除去すること
により、完全分離部４０を有する素子分離絶縁膜１６を
形成する（図１９）。
サイドウォール２１を形成する（図１７）。図１７に示
すように、凹部２０の底面の中心部分は、サイドウォー
ル２１から露出している。次に、サイドウォール２１及
びフォトレジスト１９をマスクに用いて、ＢＯＸ層３の
上面が露出するまでシリコン層４をエッチングすること
により、凹部２２を形成する（図１８）。次に、凹部２
０，２２内を絶縁膜によって充填した後、窒化膜１８の
底部が残る程度に、ＣＭＰ法によって全体を研磨し、そ
の後、残りの窒化膜１８及び酸化膜１７を除去すること
により、完全分離部４０を有する素子分離絶縁膜１６を
形成する（図１９）。
【００８６】図２０，２１は、素子分離絶縁膜１６の第
２の製造方法を工程順に示す断面図である（特願平１０
−３６７２６５号）。まず、図１６に示す構造を得た
後、フォトレジスト１９を除去する。次に、完全分離部
４０の形成予定領域の上方に開口パターンを有するフォ
トレジスト２３を形成する（図２０）。次に、フォトレ
ジスト２３をマスクに用いて、ＢＯＸ層３の上面が露出
するまでシリコン層４をエッチングすることにより、凹
部２４を形成する（図２１）。
２の製造方法を工程順に示す断面図である（特願平１０
−３６７２６５号）。まず、図１６に示す構造を得た
後、フォトレジスト１９を除去する。次に、完全分離部
４０の形成予定領域の上方に開口パターンを有するフォ
トレジスト２３を形成する（図２０）。次に、フォトレ
ジスト２３をマスクに用いて、ＢＯＸ層３の上面が露出
するまでシリコン層４をエッチングすることにより、凹
部２４を形成する（図２１）。
【００８７】次に、フォトレジスト２３を除去した後、
凹部２０，２４内を絶縁膜によって充填する。次に、窒
化膜１８の底部が残る程度に、ＣＭＰ法によって全体を
研磨し、その後、残りの窒化膜１８及び酸化膜１７を除
去することにより、図１９と同様に、完全分離部４０を
有する素子分離絶縁膜１６を形成する。
凹部２０，２４内を絶縁膜によって充填する。次に、窒
化膜１８の底部が残る程度に、ＣＭＰ法によって全体を
研磨し、その後、残りの窒化膜１８及び酸化膜１７を除
去することにより、図１９と同様に、完全分離部４０を
有する素子分離絶縁膜１６を形成する。
【００８８】図２２〜２４は、素子分離絶縁膜１６の第
３の製造方法を工程順に示す断面図である（特願平１１
−１７７０９１号）。まず、シリコン層４の上面上に、
酸化膜１７及び窒化膜１８をこの順に全面に形成する。
次に、完全分離部４０の形成予定領域の上方に開口パタ
ーンを有するフォトレジスト２５を、窒化膜１８の上面
上に形成する。次に、フォトレジスト２５をマスクに用
いて、ＢＯＸ層３の上面が露出するまで、窒化膜１８、
酸化膜１７、及びシリコン層４をこの順にエッチングす
ることにより、凹部２６を形成する（図２２）。
３の製造方法を工程順に示す断面図である（特願平１１
−１７７０９１号）。まず、シリコン層４の上面上に、
酸化膜１７及び窒化膜１８をこの順に全面に形成する。
次に、完全分離部４０の形成予定領域の上方に開口パタ
ーンを有するフォトレジスト２５を、窒化膜１８の上面
上に形成する。次に、フォトレジスト２５をマスクに用
いて、ＢＯＸ層３の上面が露出するまで、窒化膜１８、
酸化膜１７、及びシリコン層４をこの順にエッチングす
ることにより、凹部２６を形成する（図２２）。
【００８９】次に、フォトレジスト２５を除去した後、
素子分離絶縁膜１６の形成予定領域の上方に開口パター
ンを有するフォトレジスト２７を、窒化膜１８の上面上
に形成する（図２３）。次に、フォトレジスト２７をマ
スクに用いて、窒化膜１８、酸化膜１７、及びシリコン
層４をこの順にエッチングすることにより、凹部２８を
形成する。このとき、凹部２８の底面とＢＯＸ層３の上
面との間には、シリコン層４の一部が残っている。その
後、フォトレジスト２７を除去する（図２４）。
素子分離絶縁膜１６の形成予定領域の上方に開口パター
ンを有するフォトレジスト２７を、窒化膜１８の上面上
に形成する（図２３）。次に、フォトレジスト２７をマ
スクに用いて、窒化膜１８、酸化膜１７、及びシリコン
層４をこの順にエッチングすることにより、凹部２８を
形成する。このとき、凹部２８の底面とＢＯＸ層３の上
面との間には、シリコン層４の一部が残っている。その
後、フォトレジスト２７を除去する（図２４）。
【００９０】次に、凹部２６，２８内を絶縁膜によって
充填した後、窒化膜１８の底部が残る程度に、ＣＭＰ法
によって全体を研磨し、その後、残りの窒化膜１８及び
酸化膜１７を除去することにより、図１９と同様に、完
全分離部４０を有する素子分離絶縁膜１６を形成する。
充填した後、窒化膜１８の底部が残る程度に、ＣＭＰ法
によって全体を研磨し、その後、残りの窒化膜１８及び
酸化膜１７を除去することにより、図１９と同様に、完
全分離部４０を有する素子分離絶縁膜１６を形成する。
【００９１】図２５〜２９は、素子分離絶縁膜１６の第
４の製造方法を工程順に示す断面図である（特願２００
０−３９４８４号）。まず、シリコン層４の上面上に、
酸化膜１７、ポリシリコン膜２９、及び窒化膜１８をこ
の順に全面に形成する。次に、素子分離絶縁膜１６の形
成予定領域の上方に開口パターンを有するフォトレジス
ト３０を、窒化膜１８の上面上に形成する（図２５）。
４の製造方法を工程順に示す断面図である（特願２００
０−３９４８４号）。まず、シリコン層４の上面上に、
酸化膜１７、ポリシリコン膜２９、及び窒化膜１８をこ
の順に全面に形成する。次に、素子分離絶縁膜１６の形
成予定領域の上方に開口パターンを有するフォトレジス
ト３０を、窒化膜１８の上面上に形成する（図２５）。
【００９２】次に、フォトレジスト３０をマスクに用い
て、窒化膜１８、ポリシリコン膜２９、酸化膜１７、及
びシリコン層４をこの順にエッチングすることにより、
凹部３１を形成する。このとき、凹部３１の底面とＢＯ
Ｘ層３の上面との間には、シリコン層４の一部が残って
いる。その後、フォトレジスト３０を除去する（図２
６）。
て、窒化膜１８、ポリシリコン膜２９、酸化膜１７、及
びシリコン層４をこの順にエッチングすることにより、
凹部３１を形成する。このとき、凹部３１の底面とＢＯ
Ｘ層３の上面との間には、シリコン層４の一部が残って
いる。その後、フォトレジスト３０を除去する（図２
６）。
【００９３】次に、上記第２の製造方法と同様に、完全
分離部４０の形成予定領域の上方に開口パターンを有す
るフォトレジスト２３をマスクに用いて、ＢＯＸ層３の
上面が露出するまでシリコン層４をエッチングすること
により、凹部３２を形成する。その後、フォトレジスト
２３を除去する（図２７）。
分離部４０の形成予定領域の上方に開口パターンを有す
るフォトレジスト２３をマスクに用いて、ＢＯＸ層３の
上面が露出するまでシリコン層４をエッチングすること
により、凹部３２を形成する。その後、フォトレジスト
２３を除去する（図２７）。
【００９４】次に、７００〜９００℃程度の温度条件で
ウェット酸化することにより、凹部３１，３２の側面に
酸化膜３３を形成する（図２８）。酸化膜３３は、ポリ
シリコン膜２９と酸化膜１７との間、及び酸化膜１７と
シリコン層４との間に深く侵入する。そのため、酸化膜
３３のバーズビーク形状は顕著となる。
ウェット酸化することにより、凹部３１，３２の側面に
酸化膜３３を形成する（図２８）。酸化膜３３は、ポリ
シリコン膜２９と酸化膜１７との間、及び酸化膜１７と
シリコン層４との間に深く侵入する。そのため、酸化膜
３３のバーズビーク形状は顕著となる。
【００９５】次に、凹部３１，３２内を酸化膜３４によ
って充填した後、酸化膜３４の上面が窒化膜１８の上面
よりも低くなり過ぎない程度に、ＣＭＰ法によってシリ
コン酸化膜３４を研磨する（図２９）。次に、窒化膜１
８、ポリシリコン膜２９、及び酸化膜１７を除去するこ
とにより、図１９と同様に、完全分離部４０を有する素
子分離絶縁膜１６を形成する。
って充填した後、酸化膜３４の上面が窒化膜１８の上面
よりも低くなり過ぎない程度に、ＣＭＰ法によってシリ
コン酸化膜３４を研磨する（図２９）。次に、窒化膜１
８、ポリシリコン膜２９、及び酸化膜１７を除去するこ
とにより、図１９と同様に、完全分離部４０を有する素
子分離絶縁膜１６を形成する。
【００９６】以上の説明では、図１３に示した上記実施
の形態４に係る半導体集積回路を基礎として、本実施の
形態６に係る発明を適用する場合について説明したが、
図１４に示した上記実施の形態５に係る半導体集積回路
を基礎として、本実施の形態６に係る発明を適用するこ
ともできる。図３０は、上記実施の形態５に係る半導体
集積回路を基礎とした場合の、本発明の実施の形態６に
係る半導体集積回路の構造を示す断面図である。図３０
に示した半導体集積回路は、メモリセルアレイ部と低電
圧ロジック回路部との境界部分において、図１４に示し
た素子分離絶縁膜１５の代わりに素子分離絶縁膜３５を
形成したものである。素子分離絶縁膜３５は、ＢＯＸ層
３の上面に達する完全分離部４１を、底面の一部に有し
ている。
の形態４に係る半導体集積回路を基礎として、本実施の
形態６に係る発明を適用する場合について説明したが、
図１４に示した上記実施の形態５に係る半導体集積回路
を基礎として、本実施の形態６に係る発明を適用するこ
ともできる。図３０は、上記実施の形態５に係る半導体
集積回路を基礎とした場合の、本発明の実施の形態６に
係る半導体集積回路の構造を示す断面図である。図３０
に示した半導体集積回路は、メモリセルアレイ部と低電
圧ロジック回路部との境界部分において、図１４に示し
た素子分離絶縁膜１５の代わりに素子分離絶縁膜３５を
形成したものである。素子分離絶縁膜３５は、ＢＯＸ層
３の上面に達する完全分離部４１を、底面の一部に有し
ている。
【００９７】図３１〜３４は、図３０に示した半導体集
積回路の製造方法を工程順に示す断面図である。まず、
シリコン基板２、ＢＯＸ層３、及びシリコン層４がこの
順に積層された積層構造を有するＳＯＩ基板１を準備す
る（図３１）。次に、低電圧ロジック回路部におけるシ
リコン層４の上面を熱酸化して、シリコン酸化膜（図示
しない）を形成する。熱酸化はシリコン層４の内部にも
進行するため、シリコン酸化膜の底面は、メモリセルア
レイ部におけるシリコン層４の上面よりも低い位置に存
在することになる。次に、熱酸化によって形成した上記
シリコン酸化膜を、エッチングによって除去する。これ
により、低電圧ロジック回路部におけるシリコン層４の
上面が、メモリセルアレイ部におけるシリコン層４の上
面よりも低くなる（図３２）。
積回路の製造方法を工程順に示す断面図である。まず、
シリコン基板２、ＢＯＸ層３、及びシリコン層４がこの
順に積層された積層構造を有するＳＯＩ基板１を準備す
る（図３１）。次に、低電圧ロジック回路部におけるシ
リコン層４の上面を熱酸化して、シリコン酸化膜（図示
しない）を形成する。熱酸化はシリコン層４の内部にも
進行するため、シリコン酸化膜の底面は、メモリセルア
レイ部におけるシリコン層４の上面よりも低い位置に存
在することになる。次に、熱酸化によって形成した上記
シリコン酸化膜を、エッチングによって除去する。これ
により、低電圧ロジック回路部におけるシリコン層４の
上面が、メモリセルアレイ部におけるシリコン層４の上
面よりも低くなる（図３２）。
【００９８】次に、素子分離絶縁膜１６を形成する場合
と同様の方法によって、メモリセルアレイ部と低電圧ロ
ジック回路部との境界部分に素子分離絶縁膜３５を形成
する。また、メモリセルアレイ部及び低電圧ロジック回
路部内において、部分分離型の素子分離絶縁膜５を形成
する（図３３）。
と同様の方法によって、メモリセルアレイ部と低電圧ロ
ジック回路部との境界部分に素子分離絶縁膜３５を形成
する。また、メモリセルアレイ部及び低電圧ロジック回
路部内において、部分分離型の素子分離絶縁膜５を形成
する（図３３）。
【００９９】次に、メモリセルアレイ部及び低電圧ロジ
ック回路部において、シリコン層４の上面上に、ゲート
電極構造をそれぞれ形成する（図３４）。具体的には、
メモリセルアレイ部にフローティングゲート材を予め形
成しておき、例えばポリシリコンとタングステンシリサ
イドとのポリサイド構造を全面に形成した後、パターニ
ングしてゲート電極構造とする。
ック回路部において、シリコン層４の上面上に、ゲート
電極構造をそれぞれ形成する（図３４）。具体的には、
メモリセルアレイ部にフローティングゲート材を予め形
成しておき、例えばポリシリコンとタングステンシリサ
イドとのポリサイド構造を全面に形成した後、パターニ
ングしてゲート電極構造とする。
【０１００】その後、ゲート電極構造及び素子分離絶縁
膜５，３５をマスクに用いて、シリコン層４内に不純物
をイオン注入することによって、ソース・ドレイン領域
１２，３６を形成し、図３０に示した構造を得る。
膜５，３５をマスクに用いて、シリコン層４内に不純物
をイオン注入することによって、ソース・ドレイン領域
１２，３６を形成し、図３０に示した構造を得る。
【０１０１】図１３，１４を参照すると、メモリセルア
レイ部と低電圧ロジック回路部との境界部分には、部分
分離型の素子分離絶縁膜５，１５が形成されており、素
子分離絶縁膜５，１５の底面とＢＯＸ層３の上面との間
には、シリコン層４が存在する。従って、メモリセルア
レイ部及び低電圧ロジック回路部において発生したノイ
ズが、この部分のシリコン層４を介して相互に伝搬しや
すく、メモリセルトランジスタ及び低電圧ロジック回路
は、相互にノイズの影響を受けやすかった。
レイ部と低電圧ロジック回路部との境界部分には、部分
分離型の素子分離絶縁膜５，１５が形成されており、素
子分離絶縁膜５，１５の底面とＢＯＸ層３の上面との間
には、シリコン層４が存在する。従って、メモリセルア
レイ部及び低電圧ロジック回路部において発生したノイ
ズが、この部分のシリコン層４を介して相互に伝搬しや
すく、メモリセルトランジスタ及び低電圧ロジック回路
は、相互にノイズの影響を受けやすかった。
【０１０２】これに対して、本実施の形態６に係る半導
体集積回路によれば、メモリセルアレイ部と低電圧ロジ
ック回路部との境界部分には、完全分離部４０，４１を
有する素子分離絶縁膜１６，３５が形成されている。従
って、メモリセルアレイ部及び低電圧ロジック回路部に
おけるノイズが相互に伝搬し合うことを抑制することが
でき、ノイズの影響を受けにくい半導体集積回路を得る
ことができる。
体集積回路によれば、メモリセルアレイ部と低電圧ロジ
ック回路部との境界部分には、完全分離部４０，４１を
有する素子分離絶縁膜１６，３５が形成されている。従
って、メモリセルアレイ部及び低電圧ロジック回路部に
おけるノイズが相互に伝搬し合うことを抑制することが
でき、ノイズの影響を受けにくい半導体集積回路を得る
ことができる。
【０１０３】なお、以上の説明では、底面の一部に完全
分離部４０，４１を有する素子分離絶縁膜１６，３５を
形成する場合について説明したが、素子分離絶縁膜１
６，３５を形成する代わりに、ＢＯＸ層３の上面に到達
する底面を有する完全分離型の素子分離絶縁膜を形成す
ることによっても、上記と同様の効果が得られる。
分離部４０，４１を有する素子分離絶縁膜１６，３５を
形成する場合について説明したが、素子分離絶縁膜１
６，３５を形成する代わりに、ＢＯＸ層３の上面に到達
する底面を有する完全分離型の素子分離絶縁膜を形成す
ることによっても、上記と同様の効果が得られる。
【０１０４】実施の形態７．図３５は、本発明の実施の
形態７に係る半導体集積回路の構成を模式的に示す上面
図である。また、図３６は、本発明の実施の形態７に係
る半導体集積回路の断面構造を模式的に示す断面図であ
る。図３５，３６に示すように、本実施の形態７に係る
半導体集積回路は、上記低電圧ロジック回路部等を含む
低電圧部と、低電圧部よりも高電圧を扱う高電圧部とを
備えている。高電圧部は高電圧回路部とメモリセルアレ
イ部とを有しており、高電圧回路部と低電圧部とは、メ
モリセルアレイ部を挟んで基板の反対側に配置されてい
る。高電圧回路部は、素子分離絶縁膜４５によってメモ
リセルアレイ部と分離されている。また、低電圧部は、
素子分離絶縁膜４５によってメモリセルアレイ部と分離
されている。図３６に示すように、素子分離絶縁膜４５
は、底面の一部に完全分離部４７を有している。但し、
素子分離絶縁膜４５の代わりに、完全分離型の素子分離
絶縁膜を形成してもよい。
形態７に係る半導体集積回路の構成を模式的に示す上面
図である。また、図３６は、本発明の実施の形態７に係
る半導体集積回路の断面構造を模式的に示す断面図であ
る。図３５，３６に示すように、本実施の形態７に係る
半導体集積回路は、上記低電圧ロジック回路部等を含む
低電圧部と、低電圧部よりも高電圧を扱う高電圧部とを
備えている。高電圧部は高電圧回路部とメモリセルアレ
イ部とを有しており、高電圧回路部と低電圧部とは、メ
モリセルアレイ部を挟んで基板の反対側に配置されてい
る。高電圧回路部は、素子分離絶縁膜４５によってメモ
リセルアレイ部と分離されている。また、低電圧部は、
素子分離絶縁膜４５によってメモリセルアレイ部と分離
されている。図３６に示すように、素子分離絶縁膜４５
は、底面の一部に完全分離部４７を有している。但し、
素子分離絶縁膜４５の代わりに、完全分離型の素子分離
絶縁膜を形成してもよい。
【０１０５】メモリセルアレイ部には、部分分離型の素
子分離絶縁膜５によって互いに分離された複数のメモリ
セルトランジスタが、行列状に形成されている。ここ
で、メモリセルアレイ部には、上記実施の形態１〜３に
係る発明を適用してもよい。
子分離絶縁膜５によって互いに分離された複数のメモリ
セルトランジスタが、行列状に形成されている。ここ
で、メモリセルアレイ部には、上記実施の形態１〜３に
係る発明を適用してもよい。
【０１０６】また、低電圧部には、メモリセルトランジ
スタの駆動電圧よりも低い電圧で駆動される複数の低電
圧トランジスタが形成されている。互いに隣接する低電
圧トランジスタ同士は、素子分離絶縁膜５によって分離
されている。ここで、メモリセルアレイ部及び低電圧部
には、上記実施の形態４，５に係る発明を適用してもよ
い。また、高電圧回路部には、低電圧トランジスタの駆
動電圧よりも高い電圧で駆動される複数の高電圧トラン
ジスタが形成されている。互いに隣接する高電圧トラン
ジスタ同士は、素子分離絶縁膜５によって分離されてい
る。
スタの駆動電圧よりも低い電圧で駆動される複数の低電
圧トランジスタが形成されている。互いに隣接する低電
圧トランジスタ同士は、素子分離絶縁膜５によって分離
されている。ここで、メモリセルアレイ部及び低電圧部
には、上記実施の形態４，５に係る発明を適用してもよ
い。また、高電圧回路部には、低電圧トランジスタの駆
動電圧よりも高い電圧で駆動される複数の高電圧トラン
ジスタが形成されている。互いに隣接する高電圧トラン
ジスタ同士は、素子分離絶縁膜５によって分離されてい
る。
【０１０７】このように本実施の形態７に係る半導体集
積回路によれば、高電圧回路部と低電圧部とを、メモリ
セルアレイ部を挟んで基板の反対側に配置したため、低
電圧部が、ノイズの発生源となりやすい高電圧回路部の
影響を受けることを抑制することができる。
積回路によれば、高電圧回路部と低電圧部とを、メモリ
セルアレイ部を挟んで基板の反対側に配置したため、低
電圧部が、ノイズの発生源となりやすい高電圧回路部の
影響を受けることを抑制することができる。
【０１０８】また、低電圧部とメモリセルアレイ部、及
びメモリセルアレイ部と高電圧回路部とが、完全分離部
４７を有する素子分離絶縁膜４５、あるいは完全分離型
の素子分離絶縁膜によって互いに分離されているため、
各領域で発生したノイズがシリコン層４を介して相互に
伝搬し合うことを抑制でき、ノイズの影響を受けにくい
半導体集積回路を得ることができる。
びメモリセルアレイ部と高電圧回路部とが、完全分離部
４７を有する素子分離絶縁膜４５、あるいは完全分離型
の素子分離絶縁膜によって互いに分離されているため、
各領域で発生したノイズがシリコン層４を介して相互に
伝搬し合うことを抑制でき、ノイズの影響を受けにくい
半導体集積回路を得ることができる。
【０１０９】図３７は、本発明の実施の形態７の第１の
変形例に係る半導体集積回路の構成を模式的に示す上面
図である。高電圧回路部は、複数の回路ブロック４２ａ
〜４２ｄに分割されており、低電圧部は、複数の回路ブ
ロック４４ａ〜４４ｆに分割されている。そして、互い
に隣接する回路ブロック同士は、素子分離絶縁膜４５に
よって分離されている。本実施の形態７の第１の変形例
に係る半導体集積回路によれば、高電圧回路部及び低電
圧部において、回路ブロック間でのノイズの相互影響を
それぞれ抑制することができる。
変形例に係る半導体集積回路の構成を模式的に示す上面
図である。高電圧回路部は、複数の回路ブロック４２ａ
〜４２ｄに分割されており、低電圧部は、複数の回路ブ
ロック４４ａ〜４４ｆに分割されている。そして、互い
に隣接する回路ブロック同士は、素子分離絶縁膜４５に
よって分離されている。本実施の形態７の第１の変形例
に係る半導体集積回路によれば、高電圧回路部及び低電
圧部において、回路ブロック間でのノイズの相互影響を
それぞれ抑制することができる。
【０１１０】図３８は、本発明の実施の形態７の第２の
変形例に係る半導体集積回路の構成を模式的に示す上面
図である。上記第１の変形例に係る半導体集積回路と同
様に、高電圧回路部、メモリセルアレイ部、及び低電圧
部の各領域間には素子分離絶縁膜４５が形成されてお
り、また、高電圧回路部及び低電圧部内の回路ブロック
間にも素子分離絶縁膜４５が形成されている。
変形例に係る半導体集積回路の構成を模式的に示す上面
図である。上記第１の変形例に係る半導体集積回路と同
様に、高電圧回路部、メモリセルアレイ部、及び低電圧
部の各領域間には素子分離絶縁膜４５が形成されてお
り、また、高電圧回路部及び低電圧部内の回路ブロック
間にも素子分離絶縁膜４５が形成されている。
【０１１１】本実施の形態７の第２の変形例に係る半導
体集積回路においては、レイアウトの都合上、高電圧回
路部の一部と低電圧部の一部とが互いに隣接して配置さ
れており、互いに隣接する部分の高電圧回路部と低電圧
部との間には、素子分離絶縁膜４５よりも幅広の素子分
離絶縁膜４６ａが形成されている。素子分離絶縁膜４６
ａは、素子分離絶縁膜４５と同様に完全分離部４７を有
する素子分離絶縁膜、あるいは完全分離型の素子分離絶
縁膜である。本実施の形態７の第２の変形例に係る半導
体集積回路によれば、互いに隣接する部分の高電圧回路
部と低電圧部との間に、素子分離絶縁膜４５よりも分離
性能の高い幅広の素子分離絶縁膜４６ａを形成したた
め、隣接部分の高電圧回路部と低電圧部との間でのノイ
ズの相互影響を抑制することができる。
体集積回路においては、レイアウトの都合上、高電圧回
路部の一部と低電圧部の一部とが互いに隣接して配置さ
れており、互いに隣接する部分の高電圧回路部と低電圧
部との間には、素子分離絶縁膜４５よりも幅広の素子分
離絶縁膜４６ａが形成されている。素子分離絶縁膜４６
ａは、素子分離絶縁膜４５と同様に完全分離部４７を有
する素子分離絶縁膜、あるいは完全分離型の素子分離絶
縁膜である。本実施の形態７の第２の変形例に係る半導
体集積回路によれば、互いに隣接する部分の高電圧回路
部と低電圧部との間に、素子分離絶縁膜４５よりも分離
性能の高い幅広の素子分離絶縁膜４６ａを形成したた
め、隣接部分の高電圧回路部と低電圧部との間でのノイ
ズの相互影響を抑制することができる。
【０１１２】また、本実施の形態７の第１，２の変形例
に係る半導体集積回路において、低電圧部に、高周波の
アナログ微小信号を扱う高周波（ＲＦ：Radio Frequenc
y）回路を形成する場合は、高電圧回路部から最も離れ
て配置されている回路ブロック４４ｆ，４４ｊに、高周
波回路を形成することが望ましい。これにより、高電圧
回路部で発生したノイズによって高周波回路が受ける影
響を緩和することができる。
に係る半導体集積回路において、低電圧部に、高周波の
アナログ微小信号を扱う高周波（ＲＦ：Radio Frequenc
y）回路を形成する場合は、高電圧回路部から最も離れ
て配置されている回路ブロック４４ｆ，４４ｊに、高周
波回路を形成することが望ましい。これにより、高電圧
回路部で発生したノイズによって高周波回路が受ける影
響を緩和することができる。
【０１１３】さらに、図３８を参照して、回路ブロック
４４ｊに高周波回路が形成されている場合に、回路ブロ
ック４４ｊと、これに隣接する回路ブロック４４ｇ，４
４ｉとの間に、分離性能の高い幅広の素子分離絶縁膜４
６ｂを形成してもよい。素子分離絶縁膜４６ｂは、素子
分離絶縁膜４５と同様に完全分離部４７を有する素子分
離絶縁膜、あるいは完全分離型の素子分離絶縁膜であ
る。これにより、回路ブロック４４ｊ以外の領域で発生
したノイズによって高周波回路が受ける影響を、さらに
緩和することができる。
４４ｊに高周波回路が形成されている場合に、回路ブロ
ック４４ｊと、これに隣接する回路ブロック４４ｇ，４
４ｉとの間に、分離性能の高い幅広の素子分離絶縁膜４
６ｂを形成してもよい。素子分離絶縁膜４６ｂは、素子
分離絶縁膜４５と同様に完全分離部４７を有する素子分
離絶縁膜、あるいは完全分離型の素子分離絶縁膜であ
る。これにより、回路ブロック４４ｊ以外の領域で発生
したノイズによって高周波回路が受ける影響を、さらに
緩和することができる。
【０１１４】実施の形態８．図３９は、本発明の実施の
形態８に係る半導体集積回路の構成を模式的に示す断面
図である。図３９に示すように本実施の形態８に係る半
導体集積回路は、図３６に示した上記実施の形態７に係
る半導体集積回路を基礎として、高電圧回路部及びメモ
リセルアレイ部における素子分離絶縁膜４８，４９を、
低電圧部における素子分離絶縁膜５，４５よりも深く形
成したものである。
形態８に係る半導体集積回路の構成を模式的に示す断面
図である。図３９に示すように本実施の形態８に係る半
導体集積回路は、図３６に示した上記実施の形態７に係
る半導体集積回路を基礎として、高電圧回路部及びメモ
リセルアレイ部における素子分離絶縁膜４８，４９を、
低電圧部における素子分離絶縁膜５，４５よりも深く形
成したものである。
【０１１５】素子分離絶縁膜４８は部分分離型の素子分
離絶縁膜であり、高電圧回路部内において、互いに隣接
する高電圧トランジスタ同士、及びメモリセルアレイ部
内において、互いに隣接するメモリセルトランジスタ同
士の間に形成されている。また、素子分離絶縁膜４９
は、底面の一部に完全分離部５０を有する素子分離絶縁
膜であり、高電圧回路部とメモリセルアレイ部との間に
形成されている。
離絶縁膜であり、高電圧回路部内において、互いに隣接
する高電圧トランジスタ同士、及びメモリセルアレイ部
内において、互いに隣接するメモリセルトランジスタ同
士の間に形成されている。また、素子分離絶縁膜４９
は、底面の一部に完全分離部５０を有する素子分離絶縁
膜であり、高電圧回路部とメモリセルアレイ部との間に
形成されている。
【０１１６】このように本実施の形態８に係る半導体集
積回路によれば、高電圧回路部及びメモリセルアレイ部
における素子分離絶縁膜４８，４９を、低電圧部におけ
る素子分離絶縁膜５，４５よりも深く形成したため、低
電圧部よりも高い電圧を扱う高電圧部において、素子分
離絶縁膜４８，４９の分離耐圧を高めることができる。
積回路によれば、高電圧回路部及びメモリセルアレイ部
における素子分離絶縁膜４８，４９を、低電圧部におけ
る素子分離絶縁膜５，４５よりも深く形成したため、低
電圧部よりも高い電圧を扱う高電圧部において、素子分
離絶縁膜４８，４９の分離耐圧を高めることができる。
【０１１７】実施の形態９．図４０は、本発明の実施の
形態９に係る半導体集積回路の構成を模式的に示す断面
図である。図４０においては、上記実施の形態８におけ
る高電圧回路部及びメモリセルアレイ部をまとめて、
「高電圧部」として記載している。後述の図４１〜４３
においても同様である。低電圧部において、素子分離絶
縁膜５の底面とＢＯＸ層３の上面との間に位置する部分
のシリコン層４内には、チャネルカット層５２が形成さ
れている。また、高電圧部において、素子分離絶縁膜５
の底面とＢＯＸ層３の上面との間に位置する部分のシリ
コン層４内には、チャネルカット層５２よりも不純物濃
度が高いチャネルカット層５１が形成されている。
形態９に係る半導体集積回路の構成を模式的に示す断面
図である。図４０においては、上記実施の形態８におけ
る高電圧回路部及びメモリセルアレイ部をまとめて、
「高電圧部」として記載している。後述の図４１〜４３
においても同様である。低電圧部において、素子分離絶
縁膜５の底面とＢＯＸ層３の上面との間に位置する部分
のシリコン層４内には、チャネルカット層５２が形成さ
れている。また、高電圧部において、素子分離絶縁膜５
の底面とＢＯＸ層３の上面との間に位置する部分のシリ
コン層４内には、チャネルカット層５２よりも不純物濃
度が高いチャネルカット層５１が形成されている。
【０１１８】このように本実施の形態９に係る半導体集
積回路によれば、高電圧部に形成されるチャネルカット
層５１の不純物濃度を、低電圧部に形成されるチャネル
カット層５２の不純物濃度よりも高くしたため、高電圧
部において素子間の分離耐圧を高めることができる。
積回路によれば、高電圧部に形成されるチャネルカット
層５１の不純物濃度を、低電圧部に形成されるチャネル
カット層５２の不純物濃度よりも高くしたため、高電圧
部において素子間の分離耐圧を高めることができる。
【０１１９】実施の形態１０．図４１〜４３は、本発明
の実施の形態１０に係る半導体集積回路の構造を示す断
面図である。図４１を参照して、ＳＯＩ基板１の高電圧
部及び低電圧部には、トランジスタがそれぞれ形成され
ている。また、低電圧部におけるシリコン層４内には、
チャネルドープ領域５４が形成されており、高電圧部に
おけるシリコン層４内には、チャネルドープ領域５４よ
りも不純物濃度が高いチャネルドープ領域５３が形成さ
れている。
の実施の形態１０に係る半導体集積回路の構造を示す断
面図である。図４１を参照して、ＳＯＩ基板１の高電圧
部及び低電圧部には、トランジスタがそれぞれ形成され
ている。また、低電圧部におけるシリコン層４内には、
チャネルドープ領域５４が形成されており、高電圧部に
おけるシリコン層４内には、チャネルドープ領域５４よ
りも不純物濃度が高いチャネルドープ領域５３が形成さ
れている。
【０１２０】図４２を参照して、ＳＯＩ基板１の高電圧
部及び低電圧部には、トランジスタがそれぞれ形成され
ている。高電圧部に形成されているトランジスタのゲー
ト酸化膜５５の膜厚は、低電圧部に形成されているトラ
ンジスタのゲート酸化膜６の膜厚よりも厚い。
部及び低電圧部には、トランジスタがそれぞれ形成され
ている。高電圧部に形成されているトランジスタのゲー
ト酸化膜５５の膜厚は、低電圧部に形成されているトラ
ンジスタのゲート酸化膜６の膜厚よりも厚い。
【０１２１】図４３を参照して、ＳＯＩ基板１の高電圧
部及び低電圧部には、トランジスタがそれぞれ形成され
ている。高電圧部に形成されているトランジスタのゲー
ト長は、低電圧部に形成されているトランジスタのゲー
ト長よりも長い。図４１〜４３に示した構造は、任意に
組み合わせて使用してもよい。
部及び低電圧部には、トランジスタがそれぞれ形成され
ている。高電圧部に形成されているトランジスタのゲー
ト長は、低電圧部に形成されているトランジスタのゲー
ト長よりも長い。図４１〜４３に示した構造は、任意に
組み合わせて使用してもよい。
【０１２２】このように本実施の形態１０に係る半導体
集積回路によれば、高電圧部に形成されているトランジ
スタのしきい値電圧を、低電圧部に形成されているトラ
ンジスタのしきい値電圧よりも高く設定できるため、高
電圧部において、トランジスタのパンチスルー耐性を高
めることができる。
集積回路によれば、高電圧部に形成されているトランジ
スタのしきい値電圧を、低電圧部に形成されているトラ
ンジスタのしきい値電圧よりも高く設定できるため、高
電圧部において、トランジスタのパンチスルー耐性を高
めることができる。
【０１２３】実施の形態１１．本発明の実施の形態１１
は、図７に示したように、ソース領域及びドレイン領域
がともにＢＯＸ層３の上面に達する構造の不揮発性半導
体記憶装置を対象とする。図４４は、本発明の実施の形
態１１に係る、フラッシュメモリのメモリセルアレイの
構成の一部を抜き出して示す回路図である。図４４で
は、３行×３列分の、合計９個のメモリセルの構成のみ
を示している。同一行に属するメモリセルトランジスタ
は、共通のボディ線に接続されている。例えば、メモリ
セルＭＣ１１〜ＭＣ１３が備える各メモリセルトランジ
スタは、ボディ線ＢＤＬ１に共通に接続されている。
は、図７に示したように、ソース領域及びドレイン領域
がともにＢＯＸ層３の上面に達する構造の不揮発性半導
体記憶装置を対象とする。図４４は、本発明の実施の形
態１１に係る、フラッシュメモリのメモリセルアレイの
構成の一部を抜き出して示す回路図である。図４４で
は、３行×３列分の、合計９個のメモリセルの構成のみ
を示している。同一行に属するメモリセルトランジスタ
は、共通のボディ線に接続されている。例えば、メモリ
セルＭＣ１１〜ＭＣ１３が備える各メモリセルトランジ
スタは、ボディ線ＢＤＬ１に共通に接続されている。
【０１２４】ワード線ＷＬ１〜ＷＬ３は、ワード線の駆
動回路６０１〜６０３にそれぞれ接続されている。ま
た、ボディ線ＢＤＬ１〜ＢＤＬ３は、ボディ線の駆動回
路６１１〜６１３にそれぞれ接続されている。このと
き、図４４に示すように、駆動回路６０１〜６０３と駆
動回路６１１〜６１３とは、メモリセルアレイを挟んで
基板の反対側に配置するのが望ましい。
動回路６０１〜６０３にそれぞれ接続されている。ま
た、ボディ線ＢＤＬ１〜ＢＤＬ３は、ボディ線の駆動回
路６１１〜６１３にそれぞれ接続されている。このと
き、図４４に示すように、駆動回路６０１〜６０３と駆
動回路６１１〜６１３とは、メモリセルアレイを挟んで
基板の反対側に配置するのが望ましい。
【０１２５】一般的なフラッシュメモリにおいては、例
えば、ソースＳに０Ｖ、ドレインＤに５Ｖ、コントロー
ルゲートＣＧに１２Ｖの電圧をそれぞれ印加して、フロ
ーティングゲートＦＧ内にホットエレクトロンを注入す
ることによって、データの書き込みを行う。
えば、ソースＳに０Ｖ、ドレインＤに５Ｖ、コントロー
ルゲートＣＧに１２Ｖの電圧をそれぞれ印加して、フロ
ーティングゲートＦＧ内にホットエレクトロンを注入す
ることによって、データの書き込みを行う。
【０１２６】本実施の形態１１では、データの書き込み
動作を行う際、ボディ線ＢＤＬ１〜ＢＤＬ３にも電圧を
印加する。図４５は、データの書き込み時に、ワード線
及びボディ線にそれぞれ印加されるワード線（ＷＬ）駆
動信号及びボディ線（ＢＤＬ）駆動信号の波形を示すタ
イミングチャートである。ＷＬ駆動信号は、時刻ｔ１
に、ＬレベルからＨレベルに遷移している。このとき、
ＢＤＬ駆動信号がｔ１よりも早い時刻ｔ２にＬレベルか
らＨレベルに遷移するように、ボディ線ＢＤＬを駆動す
るのが望ましい。即ち、ボディ線ＢＤＬをワード線ＷＬ
に先立って駆動するのが望ましい。
動作を行う際、ボディ線ＢＤＬ１〜ＢＤＬ３にも電圧を
印加する。図４５は、データの書き込み時に、ワード線
及びボディ線にそれぞれ印加されるワード線（ＷＬ）駆
動信号及びボディ線（ＢＤＬ）駆動信号の波形を示すタ
イミングチャートである。ＷＬ駆動信号は、時刻ｔ１
に、ＬレベルからＨレベルに遷移している。このとき、
ＢＤＬ駆動信号がｔ１よりも早い時刻ｔ２にＬレベルか
らＨレベルに遷移するように、ボディ線ＢＤＬを駆動す
るのが望ましい。即ち、ボディ線ＢＤＬをワード線ＷＬ
に先立って駆動するのが望ましい。
【０１２７】シリコンによって構成されるボディ線ＢＤ
Ｌは、シリサイド等によって構成されるワード線ＷＬよ
りも抵抗が高く、信号の伝達速度が遅い。しかしなが
ら、ワード線ＷＬに先立ってボディ線ＢＤＬを駆動する
ことにより、ＷＬ駆動信号に対してＢＤＬ駆動信号が遅
延することを回避することができる。
Ｌは、シリサイド等によって構成されるワード線ＷＬよ
りも抵抗が高く、信号の伝達速度が遅い。しかしなが
ら、ワード線ＷＬに先立ってボディ線ＢＤＬを駆動する
ことにより、ＷＬ駆動信号に対してＢＤＬ駆動信号が遅
延することを回避することができる。
【０１２８】このように本実施の形態１１に係る不揮発
性半導体記憶装置によれば、データの書き込み動作を行
う際に、ワード線ＷＬとともにボディ線ＢＤＬも駆動す
る。これにより、メモリセルトランジスタのソースＳか
らドレインＤにバイポーラ電流も流すことができるた
め、書き込み効率の向上を図ることができる。例えば、
ボディ線ＢＤＬに０．３Ｖの電圧を印加することによ
り、ワード線ＷＬに印加する電圧を１０Ｖに下げること
が可能となる。これにより、消費電力の低減を図ること
ができる。
性半導体記憶装置によれば、データの書き込み動作を行
う際に、ワード線ＷＬとともにボディ線ＢＤＬも駆動す
る。これにより、メモリセルトランジスタのソースＳか
らドレインＤにバイポーラ電流も流すことができるた
め、書き込み効率の向上を図ることができる。例えば、
ボディ線ＢＤＬに０．３Ｖの電圧を印加することによ
り、ワード線ＷＬに印加する電圧を１０Ｖに下げること
が可能となる。これにより、消費電力の低減を図ること
ができる。
【０１２９】また、駆動回路６０１〜６０３と駆動回路
６１１〜６１３とは、メモリセルアレイを挟んで基板の
反対側に配置されているため、ワード線ＷＬ及びボディ
線ＢＤＬの各抵抗に起因する電圧降下の影響を相殺する
ことができる。これにより、同一行に属する複数のメモ
リセルに関して、書き込み特性の均一化を図ることがで
きる。
６１１〜６１３とは、メモリセルアレイを挟んで基板の
反対側に配置されているため、ワード線ＷＬ及びボディ
線ＢＤＬの各抵抗に起因する電圧降下の影響を相殺する
ことができる。これにより、同一行に属する複数のメモ
リセルに関して、書き込み特性の均一化を図ることがで
きる。
【０１３０】なお、非選択のボディ線ＢＤＬには、駆動
回路６１１〜６１３から０Ｖの電圧を印加するか、ある
いは、選択されたボディ線ＢＤＬとは逆極性の電圧（例
えば−０．３Ｖ）を印加するのが望ましい。これによ
り、ディスターブ不良の発生を回避することができる。
回路６１１〜６１３から０Ｖの電圧を印加するか、ある
いは、選択されたボディ線ＢＤＬとは逆極性の電圧（例
えば−０．３Ｖ）を印加するのが望ましい。これによ
り、ディスターブ不良の発生を回避することができる。
【０１３１】
【発明の効果】この発明のうち請求項１に係るものによ
れば、行方向に互いに隣接するソース領域同士を半導体
層を介して互いに電気的に接続することができ、これに
よってソース線を構成することができる。
れば、行方向に互いに隣接するソース領域同士を半導体
層を介して互いに電気的に接続することができ、これに
よってソース線を構成することができる。
【０１３２】また、行方向に互いに隣接するソース領域
同士の間に、ソース領域と同一導電型の不純物導入領域
を形成したため、ソース線の抵抗を低減することもでき
る。
同士の間に、ソース領域と同一導電型の不純物導入領域
を形成したため、ソース線の抵抗を低減することもでき
る。
【０１３３】また、この発明のうち請求項２に係るもの
によれば、列方向に関するボディ抵抗の上昇を回避する
ことができる。
によれば、列方向に関するボディ抵抗の上昇を回避する
ことができる。
【０１３４】また、列方向に互いに隣接するメモリセル
同士の間においても、ソース領域と絶縁層との間に位置
する部分の半導体層を介して、ボディ電位を固定するこ
とができる。
同士の間においても、ソース領域と絶縁層との間に位置
する部分の半導体層を介して、ボディ電位を固定するこ
とができる。
【０１３５】また、この発明のうち請求項３に係るもの
によれば、列方向に互いに隣接するメモリセルトランジ
スタに関して、ドレイン領域と絶縁層との間に位置する
部分の半導体層を介してボディ電位を固定することがで
きるため、ボディ電位の固定能力を高めることができ
る。
によれば、列方向に互いに隣接するメモリセルトランジ
スタに関して、ドレイン領域と絶縁層との間に位置する
部分の半導体層を介してボディ電位を固定することがで
きるため、ボディ電位の固定能力を高めることができ
る。
【０１３６】また、この発明のうち請求項４に係るもの
によれば、ドレイン領域と半導体層とのｐｎ接合部にお
けるｐｎ接合容量を低減できるため、データの読み出し
動作及び書き込み動作に関しては、高速かつ低消費電力
の動作を維持することができる。
によれば、ドレイン領域と半導体層とのｐｎ接合部にお
けるｐｎ接合容量を低減できるため、データの読み出し
動作及び書き込み動作に関しては、高速かつ低消費電力
の動作を維持することができる。
【０１３７】また、この発明のうち請求項５に係るもの
によれば、データの書き込み動作を行う際にワード線と
ともにボディ線も駆動することにより、メモリセルトラ
ンジスタのソース領域からドレイン領域にバイポーラ電
流も流すことができるため、書き込み効率の向上を図る
ことができる。
によれば、データの書き込み動作を行う際にワード線と
ともにボディ線も駆動することにより、メモリセルトラ
ンジスタのソース領域からドレイン領域にバイポーラ電
流も流すことができるため、書き込み効率の向上を図る
ことができる。
【０１３８】また、この発明のうち請求項６に係るもの
によれば、第１の駆動回路と第２の駆動回路とは、メモ
リセルアレイ部を挟んで互いに反対側に配置されている
ため、ワード線及びボディ線の各抵抗に起因する電圧降
下の影響を相殺することができる。これにより、同一行
に属する複数のメモリセルに関して、書き込み特性の均
一化を図ることができる。
によれば、第１の駆動回路と第２の駆動回路とは、メモ
リセルアレイ部を挟んで互いに反対側に配置されている
ため、ワード線及びボディ線の各抵抗に起因する電圧降
下の影響を相殺することができる。これにより、同一行
に属する複数のメモリセルに関して、書き込み特性の均
一化を図ることができる。
【０１３９】また、この発明のうち請求項７に係るもの
によれば、列方向に関するボディ抵抗の上昇を回避する
ことができる。
によれば、列方向に関するボディ抵抗の上昇を回避する
ことができる。
【０１４０】さらに、列方向に互いに隣接するメモリセ
ル同士の間においても、ソース領域と絶縁層との間に位
置する部分の半導体層を介して、ボディ電位を固定する
ことができる。
ル同士の間においても、ソース領域と絶縁層との間に位
置する部分の半導体層を介して、ボディ電位を固定する
ことができる。
【０１４１】しかも、ドレイン領域と半導体層とのｐｎ
接合部におけるｐｎ接合容量を低減できるため、データ
の読み出し動作及び書き込み動作に関しては、高速かつ
低消費電力の動作を維持することができる。
接合部におけるｐｎ接合容量を低減できるため、データ
の読み出し動作及び書き込み動作に関しては、高速かつ
低消費電力の動作を維持することができる。
【０１４２】また、この発明のうち請求項８に係るもの
によれば、データの書き込み動作を行う際にワード線と
ともにボディ線も駆動することにより、メモリセルトラ
ンジスタのソース領域からドレイン領域にバイポーラ電
流も流すことができるため、書き込み効率の向上を図る
ことができる。
によれば、データの書き込み動作を行う際にワード線と
ともにボディ線も駆動することにより、メモリセルトラ
ンジスタのソース領域からドレイン領域にバイポーラ電
流も流すことができるため、書き込み効率の向上を図る
ことができる。
【０１４３】また、この発明のうち請求項９に係るもの
によれば、第１の駆動回路と第２の駆動回路とは、メモ
リセルアレイ部を挟んで互いに反対側に配置されている
ため、ワード線及びボディ線の各抵抗に起因する電圧降
下の影響を相殺することができる。これにより、同一行
に属する複数のメモリセルに関して、書き込み特性の均
一化を図ることができる。
によれば、第１の駆動回路と第２の駆動回路とは、メモ
リセルアレイ部を挟んで互いに反対側に配置されている
ため、ワード線及びボディ線の各抵抗に起因する電圧降
下の影響を相殺することができる。これにより、同一行
に属する複数のメモリセルに関して、書き込み特性の均
一化を図ることができる。
【０１４４】また、この発明のうち請求項１０に係るも
のによれば、ディスターブ不良を回避することができ
る。
のによれば、ディスターブ不良を回避することができ
る。
【０１４５】また、この発明のうち請求項１１に係るも
のによれば、ボディ線の抵抗がワード線の抵抗よりも高
い場合であっても、第１の駆動信号に対して第２の駆動
信号が遅延することを回避することができる。
のによれば、ボディ線の抵抗がワード線の抵抗よりも高
い場合であっても、第１の駆動信号に対して第２の駆動
信号が遅延することを回避することができる。
【０１４６】また、この発明のうち請求項１２に係るも
のによれば、行方向に互いに隣接するソース領域同士の
間に不純物導入領域を形成することにより、ソース線の
抵抗を低減することができる。
のによれば、行方向に互いに隣接するソース領域同士の
間に不純物導入領域を形成することにより、ソース線の
抵抗を低減することができる。
【０１４７】また、この発明のうち請求項１３に係るも
のによれば、メモリセルアレイ部においてボディ電位の
固定能力を高めつつ、低電圧部においては、ｐｎ接合容
量の増大に伴う動作速度の低下及び消費電力の増大を回
避することができる。
のによれば、メモリセルアレイ部においてボディ電位の
固定能力を高めつつ、低電圧部においては、ｐｎ接合容
量の増大に伴う動作速度の低下及び消費電力の増大を回
避することができる。
【０１４８】また、この発明のうち請求項１４に係るも
のによれば、低電圧部のみにおいて、ソース領域及びド
レイン領域、あるいはソース領域及びドレイン領域と半
導体層とのｐｎ接合部にそれぞれ生じる空乏層を、絶縁
層に到達させることができる。
のによれば、低電圧部のみにおいて、ソース領域及びド
レイン領域、あるいはソース領域及びドレイン領域と半
導体層とのｐｎ接合部にそれぞれ生じる空乏層を、絶縁
層に到達させることができる。
【０１４９】また、この発明のうち請求項１５に係るも
のによれば、低電圧部のみにおいて、ソース領域及びド
レイン領域、あるいはソース領域及びドレイン領域と半
導体層とのｐｎ接合部にそれぞれ生じる空乏層を、絶縁
層に到達させることができる。
のによれば、低電圧部のみにおいて、ソース領域及びド
レイン領域、あるいはソース領域及びドレイン領域と半
導体層とのｐｎ接合部にそれぞれ生じる空乏層を、絶縁
層に到達させることができる。
【０１５０】また、メモリセルアレイ部において絶縁層
に到達しないソース領域と、低電圧部において絶縁層に
到達するソース領域及びドレイン領域とを、同一のイオ
ン注入工程によって形成することができる。
に到達しないソース領域と、低電圧部において絶縁層に
到達するソース領域及びドレイン領域とを、同一のイオ
ン注入工程によって形成することができる。
【０１５１】また、この発明のうち請求項１６に係るも
のによれば、メモリセルアレイ部及び低電圧部において
それぞれ発生したノイズが半導体層を介して相互に伝搬
し合うことを抑制することができ、ノイズの影響を受け
にくい半導体集積回路を得ることができる。
のによれば、メモリセルアレイ部及び低電圧部において
それぞれ発生したノイズが半導体層を介して相互に伝搬
し合うことを抑制することができ、ノイズの影響を受け
にくい半導体集積回路を得ることができる。
【０１５２】また、この発明のうち請求項１７に係るも
のによれば、高電圧部と低電圧部とを、メモリセルアレ
イ部を挟んで基板の反対側に配置したため、低電圧部
が、ノイズの発生源となりやすい高電圧部で発生したノ
イズの影響を受けることを抑制することができる。
のによれば、高電圧部と低電圧部とを、メモリセルアレ
イ部を挟んで基板の反対側に配置したため、低電圧部
が、ノイズの発生源となりやすい高電圧部で発生したノ
イズの影響を受けることを抑制することができる。
【０１５３】また、この発明のうち請求項１８に係るも
のによれば、ノイズの影響を受けやすい高周波回路が、
高電圧部で発生したノイズの影響を受けることを緩和す
ることができる。
のによれば、ノイズの影響を受けやすい高周波回路が、
高電圧部で発生したノイズの影響を受けることを緩和す
ることができる。
【０１５４】また、この発明のうち請求項１９に係るも
のによれば、第１の素子分離絶縁膜を形成したことによ
って、メモリセルアレイ部、低電圧部、及び高電圧部の
各領域で発生したノイズが半導体層を介して相互に伝搬
し合うことを抑制でき、ノイズの影響を受けにくい半導
体集積回路を得ることができる。
のによれば、第１の素子分離絶縁膜を形成したことによ
って、メモリセルアレイ部、低電圧部、及び高電圧部の
各領域で発生したノイズが半導体層を介して相互に伝搬
し合うことを抑制でき、ノイズの影響を受けにくい半導
体集積回路を得ることができる。
【０１５５】また、第２の素子分離絶縁膜を形成したこ
とによって、高周波回路部以外の他の領域で発生したノ
イズによって高周波回路が受ける影響を低減することが
できる。
とによって、高周波回路部以外の他の領域で発生したノ
イズによって高周波回路が受ける影響を低減することが
できる。
【０１５６】また、この発明のうち請求項２０に係るも
のによれば、低電圧部よりも高い電圧を扱うメモリセル
アレイ部において、第１の素子分離絶縁膜の分離耐圧を
高めることができる。
のによれば、低電圧部よりも高い電圧を扱うメモリセル
アレイ部において、第１の素子分離絶縁膜の分離耐圧を
高めることができる。
【０１５７】また、この発明のうち請求項２１に係るも
のによれば、低電圧部よりも高い電圧を扱うメモリセル
アレイ部において、第１の素子分離絶縁膜の分離耐圧を
高めることができる。
のによれば、低電圧部よりも高い電圧を扱うメモリセル
アレイ部において、第１の素子分離絶縁膜の分離耐圧を
高めることができる。
【０１５８】また、この発明のうち請求項２２に係るも
のによれば、メモリセルアレイ部において、トランジス
タのパンチスルー耐性を高めることができる。
のによれば、メモリセルアレイ部において、トランジス
タのパンチスルー耐性を高めることができる。
【０１５９】また、この発明のうち請求項２３に係るも
のによれば、メモリセルアレイ部、低電圧部、及び高電
圧部の各領域で発生したノイズが半導体層を介して相互
に伝搬し合うことを抑制でき、ノイズの影響を受けにく
い半導体集積回路を得ることができる。
のによれば、メモリセルアレイ部、低電圧部、及び高電
圧部の各領域で発生したノイズが半導体層を介して相互
に伝搬し合うことを抑制でき、ノイズの影響を受けにく
い半導体集積回路を得ることができる。
【０１６０】また、この発明のうち請求項２４に係るも
のによれば、分離耐圧の高い第２の素子分離絶縁膜を形
成することによって、隣接部分の高電圧部と低電圧部と
の間でのノイズの相互影響を抑制することができる。
のによれば、分離耐圧の高い第２の素子分離絶縁膜を形
成することによって、隣接部分の高電圧部と低電圧部と
の間でのノイズの相互影響を抑制することができる。
【図１】 本発明の実施の形態１に係る不揮発性半導体
記憶装置の、メモリセルトランジスタの構造を示す断面
図である。
記憶装置の、メモリセルトランジスタの構造を示す断面
図である。
【図２】 本発明の実施の形態１に係る不揮発性半導体
記憶装置の、メモリセルアレイの構成の一部を抜き出し
て示す回路図である。
記憶装置の、メモリセルアレイの構成の一部を抜き出し
て示す回路図である。
【図３】 本発明の実施の形態１に係る不揮発性半導体
記憶装置の構造を示す上面図である。
記憶装置の構造を示す上面図である。
【図４】 本発明の実施の形態１の変形例に係る不揮発
性半導体記憶装置の構造を示す上面図である。
性半導体記憶装置の構造を示す上面図である。
【図５】 図４に示した線分Ｘ１に沿った位置における
断面構造を示す断面図である。
断面構造を示す断面図である。
【図６】 図４に示した線分Ｘ２に沿った位置における
断面構造を示す断面図である。
断面構造を示す断面図である。
【図７】 図４に示した線分Ｘ３に沿った位置における
断面構造を示す断面図である。
断面構造を示す断面図である。
【図８】 図４に示した線分Ｘ４に沿った位置における
断面構造を示す断面図である。
断面構造を示す断面図である。
【図９】 本発明の実施の形態２に係る不揮発性半導体
記憶装置の構造を示す断面図である。
記憶装置の構造を示す断面図である。
【図１０】 本発明の実施の形態２に係る不揮発性半導
体記憶装置の構造を示す断面図である。
体記憶装置の構造を示す断面図である。
【図１１】 本発明の実施の形態３に係る不揮発性半導
体記憶装置の構造を示す断面図である。
体記憶装置の構造を示す断面図である。
【図１２】 本実施の形態３の変形例に係る不揮発性半
導体記憶装置の構造を示す上面図である。
導体記憶装置の構造を示す上面図である。
【図１３】 本発明の実施の形態４に係る半導体集積回
路の構造を示す断面図である。
路の構造を示す断面図である。
【図１４】 本発明の実施の形態５に係る半導体集積回
路の構造を示す断面図である。
路の構造を示す断面図である。
【図１５】 本発明の実施の形態６に係る半導体集積回
路の構造を示す断面図である。
路の構造を示す断面図である。
【図１６】 本発明の実施の形態６に係る半導体集積回
路に関して、素子分離絶縁膜の第１の製造方法を工程順
に示す断面図である。
路に関して、素子分離絶縁膜の第１の製造方法を工程順
に示す断面図である。
【図１７】 本発明の実施の形態６に係る半導体集積回
路に関して、素子分離絶縁膜の第１の製造方法を工程順
に示す断面図である。
路に関して、素子分離絶縁膜の第１の製造方法を工程順
に示す断面図である。
【図１８】 本発明の実施の形態６に係る半導体集積回
路に関して、素子分離絶縁膜の第１の製造方法を工程順
に示す断面図である。
路に関して、素子分離絶縁膜の第１の製造方法を工程順
に示す断面図である。
【図１９】 本発明の実施の形態６に係る半導体集積回
路に関して、素子分離絶縁膜の第１の製造方法を工程順
に示す断面図である。
路に関して、素子分離絶縁膜の第１の製造方法を工程順
に示す断面図である。
【図２０】 本発明の実施の形態６に係る半導体集積回
路に関して、素子分離絶縁膜の第２の製造方法を工程順
に示す断面図である。
路に関して、素子分離絶縁膜の第２の製造方法を工程順
に示す断面図である。
【図２１】 本発明の実施の形態６に係る半導体集積回
路に関して、素子分離絶縁膜の第２の製造方法を工程順
に示す断面図である。
路に関して、素子分離絶縁膜の第２の製造方法を工程順
に示す断面図である。
【図２２】 本発明の実施の形態６に係る半導体集積回
路に関して、素子分離絶縁膜の第３の製造方法を工程順
に示す断面図である。
路に関して、素子分離絶縁膜の第３の製造方法を工程順
に示す断面図である。
【図２３】 本発明の実施の形態６に係る半導体集積回
路に関して、素子分離絶縁膜の第３の製造方法を工程順
に示す断面図である。
路に関して、素子分離絶縁膜の第３の製造方法を工程順
に示す断面図である。
【図２４】 本発明の実施の形態６に係る半導体集積回
路に関して、素子分離絶縁膜の第３の製造方法を工程順
に示す断面図である。
路に関して、素子分離絶縁膜の第３の製造方法を工程順
に示す断面図である。
【図２５】 本発明の実施の形態６に係る半導体集積回
路に関して、素子分離絶縁膜の第４の製造方法を工程順
に示す断面図である。
路に関して、素子分離絶縁膜の第４の製造方法を工程順
に示す断面図である。
【図２６】 本発明の実施の形態６に係る半導体集積回
路に関して、素子分離絶縁膜の第４の製造方法を工程順
に示す断面図である。
路に関して、素子分離絶縁膜の第４の製造方法を工程順
に示す断面図である。
【図２７】 本発明の実施の形態６に係る半導体集積回
路に関して、素子分離絶縁膜の第４の製造方法を工程順
に示す断面図である。
路に関して、素子分離絶縁膜の第４の製造方法を工程順
に示す断面図である。
【図２８】 本発明の実施の形態６に係る半導体集積回
路に関して、素子分離絶縁膜の第４の製造方法を工程順
に示す断面図である。
路に関して、素子分離絶縁膜の第４の製造方法を工程順
に示す断面図である。
【図２９】 本発明の実施の形態６に係る半導体集積回
路に関して、素子分離絶縁膜の第４の製造方法を工程順
に示す断面図である。
路に関して、素子分離絶縁膜の第４の製造方法を工程順
に示す断面図である。
【図３０】 本発明の実施の形態６に係る半導体集積回
路の他の構造を示す断面図である。
路の他の構造を示す断面図である。
【図３１】 図３０に示した半導体集積回路の製造方法
を工程順に示す断面図である。
を工程順に示す断面図である。
【図３２】 図３０に示した半導体集積回路の製造方法
を工程順に示す断面図である。
を工程順に示す断面図である。
【図３３】 図３０に示した半導体集積回路の製造方法
を工程順に示す断面図である。
を工程順に示す断面図である。
【図３４】 図３０に示した半導体集積回路の製造方法
を工程順に示す断面図である。
を工程順に示す断面図である。
【図３５】 本発明の実施の形態７に係る半導体集積回
路の構成を模式的に示す上面図である。
路の構成を模式的に示す上面図である。
【図３６】 本発明の実施の形態７に係る半導体集積回
路の断面構造を模式的に示す断面図である。
路の断面構造を模式的に示す断面図である。
【図３７】 本発明の実施の形態７の第１の変形例に係
る半導体集積回路の構成を模式的に示す上面図である。
る半導体集積回路の構成を模式的に示す上面図である。
【図３８】 本発明の実施の形態７の第２の変形例に係
る半導体集積回路の構成を模式的に示す上面図である。
る半導体集積回路の構成を模式的に示す上面図である。
【図３９】 本発明の実施の形態８に係る半導体集積回
路の構成を模式的に示す断面図である。
路の構成を模式的に示す断面図である。
【図４０】 本発明の実施の形態９に係る半導体集積回
路の構成を模式的に示す断面図である。
路の構成を模式的に示す断面図である。
【図４１】 本発明の実施の形態１０に係る半導体集積
回路の構造を示す断面図である。
回路の構造を示す断面図である。
【図４２】 本発明の実施の形態１０に係る半導体集積
回路の構造を示す断面図である。
回路の構造を示す断面図である。
【図４３】 本発明の実施の形態１０に係る半導体集積
回路の構造を示す断面図である。
回路の構造を示す断面図である。
【図４４】 本発明の実施の形態１１に係る不揮発性半
導体記憶装置の、メモリセルアレイの構成の一部を抜き
出して示す回路図である。
導体記憶装置の、メモリセルアレイの構成の一部を抜き
出して示す回路図である。
【図４５】 本発明の実施の形態１１に係る不揮発性半
導体記憶装置に関して、ワード線及びボディ線にそれぞ
れ印加される駆動信号の波形を示すタイミングチャート
である。
導体記憶装置に関して、ワード線及びボディ線にそれぞ
れ印加される駆動信号の波形を示すタイミングチャート
である。
【図４６】 バルク基板を用いたフラッシュメモリの、
メモリセルトランジスタの構造を模式的に示す断面図で
ある。
メモリセルトランジスタの構造を模式的に示す断面図で
ある。
【図４７】 従来の不揮発性半導体記憶装置の、メモリ
セルトランジスタの構造を模式的に示す断面図である。
セルトランジスタの構造を模式的に示す断面図である。
【図４８】 従来の不揮発性半導体記憶装置に関して、
メモリセルアレイの構成の一部を抜き出して示す回路図
である。
メモリセルアレイの構成の一部を抜き出して示す回路図
である。
【図４９】 従来の不揮発性半導体記憶装置の構造を示
す上面図である。
す上面図である。
【図５０】 図４９に示した線分Ｘ１００に沿った位置
における断面構造を示す断面図である。
における断面構造を示す断面図である。
１ ＳＯＩ基板、２ シリコン基板、３ ＢＯＸ層、４
シリコン層、５，１５，１６，３５，４６ａ，４６
ｂ，４８，４９ 素子分離絶縁膜、７０ ボディ領域、
１０ 不純物導入領域、１２，１４，３６ ソース・ド
レイン領域、４０，４１，４７，５０ 完全分離部、５
１，５２ チャネルカット層。
シリコン層、５，１５，１６，３５，４６ａ，４６
ｂ，４８，４９ 素子分離絶縁膜、７０ ボディ領域、
１０ 不純物導入領域、１２，１４，３６ ソース・ド
レイン領域、４０，４１，４７，５０ 完全分離部、５
１，５２ チャネルカット層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/088 Ｈ０１Ｌ 27/04 Ａ 27/08 ３３１ Ｄ 27/10 ４６１ 27/08 １０２Ｂ ４８１ 29/78 ３７１ ４９１ ６１３Ｂ 29/788 ６１６Ａ 29/792 ６１６Ｔ 29/786 ６２１ 21/336 ６２６Ｂ (72)発明者 松本 拓治 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F001 AA01 AB08 AD44 AD60 AD70 AE02 AG40 5F038 BH19 CA02 CA03 CD04 CD19 DF01 DF05 DF08 EZ06 EZ15 EZ20 5F048 AA03 AA04 AA05 AB01 AC01 AC03 BA12 BA16 BC03 BC19 BG05 BG11 BG12 BG13 DA25 5F083 EP02 EP23 EP27 EP62 EP67 EP77 ER02 ER05 ER09 ER22 GA12 GA23 GA24 GA30 HA02 LA12 LA16 LA20 NA01 PR36 ZA02 ZA05 ZA12 5F110 AA13 AA15 AA30 BB08 CC02 DD05 DD13 EE25 EE27 FF02 GG02 GG12 GG24 GG26 GG60 HJ01 HJ04 HJ13 HM02 HM12 HM15 NN62 NN65 NN78 QQ19
Claims (24)
- 【請求項１】 半導体基板、絶縁層、及び半導体層がこ
の順に積層されたＳＯＩ基板と、 それぞれが、互いに離間して前記半導体層の主面内に形
成されたソース領域及びドレイン領域、前記ソース領域
と前記ドレイン領域とに挟まれる部分のボディ領域上に
絶縁膜を介して形成された第１のゲート電極、及び、前
記第１のゲート電極上に絶縁膜を介して形成された第２
のゲート電極を有する、行列状に配置された複数のメモ
リセルトランジスタと、 前記半導体層の前記主面内において、前記メモリセルト
ランジスタの前記ソース領域と前記ドレイン領域とが並
ぶ方向に垂直な行方向に互いに隣接する前記メモリセル
トランジスタ同士の間に形成された、前記絶縁層に達し
ない底面を有する素子分離絶縁膜と、 前記半導体層内において、前記行方向に互いに隣接する
前記メモリセルトランジスタがそれぞれ有する前記ソー
ス領域同士の間に形成され、前記ソース領域と同一導電
型の不純物導入領域とを備える不揮発性半導体記憶装
置。 - 【請求項２】 前記ソース領域、あるいは前記ソース領
域と前記半導体層とのｐｎ接合部に生じる空乏層は、前
記絶縁層に到達しない、請求項１に記載の不揮発性半導
体記憶装置。 - 【請求項３】 前記ドレイン領域、あるいは前記ドレイ
ン領域と前記半導体層とのｐｎ接合部に生じる空乏層
は、前記絶縁層に到達しない、請求項２に記載の不揮発
性半導体記憶装置。 - 【請求項４】 前記ドレイン領域、あるいは前記ドレイ
ン領域と前記半導体層とのｐｎ接合部に生じる空乏層
は、前記絶縁層に到達する、請求項２に記載の不揮発性
半導体記憶装置。 - 【請求項５】 前記ソース領域及び前記ドレイン領域、
あるいは前記ソース領域及び前記ドレイン領域と前記半
導体層とのｐｎ接合部にそれぞれ生じる空乏層は、いず
れも前記絶縁層に到達し、 前記不揮発性半導体記憶装置は、 同一の行に属する複数の前記メモリセルトランジスタが
それぞれ有する前記第２のゲート電極に共通して接続さ
れたワード線と、 同一の行に属する複数の前記メモリセルトランジスタが
それぞれ有する前記ボディ領域を繋ぐボディ線と、 前記ワード線に接続され、前記ワード線に第１の駆動信
号を供給する第１の駆動回路と、 前記ボディ線に接続され、前記ボディ線に第２の駆動信
号を供給する第２の駆動回路とをさらに備える、請求項
１に記載の不揮発性半導体記憶装置。 - 【請求項６】 前記第１及び第２の駆動回路は、前記メ
モリセルトランジスタをそれぞれ含む複数のメモリセル
が配置されたメモリセルアレイ部を挟んで、互いに反対
側に配置されている、請求項５に記載の不揮発性半導体
記憶装置。 - 【請求項７】 半導体基板、絶縁層、及び半導体層がこ
の順に積層されたＳＯＩ基板と、 それぞれが、互いに離間して前記半導体層の主面内に形
成されたソース領域及びドレイン領域、前記ソース領域
と前記ドレイン領域とに挟まれる部分のボディ領域上に
絶縁膜を介して形成された第１のゲート電極、及び、前
記第１のゲート電極上に絶縁膜を介して形成されたコン
トロールゲートを有する、行列状に配置された複数のメ
モリセルトランジスタと、 前記半導体層の前記主面内において、前記メモリセルト
ランジスタの前記ソース領域と前記ドレイン領域とが並
ぶ方向に垂直な行方向に互いに隣接する前記メモリセル
トランジスタ同士の間に形成され、前記絶縁層に達しな
い底面を有する素子分離絶縁膜とを備え、 前記ソース領域、あるいは前記ソース領域と前記半導体
層とのｐｎ接合部に生じる空乏層は、前記絶縁層に到達
せず、 前記ドレイン領域、あるいは前記ドレイン領域と前記半
導体層とのｐｎ接合部に生じる空乏層は、前記絶縁層に
到達することを特徴とする不揮発性半導体記憶装置。 - 【請求項８】 半導体基板、絶縁層、及び半導体層がこ
の順に積層されたＳＯＩ基板と、 それぞれが、互いに離間して前記半導体層の主面内に形
成されたソース領域及びドレイン領域、前記ソース領域
と前記ドレイン領域とに挟まれる部分のボディ領域上に
絶縁膜を介して形成された第１のゲート電極、及び、前
記第１のゲート電極上に絶縁膜を介して形成された第２
のゲート電極を有する、行列状に配置された複数のメモ
リセルトランジスタと、 前記半導体層の主面内において、前記メモリセルトラン
ジスタの前記ソース領域と前記ドレイン領域とが並ぶ方
向に垂直な行方向に互いに隣接する前記メモリセルトラ
ンジスタ同士の間に形成され、前記絶縁層に達しない底
面を有する素子分離絶縁膜と、 同一の行に属する複数の前記メモリセルトランジスタが
それぞれ有する前記第２のゲート電極に共通して接続さ
れたワード線と、 同一の行に属する複数の前記メモリセルトランジスタが
それぞれ有する前記ボディ領域を繋ぐボディ線と、 前記ワード線に接続され、前記ワード線に第１の駆動信
号を供給する第１の駆動回路と、 前記ボディ線に接続され、前記ボディ線に第２の駆動信
号を供給する第２の駆動回路とを備え、 前記ソース領域及び前記ドレイン領域、あるいは前記ソ
ース領域及び前記ドレイン領域と前記半導体層とのｐｎ
接合部にそれぞれ生じる空乏層は、いずれも前記絶縁層
に到達する不揮発性半導体記憶装置。 - 【請求項９】 前記第１及び第２の駆動回路は、前記メ
モリセルトランジスタをそれぞれ含む複数のメモリセル
が配置されたメモリセルアレイ部を挟んで、互いに反対
側に配置されている、請求項８に記載の不揮発性半導体
記憶装置。 - 【請求項１０】 前記第２の駆動回路は、データの読み
出し時に選択された前記ボディ線に対しては、前記第２
の駆動信号として第１の電位を供給し、非選択の前記ボ
ディ線に対しては、前記第２の駆動信号として、接地電
位あるいは前記第１の電位と逆極性の第２の電位を供給
する、請求項５，６，８，９のいずれか一つに記載の不
揮発性半導体記憶装置。 - 【請求項１１】 前記第２の駆動回路は、前記第１の駆
動回路が前記ワード線に前記第１の駆動信号を供給する
に先立って、前記ボディ線に前記第２の駆動信号を供給
する、請求項５，６，８〜１０のいずれか一つに記載の
不揮発性半導体記憶装置。 - 【請求項１２】 前記半導体層内において、前記行方向
に互いに隣接する前記メモリセルトランジスタがそれぞ
れ有する前記ソース領域同士の間に形成され、前記ソー
ス領域と同一導電型の不純物導入領域をさらに備える、
請求項７〜１１のいずれか一つに記載の不揮発性半導体
記憶装置。 - 【請求項１３】 半導体基板、絶縁層、及び半導体層が
この順に積層されたＳＯＩ基板と、 前記ＳＯＩ基板のメモリセルアレイ部に形成された、複
数のメモリセルトランジスタと、 前記ＳＯＩ基板の低電圧部に形成され、前記メモリセル
トランジスタの駆動電圧よりも低い電圧で駆動される複
数の低電圧トランジスタとを備え、 前記メモリセルトランジスタ及び前記低電圧トランジス
タは、互いに離間して前記半導体層内に形成されたソー
ス領域及びドレイン領域をそれぞれ有し、 前記メモリセルトランジスタの、前記ソース領域、ある
いは前記ソース領域と前記半導体層とのｐｎ接合部に生
じる空乏層は、前記絶縁層に到達せず、 前記低電圧トランジスタの、前記ソース領域及び前記ド
レイン領域、あるいは前記ソース領域及び前記ドレイン
領域と前記半導体層とのｐｎ接合部にそれぞれ生じる空
乏層は、前記絶縁層に到達する半導体集積回路。 - 【請求項１４】 前記半導体層の主面から、前記低電圧
トランジスタの前記ソース領域及び前記ドレイン領域の
底面までの深さは、前記半導体層の前記主面から、前記
メモリセルトランジスタの前記ソース領域の底面までの
深さよりも深い、請求項１３に記載の半導体集積回路。 - 【請求項１５】 前記低電圧部における前記半導体層の
膜厚は、前記メモリセルアレイ部における前記半導体層
の膜厚よりも薄い、請求項１３に記載の半導体集積回
路。 - 【請求項１６】 前記半導体層内において、前記メモリ
セルアレイ部と前記低電圧部との境界部分に形成され、
底面が前記絶縁層に達する素子分離絶縁膜をさらに備え
る、請求項１３〜１５のいずれか一つに記載の半導体集
積回路。 - 【請求項１７】 複数のメモリセルトランジスタが形成
されたメモリセルアレイ部と、 前記メモリセルトランジスタよりも低い電圧で駆動され
る複数の低電圧トランジスタが形成された低電圧部と、 前記低電圧トランジスタよりも高い電圧で駆動される複
数の高電圧トランジスタが形成された高電圧部とを有す
る基板を備え、 前記高電圧部及び前記低電圧部は、前記メモリセルアレ
イ部を挟んで配置されていることを特徴とする半導体集
積回路。 - 【請求項１８】 前記低電圧部は、複数の回路ブロック
に分割されており、 高周波回路が形成された高周波回路部は、前記高電圧部
から最も遠い箇所に配置された前記回路ブロック内に設
けられている、請求項１７に記載の半導体集積回路。 - 【請求項１９】 前記基板は、半導体基板、絶縁層、及
び半導体層がこの順に積層されたＳＯＩ基板であり、 前記半導体集積回路は、 前記半導体層内において、前記メモリセルアレイ部、前
記低電圧部、及び前記高電圧部の各境界部分に形成され
た、前記絶縁層に達する底面を有する第１の素子分離絶
縁膜と、 前記半導体層内において前記高周波回路部と他の領域と
の境界部分に形成され、前記絶縁層に達する底面を有
し、前記第１の素子分離絶縁膜よりも幅広の第２の素子
分離絶縁膜とをさらに備える、請求項１８に記載の半導
体集積回路。 - 【請求項２０】 前記基板は、半導体基板、絶縁層、及
び半導体層がこの順に積層されたＳＯＩ基板であり、 前記半導体集積回路は、 前記半導体層の主面内において、互いに隣接する前記メ
モリセルトランジスタ同士の間に形成された、前記絶縁
層に達しない底面を有する第１の素子分離絶縁膜と、 前記半導体層の前記主面内において、互いに隣接する前
記低電圧トランジスタ同士の間に形成され、前記絶縁層
に達しない底面を有する第２の素子分離絶縁膜とをさら
に備え、 前記半導体層の前記主面から前記第１の素子分離絶縁膜
の前記底面までの深さは、前記半導体層の前記主面から
前記第２の素子分離絶縁膜の前記底面までの深さよりも
深いことを特徴とする、請求項１７に記載の半導体集積
回路。 - 【請求項２１】 前記基板は、半導体基板、絶縁層、及
び半導体層がこの順に積層されたＳＯＩ基板であり、 前記半導体集積回路は、 前記半導体層の主面内において、互いに隣接する前記メ
モリセルトランジスタ同士の間に形成され、底面に隣接
して第１のチャネルカット層が形成された第１の素子分
離絶縁膜と、 前記半導体層の前記主面内において、互いに隣接する前
記低電圧トランジスタ同士の間に形成され、底面に隣接
して第２のチャネルカット層が形成された第２の素子分
離絶縁膜とをさらに備え、 前記第１のチャネルカット層の不純物濃度は、前記第２
のチャネルカット層の不純物濃度よりも高いことを特徴
とする、請求項１７に記載の半導体集積回路。 - 【請求項２２】 前記メモリセルトランジスタのしきい
値電圧は、前記低電圧トランジスタのしきい値電圧より
も高いことを特徴とする、請求項１７に記載の半導体集
積回路。 - 【請求項２３】 半導体基板、絶縁層、及び半導体層が
この順に積層され、 複数のメモリセルトランジスタが形成されたメモリセル
アレイ部と、 前記メモリセルトランジスタよりも低い電圧で駆動され
る複数の低電圧トランジスタが形成された低電圧部と、 前記低電圧トランジスタよりも高い電圧で駆動される複
数の高電圧トランジスタが形成された高電圧部とを有す
るＳＯＩ基板と、 前記半導体層内において、前記メモリセルアレイ部、前
記低電圧部、及び前記高電圧部の各境界部分に形成され
た、底面が前記絶縁層に達する第１の素子分離絶縁膜と
を備える半導体集積回路。 - 【請求項２４】 前記高電圧部は、前記低電圧部に隣接
する部分を一部に有し、 前記半導体集積回路は、前記部分における前記半導体層
内に形成され、前記絶縁層に達する底面を有し、前記第
１の素子分離絶縁膜よりも幅広の第２の素子分離絶縁膜
をさらに備える、請求項２３に記載の半導体集積回路。
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