JP2009520364A - 記憶層を有するバックゲート型半導体素子及びその製造方法 - Google Patents

記憶層を有するバックゲート型半導体素子及びその製造方法 Download PDF

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Abstract

第１ウェハ（１０３）及び第１側面と第２側面とを有する第２ウェハ（１０１）を提供することを含む半導体素子の製造方法であって、前記第２ウェハ（１０１）は半導体基板（１０５）、記憶層（１０７）及びゲート材料の層（１０５）を含む。前記記憶層（１０７）は前記半導体構造（１０５）と前記ゲート材料の層（１０５）との間に配置され、前記記憶層（１０７）は半導体構造（１０５）よりも前記第２ウェハ（１０１）の第１側面に近接して配置される。前記方法は、さらに第２ウェハ（１０１）の第１側面を第１ウェハ（１０３）に結合することを含む。前記方法は、さらに前記結合後、半導体構造（１０５）の層を残すために、半導体構造（１０５）の第１部分を除去することを含む。前記方法は、さらにチャネル領域（２０３）を有するトランジスタを形成することを含み、前記方法において、チャネル領域（２０３）の少なくとも一部は半導体構造の層によって形成される。

Description

この発明は、一般には半導体素子に関し、より具体的には記憶層を有するバックゲート型半導体素子及びその製造方法に関する。
従来の単一ゲート及び二重ゲートの完全空乏型セミコンダクタ・オン・インシュレータ（ＦＤＳＯＩ）トランジスタは低減した短チャネル効果及び低減した不要な寄生容量に関して利点を有する。しかしながら、非揮発性メモリとして用いられると、これらのトランジスタはホットキャリア注入（ＨＣＩ）プログラミングのようなプログラミングを必要とする。ＨＣＩプログラミングは衝撃イオン化のために正孔が発生するという結果をもたらす。
しかしながら、そのようなＦＤＳＯＩ素子における本体のフローティング特性のために、衝撃イオン化によって発生した正孔はそのようなＦＤＳＯＩ素子の本体に蓄積される。蓄積された正孔は、ＦＤＳＯＩ素子のスナップバック等の問題を引き起こすに十分な可能性を生じる。
したがって、改善されたＦＤＳＯＩトランジスタ及びその製造方法が求められている。
以下に本発明を実施する一態様の詳細な説明を述べる。以下の説明は本発明を例証することを意図しており、限定するものと解されるべきではない。
セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板における非揮発性メモリ（ＮＶＭ）に関連した電荷蓄積の典型的な問題を克服するための、接触に使用可能なチャネルを有するバックゲート型非揮発性メモリ（ＮＶＭ）素子が提供される。基板は前記ゲートを支持する。記憶層は前記ゲート上に形成され、前記記憶層は絶縁層に封入されたナノ結晶であってもよいが、窒化物等の他の種類でもよい。チャネルは前記記憶層の上に形成される。都合よく接触されることができる導電性領域が、チャネル上に形成される。これはプログラミング中に発生した少数キャリアの脱出経路をもたらし、それによりチャネル内又はチャネル付近における電荷蓄積を回避する。このことは２つのウェハを結合し、一方のウェハの大部分を切除し、切除後に導電性領域を形成し、ソース／ドレインを前記チャネルから側方にエピタキシャルに成長させると同時に、側壁スペーサを伴うこの成長から導電性領域が分離されることを含む方法によって達成可能である。
添付図面を参照することにより、当業者にとって本発明がより良く理解され、本発明の多数の目的、特徴、利点が明確になるであろう。
図１は合成ウェハ（図２の２０１）を形成するために共に結合される、２つのウェハ１０１及び１０３の側面図を示し、例えば前記合成ウェハから非揮発性メモリセルが形成される。ウェハ１０１はゲート材料の層１０９、記憶層１０７、及び半導体基板１０５を含む。一例として、基板１０５は単結晶性シリコンで構成されるが、他の実施形態においては、シリコン炭素、シリコンゲルマニウム、ゲルマニウム、ＩＩＩ〜Ｖ族の半導体材料、ＩＩ〜ＶＩ族の半導体材料、及び、異なる半導体材料の多数の層を含むそれらの組合せ等の、他の種類の半導体材料で構成されてもよい。いくつかの実施形態において、半導体基板１０５は歪を与えられる。記憶層１０７は薄膜記憶層又はスタックであってもよく、また、窒化物やナノ結晶等のいかなる適切な材料で構成されてもよい。ナノ結晶は、金属ナノ結晶、半導体（例えば、シリコン、ゲルマニウム、ガリウムヒ素）ナノ結晶、又はそれらの組合せが用いられてもよい。記憶層１０７は、化学蒸着過程、スパッタリング過程、又は他の適切な蒸着過程によって形成される。
図１を参照すると、一例として、層１０９はドープされたポリシリコンを含むが、他に、アモルファスシリコン、タングステン、タングステンシリコン、ゲルマニウム、非晶質ゲルマニウム、チタニウム、窒化チタン、チタニウムシリコン、チタニウムシリコン窒化物、タンタル、タンタルシリコン、タンタルシリコン窒化物、他のシリサイド材料、他の金属、又は異なる半導体材料の多数の層を含むそれらの組合せ等の、他の材料で構成されてもよい。絶縁体１１１は層１０９上に形成され（例えば、成長させ又は堆積させ）てもよい。一実施形態において、絶縁体１１１は酸化ケイ素を含むが、例えばＰＳＧ、ＦＳＧ、窒化ケイ素、及び／又は他の種類の、高熱伝導性の誘電材料を含む、他の誘電材料を含んでもよい。
ウェハ１０３は、絶縁体１１３がその上に形成されている基板１１５（例えばシリコン）を含んでもよい。一実施形態において、絶縁体１１３の材料は絶縁体１１１の材料と同じである。一例として、ウェハ１０３は絶縁体１１３の中央部に金属層（図示せず）を含む。この金属層は、合成ウェハ２０１から形成されたアナログ素子においてノイズ低減のために用いられることもある。
ウェハ１０１は、図１に示される方向でウェハ１０３に結合されるために、逆向きに示されている。一実施形態において、絶縁体１１１は結合材料によって絶縁体１１３に結合される。他の実施形態において、ウェハ１０１は他の結合技術を用いてウェハ１０３に結合されてもよい。例えば、一実施形態において、ウェハ１０１は静電結合によってウェハ１０３に結合され、その後に熱結合又は圧着が続いてもよい。
いくつかの実施形態において、ウェハ１０１は絶縁体１１１を含まず、層１０９が絶縁体１１３に結合される。他の実施形態において、ウェハ１０３は絶縁体１１３を含まず、絶縁体１１１が基板１１５に結合される。
ウェハ１０１は、ドーパント（例えばＨ＋）を基板１０５に注入することによって形成されたストレス層１０６を含んでもよい。いくつかの実施形態において、ドーパントは記憶層１０７の形成前に注入されるが、他の実施形態においては、記憶層１０７の形成後かつ層１０９の形成前、層１０９の形成後かつ絶縁体１１１の形成前、又は絶縁体１１１の形成後を含む、他の時期に注入されてもよい。他の実施形態において、ストレス層１０６を形成するためのドーパントは、ウェハ１０３がウェハ１０１に結合された後に注入されてもよい。
図２は、ウェハ１０３及び１０１が共に結合された後の合成ウェハ２０１の側面図を示す。図２はまた、基板１０５の上部が、例えば切除により除去された後のウェハ２０１を示す。一例として、切除は基板１０５をストレス層１０６において分割することによって行われる。層２０３は、切除後の基板１０５の残存部である。切除によって層を形成することの一つの利点は、誘電体上に成長し又は堆積された半導体層とは対照的に、チャネル領域が比較的純粋で、かつ、結晶構造で構成される点にある。
図３はウェハ２０１の側断面図の一部を示す。図３（又は以降の図）に示されていないのは絶縁体１１３及び基板１１５である。層２０３を形成するために基板１０５が切除された後、酸化物層３０３が層２０３上に形成される。層３０３は層２０３よりも厚くてもよい。次に、図４に示されるように、伝導性領域４０１を形成するために、酸化物層３０３の中央部分がパターニングされ、続いてエッチングされた後、酸化物層３０３上にポリシリコンの層が堆積されてもよい。そのため、ポリシリコン層はトランジスタチャネル上に直接堆積される。前記ポリシリコン層はその場所で、又は注入によってドープされてもよい。製造されている素子の種類に基づき、適切なドーピング材料が用いられる。伝導性領域４０１はウェルコンタクトとして使用されてもよい。必要ならば、界面の任意の酸化物層を除去するために適切な前洗浄が行われてもよい。伝導性領域４０１は、ウェハ２０１から形成されたトランジスタのチャネル領域２０３からの正孔等の少数キャリアを除去する。
次に、図５に示されるように、伝導性領域４０１を形成するポリシリコン層は、例えば化学機械研磨によって平坦化される。さらに、伝導性領域４０１を形成するポリシリコン層の上部から一部分がエッチングされ、伝導性領域４０１の上部に窒化物キャップ５０１が形成されてもよい。一実施形態において、窒化物キャップ５０１は少なくとも層２０３と等しい厚さを有し、図７に関連して説明される注入中に、窒化物キャップ５０１が注入マスクとしての機能を果たすようにしてもよい。これにより、層４０１のドーピングが注入中に変質しないようにすることができる。次に図６を参照すると、酸化物層３０３が除去された後に、酸化物ライナー等のライナー６０１が形成される。
次に、図７に示されるように、２回の注入７０１が行われる。最初に、アモルファス化注入が部分７０７／７０９において行われる。一例として、アモルファス化注入を行うためにゲルマニウムが用いられる。次に、ソース／ドレインのエクステンションを形成するために、ソース／ドレイン注入が部分７０３／７０５において行われる。適切なｎ型又はｐ型ドーパントがこのステップの一部として用いられる。伝導性領域４０１下の領域（２０３）はチャネル領域としての機能を果たす。次に図８を参照すると、スペーサ８０１は伝導性領域４０１の側壁（ライナー６０１によって描かれている）上に形成されてもよい。スペーサ８０１は誘電体の多数の層で構成されてもよい。スペーサ８０１はその後の処理において、部分７０３／７０５の特定の部分を保護する。次に、部分７０３／７０５の露出部分がエッチングされる。
次に、図９に示されるように、第２スペーサ９０１が部分７０３／７０５の側壁を保護するために形成される。さらに、アモルファス化注インプラントを注入された部分７０７／７０９がエッチングされる。次に図１０を参照すると、酸化物層１００１がウェハ２０１上に堆積される。次に、図１１に示されるように、酸化物層１００１の選択された部分がエッチングされる。酸化物層１００１の選択された部分のエッチングは、同時にライナー６０１を部分的にエッチングするという結果をもたらす。図１２は、構造１２０１及び１２０３をチャネル領域（部分２０３を含む）の露出した側壁上でエピタキシャルに成長させた後の、ウェハ２０１の側断面図の一部を示す。
ここで、図１３を参照すると、アモルファスシリコン層１３０１／１３０３が堆積される。アモルファスシリコン層１３０１／１３０３は化学機械研磨を受け、エッチバックされる。次に、図１４に示されるように、フォトレジスト層１４０１がウェハ２０１の選択された部分の上部に形成され、ソース／ドレイン注入１４０３が構成され、ドープされたソース／ドレイン領域１４０５及び１４１１を形成する。次に、図１５に示されるように、窒化物キャップ５０１が剥ぎ取られた後、シリサイド１５０１、１５０３、及び１５０５が形成される。ゲートシリサイド１５０３が伝導領域４０１の上部に形成される。一例として、シリサイドはシリサイド注入（例えばコバルト又はニッケル）を用いて形成され、その後に熱処理が続く。或いは、シリサイドはウェハ上に金属の層を堆積し、前記金属を下層の材料と反応させることで形成される。
一例として、ウェハ２０１上に形成された半導体素子は非揮発性メモリとして使用できる。前記非揮発性メモリは半導体素子によって構成されたセルを含んでもよく、前記半導体素子はホットキャリア注入等の技術を用いてプログラムされてもよい。例えば、ＨＣＩを用いて、ゲート１０９に正バイアス電圧を適用することと、ドレイン領域１４１１に正の電圧を適用することと、ソース領域１４０５を接地することと、伝導性領域４０１に負の電圧を適用すること又は伝導性領域４０１を接地することとによって、１セル当たり１ビットが記憶層１０７に記憶される。ＨＣＩプログラミングは、衝撃イオン化に起因する正孔等の少数キャリアが発生するという結果をもたらす。伝導性領域４０１は正孔のための脱出経路を提供し、それによりチャネル領域２０３における正孔蓄積を防止する。
前記の詳述において、本発明は特定の実施形態に関して説明されている。しかしながら、以下の請求項において説明されるように、本発明の範囲から逸脱することなく多様な変形及び変更を実施し得ることを当業者は理解するであろう。したがって、本明細書及び図面は限定的な意味というよりも例示的な意味において認識されるべきであり、そのような変形のすべては本発明の範囲内に含まれるものと意図されている。
特定の実施形態に関して、利益、他の有利な点、及び問題の解決策が上述されている。しかしながら、これらの利益、有利な点、問題の解決策、及びあらゆる利益、有利な点、解決策を生じさせ又はより顕著にさせ得るあらゆる要素は、本請求項のいずれか若しくはすべてにおいて、重要な、必須の、又は不可欠な特徴又は要素として解釈されるものではない。ここで用いられる用語「を備える」、「を備えている」、又はこれらの用語の他の活用形は、非独占的な包含に及ぶように意図されており、例えば、要素のリストを構成する工程、方法、物品、又は装置はこれらの要素だけを含むのではなく、明示的に記載されていない他の要素や、そのような工程、方法、物品、又は装置に固有の他の要素を含んでもよい。
本発明の一実施形態に一致する、合成ウェハを形成するために共に結合される２つのウェハの一実施形態の側面図。 本発明の一実施形態に一致する、結合されたウェハの一実施形態の側面図。 本発明の一実施形態に一致する、製造過程の一段階におけるウェハの一実施形態の側断面図の一部。 本発明の一実施形態に一致する、製造過程の他の一段階におけるウェハの一実施形態の側断面図の一部。 本発明の一実施形態に一致する、製造過程の他の一段階におけるウェハの一実施形態の側断面図の一部。 本発明の一実施形態に一致する、製造過程の他の一段階におけるウェハの一実施形態の側断面図の一部。 本発明の一実施形態に一致する、製造過程の他の一段階におけるウェハの一実施形態の側断面図の一部。 本発明の一実施形態に一致する、製造過程の他の一段階におけるウェハの一実施形態の側断面図の一部。 本発明の一実施形態に一致する、製造過程の他の一段階におけるウェハの一実施形態の側断面図の一部。 本発明の一実施形態に一致する、製造過程の他の一段階におけるウェハの一実施形態の側断面図の一部。 本発明の一実施形態に一致する、製造過程の他の一段階におけるウェハの一実施形態の側断面図の一部。 本発明の一実施形態に一致する、製造過程の他の一段階におけるウェハの一実施形態の側断面図の一部。 本発明の一実施形態に一致する、製造過程の他の一段階におけるウェハの一実施形態の側断面図の一部。 本発明の一実施形態に一致する、製造過程の他の一段階におけるウェハの一実施形態の側断面図の一部。 本発明の一実施形態に一致する、製造過程の他の一段階におけるウェハの一実施形態の側断面図の一部。
熟練した技術者は図の要素が簡潔性及び明りょう性のために図解され、一定の縮尺で描かれる必要がないことを十分理解する。例えば、図中のいくつかの要素の寸法は、本発明の実施形態の更なる理解を助けるために、他の要素に対して誇張されている。

Claims (20)

  1. 第１ウェハを提供することと、
    第１側面及び第２側面を有する第２ウェハを提供し、前記第２ウェハは半導体構造と、記憶層と、ゲート材料の層とを含み、前記記憶層は前記半導体構造とゲート材料の層との間に配置され、前記記憶層は前記半導体構造よりも前記第２ウェハの第１側面に近接して配置されることと、
    前記第２ウェハの第１側面を前記第１ウェハに接着することと、
    前記接着後、前記半導体構造の層を残すために、前記半導体構造の第１部分を除去することと、
    チャネル領域を有するトランジスタを形成し、前記チャネル領域の少なくとも一部は前記半導体構造の層によって形成されること
    とを備える半導体素子の製造方法。
  2. 前記トランジスタの形成において、さらに、ウェルコンタクトとして用いるために前記チャネル領域に隣接する導電性領域を形成することを特徴とする請求項１に記載の方法。
  3. 前記伝導性領域の形成において、
    前記チャネル領域上に犠牲層を形成することと、
    前記犠牲層をパターニングして前記チャネル領域への開口部を形成することと、
    ドープされた半導体材料を堆積して前記開口部を充填することと、
    前記開口部の周囲のドープされた半導体材料を除去することと、
    前記犠牲層を除去して伝導性領域を残すこと
    とを備える請求項２に記載の方法。
  4. 前記トランジスタの形成において、さらに、前記トランジスタのソース／ドレインとして用いるために前記チャネルに隣接する伝導性領域をエピタキシャルに成長させることを特徴とする請求項３に記載の方法。
  5. 前記トランジスタの形成において、さらに、前記チャネル領域に隣接する前記ゲート材料の領域をアモルファス領域に変換し、さらに前記アモルファス領域をエッチングして前記トランジスタのゲートを残すことを特徴とする請求項４に記載の方法。
  6. 前記ゲート材料の領域の変換において、さらに、前記チャネル領域に隣接する前記ゲート材料の領域を注入することを含む請求項５に記載の方法。
  7. 基板と、
    前記基板上のゲートと、
    前記ゲート上の記憶層と、
    前記記憶層上のチャネル領域と、
    前記チャネルの側方に隣接するソース／ドレイン領域と、
    前記チャネル領域上及び前記チャネル領域に直接接触し、前記チャネル領域を覆う伝導性領域
    とを備える半導体素子の構造。
  8. 前記記憶層はナノ結晶を備える請求項７に記載の半導体素子。
  9. 前記伝導性領域の側方に隣接する側壁スペーサをさらに備える請求項７に記載の半導体素子。
  10. 前記伝導性領域はウェルコンタクトのための手段を備える請求項７に記載の半導体素子。
  11. 前記伝導性領域はポリシリコンを備え、かつ、前記チャネル領域は単結晶性シリコンを備える請求項７に記載の半導体素子。
  12. 前記ゲート上及び前記ソース／ドレイン上にシリサイド層をさらに備える請求項７に記載の半導体素子。
  13. 前記ソース／ドレイン領域は前記チャネルに隣接する単結晶性領域と、前記単結晶性領域に隣接するポリシリコン領域とを備える請求項７に記載の半導体素子。
  14. 基板と、
    前記基板上の制御ゲートと、
    前記制御ゲート上の記憶層と、
    前記記憶層上の単結晶性チャネル領域と、
    前記チャネル領域から上方に伸長し、少数キャリアを前記チャネルから除去するための伝導性領域
    とを備える非揮発性メモリセル。
  15. 前記伝導性領域は、さらに、多結晶性であることを特徴とする請求項１４に記載の非揮発性メモリセル。
  16. 前記制御ゲートはポリシリコンを備える請求項１４に記載の非揮発性メモリセル。
  17. 前記記憶層はナノ結晶を備える請求項１４に記載の非揮発性メモリセル。
  18. 前記チャネルの第１側面上のドレインと、
    前記チャネルの第２側面上のソースであって、前記ソース及びドレインは単結晶性であり、前記チャネルに隣接していること
    とをさらに備える請求項１４に記載の非揮発性メモリセル。
  19. 前記ソースの一部の上の第１シリサイド層と、ドレインの一部の上の第２シリサイド層と、伝導性領域の一部の上の第３シリサイド層とをさらに備える請求項１４に記載の非揮発性メモリ。
  20. 前記伝導性領域の側面に隣接する側壁スペーサをさらに備える請求項１４に記載の非揮発性メモリセル。
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