JP2009520364A5 - - Google Patents

Claims (5)

1. 第１ウェハを提供する工程、
   第１側面及び第２側面を有する第２ウェハを提供する工程であって、前記第２ウェハは半導体構造と、記憶層と、ゲート材料の層とを含み、前記記憶層は前記半導体構造とゲート材料の層との間に配置され、前記記憶層は前記半導体構造よりも前記第２ウェハの第１側面に近接して配置される工程、
   前記第２ウェハの第１側面を前記第１ウェハに接着する工程、
   前記接着後、前記半導体構造の層を残すために、前記半導体構造の第１部分を除去する工程、及び、
   少なくとも一部が前記半導体構造の層によって形成されたチャネル領域を有するトランジスタを形成する工程
   からなる半導体素子の製造方法。
2. 前記トランジスタを形成する工程は、さらに、ウェルコンタクトとして用いるために前記チャネル領域に隣接する導電性領域を形成する工程を有する請求項１に記載の方法。
3. 前記導電性領域を形成する工程は、
   前記チャネル領域上に犠牲層を形成する工程、
   前記犠牲層をパターニングして前記チャネル領域への開口部を形成する工程、
   ドープされた半導体材料を堆積して前記開口部を充填する工程、
   前記開口部の周囲のドープされた半導体材料を除去する工程、及び、
   前記犠牲層を除去して導電性領域を残す工程
   からなる請求項２に記載の方法。
4. 前記トランジスタを形成する工程は、さらに、前記トランジスタのソース／ドレインとして用いるために前記チャネルに隣接する導電性領域をエピタキシャルに成長させる工程、及び、
   前記チャネル領域に隣接するゲート材料の領域をアモルファス領域に変換し、さらに前記アモルファス領域をエッチングして前記トランジスタのゲートを残す工程を有する請求項３に記載の方法。
5. 基板と、
   前記基板上のゲートと、
   前記ゲート上の記憶層と、
   前記記憶層上のチャネル領域と、
   前記チャネルの側方に隣接するソース／ドレイン領域と、
   前記チャネル領域上及び前記チャネル領域に直接接触し、前記チャネル領域を覆う導電性領域と
   を備える半導体素子の構造。