JP2006210555A5 - - Google Patents

Claims (19)

1. 第１の表面領域および第２の表面領域を有する半導体基板を準備し、
   前記第２の表面領域上に半導体領域をエピタキシャル成長させ、
   前記第１の表面領域上に第１のゲート絶縁膜、および、前記半導体領域上に第２のゲート絶縁膜を形成し、
   前記第１のゲート絶縁膜上に第１のシリコン層を形成し、並びに、前記第２のゲート絶縁膜上に、上面の高さが前記第１のシリコン層の上面の高さと等しく、厚みが前記第１のシリコン層の厚みよりも薄く、かつゲート長またはゲート幅の少なくとも一方が前記第１のシリコン層のそれよりも大きい第２のシリコン層を形成し、
   前記第１のシリコン層および前記第２のシリコン層上に金属膜を堆積し、
   前記第１のシリコン層の全部および前記第２のシリコン層の全部をシリサイド化することを具備する半導体装置の製造方法。
2. 前記第１のシリコン層のゲート長またはゲート幅は、５０ｎｍ以下であり、前記第２のシリコン層のゲート長またはゲート幅は、５０ｎｍ以上であることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第１のシリコン層のゲート長は、５０ｎｍ以下であり、前記第２のシリコン層のゲート長は、５０ｎｍ以上であり、
   前記第１のシリコン層のゲート幅は、前記第２のシリコン層のゲート幅と等しいことを特徴とする請求項１に記載の半導体装置の製造方法。
4. 前記第１のシリコン層の上面の面積は、前記第２のシリコン層の上面の面積よりも広いことを特徴とする請求項１に記載の半導体装置の製造方法。
5. 前記第２のシリコン層の形成後、前記金属膜の堆積前に、
   前記第１のシリコン層の両側に第１のソース層および第１のドレイン層をそれぞれ形成し、前記第２のシリコン層の両側に第２のソース層および第２のドレイン層をそれぞれ形成し、
   前記第１および前記第２のソース層、並びに、前記第１および前記第２のドレイン層を層間絶縁膜で被覆し、
   前記第１および前記第２のシリコン層の上面を露出させるように前記層間絶縁膜を研磨することを具備することを特徴とする請求項１に記載の半導体装置の製造方法。
6. 前記第２のシリコン層の形成後、前記金属膜の堆積前に、
   前記第１のシリコン層の両側に第１のソース層および第１のドレイン層をそれぞれ形成し、前記第２のシリコン層の両側に第２のソース層および第２のドレイン層をそれぞれ形成し、
   前記第１および前記第２のソース層、並びに、前記第１および前記第２のドレイン層上に金属層を堆積し、
   前記第１および前記第２のソース層、並びに、前記第１および前記第２のドレイン層をシリサイド化することによって、前記第１および前記第２のソース層、並びに、前記第１および前記第２のドレイン層の周辺に不純物を偏析させることを具備することを特徴とする請求項１に記載の半導体装置の製造方法。
7. 第１の表面領域および第２の表面領域を有する半導体基板を準備し、
   前記第１の表面領域をエッチングして第３の表面領域を形成し、
   前記第３の表面領域上に第１のゲート絶縁膜、および、前記第２の表面領域上に第２のゲート絶縁膜を形成し、
   前記第１のゲート絶縁膜上に第１のシリコン層を形成し、並びに、前記第２のゲート絶縁膜上に、上面の高さが前記第１のシリコン層の上面の高さと等しく、厚みが前記第１のシリコン層の厚みよりも薄く、かつゲート長またはゲート幅の少なくとも一方が前記第１のシリコン層のそれよりも大きい第２のシリコン層を形成し、
   前記第１のシリコン層および前記第２のシリコン層上に金属膜を堆積し、
   前記第１のシリコン層の全部および前記第２のシリコン層の全部をシリサイド化することを具備する半導体装置の製造方法。
8. 前記第１のシリコン層のゲート長またはゲート幅は、５０ｎｍ以下であり、前記第２のシリコン層のゲート長またはゲート幅は、５０ｎｍ以上であることを特徴とする請求項７に記載の半導体装置の製造方法。
9. 前記第１のシリコン層のゲート長は、５０ｎｍ以下であり、前記第２のシリコン層のゲート長は、５０ｎｍ以上であり、
   前記第１のシリコン層のゲート幅は、前記第２のシリコン層のゲート幅と等しいことを特徴とする請求項７に記載の半導体装置の製造方法。
10. 前記第１のシリコン層の上面の面積は、前記第２のシリコン層の上面の面積よりも広いことを特徴とする請求項７に記載の半導体装置の製造方法。
11. 前記第２のシリコン層の形成後、前記金属膜の堆積前に、
    前記第１のシリコン層の両側に第１のソース層および第１のドレイン層をそれぞれ形成し、前記第２のシリコン層の両側に第２のソース層および第２のドレイン層をそれぞれ形成し、
    前記第１および前記第２のソース層、並びに、前記第１および前記第２のドレイン層を層間絶縁膜で被覆し、
    前記第１および前記第２のシリコン層の上面を露出させるように前記層間絶縁膜を研磨することを具備することを特徴とする請求項７に記載の半導体装置の製造方法。
12. 前記第２のシリコン層の形成後、前記金属膜の堆積前に、
    前記第１のシリコン層の両側に第１のソース層および第１のドレイン層をそれぞれ形成し、前記第２のシリコン層の両側に第２のソース層および第２のドレイン層をそれぞれ形成し、
    前記第１および前記第２のソース層、並びに、前記第１および前記第２のドレイン層上に金属層を堆積し、
    前記第１および前記第２のソース層、並びに、前記第１および前記第２のドレイン層をシリサイド化することによって、前記第１および前記第２のソース層、並びに、前記第１および前記第２のドレイン層の周辺に不純物を偏析させることを具備することを特徴とする請求項７に記載の半導体装置の製造方法。
13. 半導体基板と、
    前記半導体基板上に形成された第１のゲート絶縁膜と、
    前記半導体基板上に形成された第２のゲート絶縁膜と、
    前記第１のゲート絶縁膜上に形成され、フルシリサイド化された第１のシリコン層と、
    前記第２のゲート絶縁膜上に形成され、フルシリサイド化された第２のシリコン層であって、ゲート長またはゲート幅が前記第１のシリコン層よりも大きく、なおかつ、厚みが前記第１のシリコン層よりも薄い第２のシリコン層とを備えた半導体装置。
14. 前記半導体基板の表面を基準として、前記第２のシリコン層の底面は、前記第１のシリコン層の底面よりも高い位置にあることを特徴とする請求項１３に記載の半導体装置。
15. 前記半導体基板の表面を基準として、前記第２のシリコン層の上面は、前記第１のシリコン層の上面と等しい高さにあることを特徴とする請求項１４に記載の半導体装置。
16. 前記第２のシリコン層の底面から上面までの厚みは、前記第1のシリコン層の底面から上面までの厚みの半分以下であることを特徴とする請求項１３に記載の半導体装置。
17. 前記第１のシリコン層のゲート長またはゲート幅は、５０ｎｍ以下であり、前記第２のシリコン層のゲート長またはゲート幅は、５０ｎｍ以上であることを特徴とする請求項１３に記載の半導体装置。
18. ソースまたはドレイン層として作用する金属層をさらに備えたことを特徴とする請求項１４に記載の半導体装置。
19. 前記金属層の周囲に設けられ、前記半導体基板または前記半導体基板に形成されたウェル層よりも不純物濃度の高い高濃度層をさらに備えたことを特徴とする請求項１８に記載の半導体装置。