CN103854980B - 形成半导体器件替代栅的方法以及制造半导体器件的方法 - Google Patents
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Abstract
本发明提供形成半导体器件替代栅的方法以及制造半导体器件的方法。所述方法包括：提供半导体衬底，包括N型区域和P型区域；在N型区域和P型区域上分别形成牺牲栅堆叠，每个牺牲栅堆叠包括牺牲栅介质和牺牲栅电极，牺牲栅电极位于牺牲栅介质上，所述N型区域中的牺牲栅电极高于P型区域中的栅电极；环绕每一个牺牲栅堆叠形成侧墙；在半导体衬底中位于牺牲栅堆叠两侧处形成源/漏区；去除N型区域中牺牲栅堆叠以在侧墙内形成第一开口；在所述第一开口内形成N型替代栅堆叠；去除所述P型区域中的牺牲栅堆叠以形成第二开口；在第二开口内形成P型替代栅堆叠；以及平坦化至暴露N型替代栅堆叠。该方法工艺简单。
Description
技术领域
本发明涉及超深亚微米半导体器件技术领域，尤其涉及一种形成半导体器件替代栅的方法及制造半导体器件的方法。
背景技术
40多年来，集成电路按摩尔定律持续发展，特征尺寸不断缩小，集成度不断提高，功能越来越强。目前，金属氧化物半导体晶体管（MOSFET）的特征尺寸已进入亚50纳米。伴随着器件特征尺寸的不断减小，如果仍采用传统的多晶硅栅，多晶硅耗尽效应将越来越严重，多晶硅电阻也将随之增大，PMOS的硼穿透现象会更加显著，这些障碍将严重限制器件性能的进一步提高。为了克服以上困难，工业界开始采用高介电常数栅介质-金属栅结构代替传统的氧化硅/多晶硅栅结构。
在高k栅介质-金属栅半导体器件的制备上，通常包括两种制备工艺：一种是“先栅（gatefirst）”制备工艺，一种是“后栅（gatelast）”制备工艺。先栅制备工艺是先制备金属栅电极后制备源/漏电极，其与标准CMOS工艺流程相似。其特点是工艺简单，与标准CMOS工艺相兼容，标准CMOS工艺中常用的一些工艺在先栅工艺中也可采用，有利于节省成本。但这种方法存在一些难以克服的缺点：首先是金属栅电极容易被注入源/漏电极的离子穿透而影响器件的电学特性；其次是激活源/漏电极杂质的高温工艺对金属栅的功函数会有很大的影响，大部分金属栅材料在高温退火处理后其功函数会向禁带中央移动，导致器件性能的退化。后栅制备工艺，又称大马士革工艺，国际常用的后栅制备工艺是先形成牺牲栅堆叠，在完成源/漏注入与激活工艺后，通过平坦化处理去掉牺牲栅堆叠，形成栅槽，然后重新淀积金属栅，完成高k栅介质-金属栅半导体器件的制备。这种后栅工艺的优点是金属栅电极在源/漏激活的高温退火工艺之后形成，避免了高温工艺对金属栅特性的影响，使器件获得很高的稳定性和一致性，有利于形成高性能的高k栅介质-金属栅半导体器件和电路；但是传统的后栅工艺是同时平坦化和去除N型器件区域和P型器件区域的假栅结构，当采用不同的替代栅结构时，这样的工艺会非常复杂。
发明内容
根据本发明的一个方面，提供一种形成半导体器件替代栅的方法，该方法包括：提供半导体衬底，所述半导体衬底包括N型器件区域和P型器件区域；
在所述N型器件区域上形成第一牺牲栅堆叠，在所述P型器件区域上形成第二牺牲栅堆叠，所述第一和第二牺牲栅堆叠中的每一个包括牺牲栅介质和牺牲栅电极，所述牺牲栅介质位于所述半导体衬底上，所述牺牲栅电极位于所述牺牲栅介质上，且所述N型器件区域中的牺牲栅电极高于所述P型器件区域中的栅电极；
环绕所述第一牺牲栅堆叠形成第一侧墙，并且环绕所述第二牺牲栅堆叠形成第二侧墙；
在所述半导体衬底中位于所述第一和第二牺牲栅堆叠的每一个两侧处形成源/漏区；
在所述半导体衬底之上形成第一保护层；
平坦化所述第一保护层至所述N型器件区域中的所述牺牲栅电极暴露；
去除所述N型器件区域中的所述第一牺牲栅堆叠以在所述第一侧墙内形成第一开口；
在所述半导体衬底之上形成N型替代栅层，从而在所述第一开口内形成N型替代栅堆叠；
平坦化所述N型替代栅层至所述P型器件区域中的所述第二牺牲栅堆叠暴露；
在所述半导体衬底之上形成第二保护层；
去除所述P型器件区域中的所述第二保护层至所述第二牺牲栅堆叠暴露；
去除所述P型器件区域中的所述第二牺牲栅堆叠以在所述第二侧墙内形成第二开口；
在所述半导体衬底之上形成P型替代栅层，从而在所述第二开口内形成P型替代栅堆叠；以及
平坦化所述P型替代栅层至所述N型器件区域中的所述N型替代栅堆叠暴露。
根据本发明的另一个方面，提供一种制造半导体器件的方法，包括：根据上述方法在半导体衬底上形成替代栅堆叠；形成层间介质层；以及在所述层间介质层上形成栅和源/漏通孔，并藉由所述通孔形成栅和源/漏引线。
本发明提供的这种半导体器件的制造方法在N型器件区域与P型器件区域采用不同高度的牺牲栅结构，在平坦化过程中先去除N型器件区域的牺牲栅结构，形成N型替代栅结构，然后，去除P型器件区域的牺牲栅结构，形成P型替代栅结构，克服了传统的替代栅工艺中同时去除N型和P型器件区域的牺牲栅结构分别形成替代栅结构的复杂工艺，保证了N型器件和P型器件的电学特性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。在各附图中，相同或类似的附图标记表示相同或者类似的结构或步骤。
图1-16示出了根据本发明实施例制造半导体器件的流程中各步骤对应的器件结构的截面图。
附图标记说明：
1000，半导体衬底；1002，P阱；1004，N阱；1006，沟道；1008，牺牲栅介质层；1009，牺牲栅电极层；1010，硬掩膜层；1012，Si3N4第一侧墙；1014，N型源漏延伸区；1015，P型源漏延伸区；1016，SiO2第二侧墙；1018，N型源/漏区；1020，P型源/漏区；1022，金属硅化物；1024，SiO2介质层；1026，旋转涂布玻璃（SOG）；1028：N型高k栅介质层；1030：N型功函数金属栅极层；1032：N型金属栅导体层；1034，SiO2介质层；1036：P型高k栅介质层；1038：P型功函数金属栅极层；1040：P型金属栅导体层；1046，隔离结构。
具体实施方式
以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
在附图中示出了根据本发明实施例的层结构示意图。这些图并未按比例绘制，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
应当注意，在以下描述中，提及第一特征在第二特征之“上”或“上方”既可以包括第一特征和第二特征直接接触的情况，也可以包括有其他特征存在于第一特征与第二特征之间的情况，即第一特征和第二特征可能不是直接接触。
图1～16详细示出了根据本发明实施例制造半导体器件流程中各步骤对应的器件结构的截面图。以下，将参照这些附图来对根据本发明实施例的各个步骤予以详细说明。
首先，如图1所示，提供半导体衬底1000。衬底1000可以包括任何适合的半导体衬底材料，具体可以包括但不限于硅、锗、锗化硅、SOI（绝缘体上半导体）、碳化硅、砷化镓或者任何Ⅲ/Ⅴ族化合物半导体等。此外，半导体衬底1000可以可选地包括外延层，可以被应力改变以增强性能。
接着，可以在半导体衬底1000上形成一个或多个隔离结构1046。优选地，所述隔离结构1046可以采用浅沟槽隔离（ShallowTrenchOxide,STI）。在本发明的其他实施例中也可以采用其他隔离结构，隔离结构的类型并不限制本发明，这里不再赘述。尽管图1中示出了三处隔离结构1046，但在本发明中隔离结构的数量并不受限。如本领域技术人员理解的，隔离结构1046并非是必须的，可以根据具体应用来选择是否形成所述隔离结构。
然后，如图2所示，在半导体衬底1000上形成P阱1002和N阱1004。在一个实施例中，首先通过光刻形成P阱区并注入P型杂质，所述P型杂质例如可以是B或BF2；然后，通过光刻形成N阱区并注入N型杂质，所述N型杂质例如可以是P或As；最后，在900℃至1000℃的温度下推进形成P阱1002和N阱1004。所述P阱对应N型器件区域，而所述N阱对应P型器件区域。
然后，如图3所示，在包括隔离结构1046、P阱1002和N阱1004的所述半导体衬底1000之上形成牺牲栅介质层1008，在本实施例中优选为SiO2层。例如，在一个实施例中，以常规方式清洗半导体衬底1000后，采用HF+IPA+H2O溶液去除自然氧化层，然后采用干氧氧化方式形成牺牲SiO2栅介质层。优选地，所述SiO2牺牲栅介质层的厚度是1nm至3nm。
接着，在所述牺牲栅介质层1008上形成牺牲栅电极层1009，在本实施例中优选为多晶硅层。在一个实施例中，可以采用LPCVD（Low-PressureChemicalVaporDeposition，低压化学气相淀积）方式形成所述牺牲多晶硅层。优选地，所述牺牲多晶硅层的厚度可以是150nm至190nm。
然后，如图4所示，处理所述牺牲栅电极层1009，以使所述牺牲栅电极层1009的不同部分具有不同高度。在优选的实施例中，使所述牺牲栅电极层1009中与所述N型器件区域相对应的部分高于与所述P型器件区域对应的部分。例如，在一个实施例中，可以采用抗刻蚀剂掩蔽N型器件区域，通过刻蚀来减薄P型器件区域中的牺牲栅电极层，随后去除抗刻蚀剂。当然，可以以其他本领域技术人员可以想到的其他方式来使得所述牺牲栅电极层的不同部分具有不同高度，本发明在此方面不受限制。
接着，如图5所示，在所述牺牲栅电极层1009上形成硬掩膜层1010，在本实施例中优选为SiO2硬掩膜层。在一个实施例中，可以采用低温氧化工艺（LowTemperatureOxide，LTO）方式形成所述SiO2硬掩膜层。优选地，SiO2硬掩膜层的厚度是40-70nm。需要说明的是，SiO2硬掩膜层的厚度可以根据后续对牺牲栅和侧墙的刻蚀而定，要求在经过栅堆叠和侧墙的刻蚀后，SiO2硬掩膜层厚度需要剩余10-20nm，以防止牺牲多晶硅层在源/漏硅化物形成工艺中被硅化。
然后，如图6所示，对牺牲栅结构进行图案化，其中所述牺牲栅结构包括所述牺牲栅介质层1008和牺牲栅电极层1009。在一个实施例中，旋涂抗刻蚀剂，对抗刻蚀剂进行图案化，以抗刻蚀剂为掩蔽刻蚀SiO2硬掩膜层1010，去除抗刻蚀剂，以SiO2硬掩膜层1010为掩蔽刻蚀多晶硅层1009和SiO2栅介质层1008。图案化后的牺牲栅介质和牺牲栅电极构成栅堆叠。
接着，如图7所示，对于每一个栅堆叠，在栅堆叠两侧环绕该栅堆叠形成侧墙1012，所述侧墙1012例如可以为Si3N4侧墙。在一个实施例中，可以采用PECVD（Plasma-EnhancedChemicalVaporDeposition，等离子增强化学气相淀积）方式形成一Si3N4层，其厚度可以为50-90nm，然后采用干法刻蚀工艺，例如是RIE（Reactive-IonEtching，反应离子刻蚀）反刻所述Si3N4层形成Si3N4侧墙。
接着，在所述侧墙1012的两侧例如通过离子注入的方式在所述半导体衬底1000的P型和N型器件区域中形成源/漏延伸区。如图所示，对于N型器件区域NNMOSFET，可以注入例如As或Sb来形成N型源/漏延伸区1014；对于P型器件区域PMOSFET，可以注入例如BF2或In来形成P型源/漏延伸区1015。
然后，在所述侧墙1012（例如Si3N4侧墙）外侧环绕该侧墙1012形成侧墙1016，例如SiO2侧墙）。在一个实施例中，可以采用LTO方式形成一SiO2层，厚度可以为80-120nm，然后采用干法刻蚀工艺反刻形成SiO2侧墙。
对于本发明的其他实施例，还可以在侧墙1016外进一步形成额外的侧墙（图中未示出），可使用的材料优选地包括Si3N4。
接着采用例如离子注入的方式形成源/漏区。对于NMOSFET，可以注入例如As或Sb来形成N型源/漏区1018；对于PMOSFET，可以注入例如BF2或In来形成P型源/漏区1020。
接着，在源/漏区1018和1020上形成硅化物1022。对于本发明的该实施例，硅化物选择Ni硅化物。
然后，如图8所示，在器件上形成保护性的介质层1024，例如SiO2介质层。对于本发明的该实施例，可以采用LTO方式形成SiO2介质层，SiO2介质层厚度优选在300至500nm。
接着，如图9所示，采用例如化学机械平坦化工艺（CMP）研磨SiO2介质层至N型器件区域的牺牲栅电极1009暴露。
然后，如图10所示，采用例如四甲基氢氧化氨（Tetramethyammoniumhydroxide，TMAH）溶液去除（例如腐蚀）N型器件区域中的牺牲栅电极1009，并采用例如HF+IPA+H2O溶液去除（例如腐蚀）牺牲栅介质1008，在N型器件区域的侧墙内形成开口。优选地，在所述HF+IPA+H2O溶液中，HF的体积百分比含量是10%至15%，IPA的体积百分比含量是0.01%至1%。
然后，如图11所示，在N型器件区域侧墙开口内形成N型高k栅介质-金属栅结构。在一个示例型实施例中，对半导体衬底进行清洗，采用HF+IPA+H2O溶液去除自然氧化层，采用快速热退火工艺在衬底表面形成5至的SiO2界面层，采用磁控溅射技术或原子层淀积技术在SiO2界面层上淀积N型高k栅介质层1028；对N型高k栅介质层1028进行快速热退火处理，退火温度优选为500℃至530℃；接着在N型高k栅介质层1028上形成N型功函数金属栅极层1030；在N型功函数金属栅极层1030上形成N型金属栅导体层1032。至此，在N型器件区域中形成N型高k栅介质1028-金属栅1032结构。
接着，如图12所示，可以对N型金属栅导体层1032、N型功函数金属栅极层1030、N型高k栅介质层1028和SiO2介质层1024进行例如化学机械平坦化工艺（CMP），直至P型器件区域的牺牲栅电极1009暴露。
然后，如图13所示，在半导体衬底之上形成第二保护层1034，例如采用SiO2介质层，用于保护N型器件区域而暴露P型器件区域。在一个实施例中，在半导体衬底表面采用LTO方式形成SiO2介质层1034，在SiO2介质层1034上旋涂抗刻蚀剂，对抗刻蚀剂进行图案化，以抗刻蚀剂为掩蔽去除P型器件区域SiO2介质层1034至P型器件区域牺牲栅电极暴露。
接着，如图14所示，采用例如TMAH溶液腐蚀来去除P型器件区域牺牲栅电极1009，并例如通过HF+IPA+H2O溶液腐蚀来去除牺牲栅介质1008，从而在P型器件区域侧墙内形成开口。优选地，在所述HF+IPA+H2O溶液中HF的体积百分比含量是10%至15％，IPA的体积百分比含量是0.01%至1%。
然后，如图15所示，在P型器件区域侧墙内的开口中形成P型高k栅介质-金属栅结构。在一个实施例中，对半导体衬底进行清洗，采用HF+IPA+H2O溶液去除自然氧化层，采用快速热退火工艺在衬底表面形成5至的SiO2界面层，采用磁控溅射技术或原子层淀积技术在SiO2界面层上淀积P型高k栅介质层1036；对P型高k栅介质层1036进行快速热退火处理，退火温度为500℃至530℃；接着，在P型高k栅介质层1036上形成P型功函数金属栅极层1038；在P型功函数金属栅极层1038上形成P型金属栅导体层1040。
然后，如图16所示，对P型金属栅导体层1040、P型功函数金属栅极层1038、P型高k栅介质层1036和SiO2介质层1034进行例如化学机械平坦化工艺（CMP），直至N型器件区域金属栅电极1032暴露。
接下来，可以对该器件进行其他处理。例如，可以在半导体衬底表面形成层间介质层，光刻栅和源/漏通孔，填充Ti/TiN/Al/TiN互连金属线，经图案化刻蚀形成栅和源/漏引线（图中未示出）。本发明在此方面并不受限。
根据本发明提供的这种形成半导体器件替代栅的方法，通过在N型器件区域与P型器件区域形成不同高度的牺牲栅结构，在平坦化过程中先去除N型器件区域的牺牲栅结构，形成N型替代栅结构，然后再去除P型器件区域的牺牲栅结构，形成P型替代栅结构，克服了传统的替代栅工艺中同时去除N型和P型器件区域的牺牲栅结构分别形成替代栅结构的复杂工艺，保证了N型器件和P型器件的电学特性。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。
以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落在本发明的范围之内。
Claims (10)
1.一种形成半导体器件替代栅的方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括N型器件区域和P型器件区域；
在所述N型器件区域上形成第一牺牲栅堆叠，在所述P型器件区域上形成第二牺牲栅堆叠，所述第一和第二牺牲栅堆叠中的每一个包括牺牲栅介质和牺牲栅电极，所述牺牲栅介质位于所述半导体衬底上，所述牺牲栅电极位于所述牺牲栅介质上，且所述N型器件区域中的牺牲栅电极高于所述P型器件区域中的牺牲栅电极；
环绕所述第一牺牲栅堆叠形成第一侧墙，并且环绕所述第二牺牲栅堆叠形成第二侧墙；
在所述半导体衬底中位于所述第一和第二牺牲栅堆叠的每一个两侧处形成源/漏区；
在所述半导体衬底之上形成第一保护层；
平坦化所述第一保护层至所述N型器件区域中的所述牺牲栅电极暴露；
去除所述N型器件区域中的所述第一牺牲栅堆叠以在所述第一侧墙内形成第一开口；
在所述半导体衬底之上形成N型替代栅层，从而在所述第一开口内形成N型替代栅堆叠；
平坦化所述N型替代栅层至所述P型器件区域中的所述第二牺牲栅堆叠暴露；
在所述半导体衬底之上形成第二保护层；
去除所述P型器件区域中的所述第二保护层至所述第二牺牲栅堆叠暴露；
去除所述P型器件区域中的所述第二牺牲栅堆叠以在所述第二侧墙内形成第二开口；
在所述半导体衬底之上形成P型替代栅层，从而在所述第二开口内形成P型替代栅堆叠；以及
平坦化所述P型替代栅层至所述N型器件区域中的所述N型替代栅堆叠暴露。
2.根据权利要求1所述的方法，其中，在所述N型器件区域上形成第一牺牲栅堆叠而在所述P型器件区域上形成第二牺牲栅堆叠的步骤，包括：
在所述半导体衬底上依次形成牺牲栅介质层和牺牲栅电极层；
掩蔽所述N型器件区域中的牺牲栅电极层，减薄所述P型器件区域中的牺牲栅电极层；
在所述牺牲栅电极层上形成硬掩模层；
对所述硬掩模层、牺牲栅电极层和牺牲栅介质层进行刻蚀，以形成所述第一和第二牺牲栅堆叠，所述硬掩模层刻蚀后形成硬掩模。
3.根据权利要求2所述的方法，其中，所述牺牲栅介质层包括SiO2栅介质层，所述牺牲栅电极层包括多晶硅栅电极层。
4.根据权利要求1所述的方法，其中，环绕所述第一牺牲栅堆叠形成第一侧墙的步骤还包括：
环绕所述第一侧墙形成第三侧墙，其中所述第三侧墙的材料不同于所述第一侧墙。
5.根据权利要求1所述的方法，其中，所述在半导体衬底之上形成所述第一保护层的步骤，包括：
在所述半导体衬底上采用低温氧化方式形成所述第一保护层。
6.根据权利要求1所述的方法，其中，去除所述N型器件区域中的所述第一牺牲栅堆叠以在所述第一侧墙内形成第一开口的步骤，包括：采用四甲基氢氧化氨溶液湿法腐蚀所述牺牲栅电极，采用HF+IPA+H2O溶液湿法腐蚀所述牺牲栅介质。
7.根据权利要求6所述的方法，其中，所述四甲基氢氧化氨溶液中四甲基氢氧化氨与水的体积百分含量比例为1:15至1:5，以所述四甲基氢氧化氨溶液进行湿法腐蚀的步骤是在50℃至80℃的温度下进行的。
8.根据权利要求6所述的方法，其中，所述HF+IPA+H2O溶液中HF的体积百分比含量是1％至1.5％，IPA的体积百分比含量是0.01％至1％。
9.根据权利要求1所述的方法，其中：
在所述半导体衬底之上形成N型替代栅层的步骤，包括：在所述半导体衬底之上形成N型高k栅介质层，并且在所述N型高k栅介质层上形成N型金属栅电极层；以及
在所述半导体衬底之上形成P型替代栅层的步骤，包括：在所述半导体衬底之上形成P型高k栅介质层，并且在所述P型高k栅介质层上形成P型功函数金属栅极层，在P型功函数金属栅极层上形成P型金属栅导体层。
10.一种制造半导体器件的方法，包括：
提供半导体衬底，所述半导体衬底包括N型器件区域和P型器件区域；
在所述N型器件区域上形成第一牺牲栅堆叠，在所述P型器件区域上形成第二牺牲栅堆叠，所述第一和第二牺牲栅堆叠中的每一个包括牺牲栅介质和牺牲栅电极，所述牺牲栅介质位于所述半导体衬底上，所述牺牲栅电极位于所述牺牲栅介质上，且所述N型器件区域中的牺牲栅电极高于所述P型器件区域中的牺牲栅电极；
环绕所述第一牺牲栅堆叠形成第一侧墙，并且环绕所述第二牺牲栅堆叠形成第二侧墙；
在所述半导体衬底中位于所述第一和第二牺牲栅堆叠的每一个两侧处形成源/漏区；
在所述半导体衬底之上形成第一保护层；
平坦化所述第一保护层至所述N型器件区域中的所述牺牲栅电极暴露；
去除所述N型器件区域中的所述第一牺牲栅堆叠以在所述第一侧墙内形成第一开口；
在所述半导体衬底之上形成N型替代栅层，从而在所述第一开口内形成N型替代栅堆叠；
平坦化所述N型替代栅层至所述P型器件区域中的所述第二牺牲栅堆叠暴露；
在所述半导体衬底之上形成第二保护层；
去除所述P型器件区域中的所述第二保护层至所述第二牺牲栅堆叠暴露；
去除所述P型器件区域中的所述第二牺牲栅堆叠以在所述第二侧墙内形成第二开口；
在所述半导体衬底之上形成P型替代栅层，从而在所述第二开口内形成P型替代栅堆叠；
平坦化所述P型替代栅层至所述N型器件区域中的所述N型替代栅堆叠暴露；
在所述半导体衬底之上形成层间介质层；以及
在所述层间介质层上形成栅通孔和源/漏通孔，并藉由所述通孔形成栅引线和源/漏引线。
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Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1819200A (zh) * | 2005-01-27 | 2006-08-16 | 株式会社东芝 | 半导体器件和用于制造半导体器件的方法 |
| CN1819202A (zh) * | 2005-01-06 | 2006-08-16 | 索尼株式会社 | 绝缘栅极场效应晶体管及其制造方法 |
| CN101006579A (zh) * | 2004-08-25 | 2007-07-25 | 英特尔公司 | 形成具有替代金属栅电极的集成电路 |
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| CN102315125A (zh) * | 2010-07-01 | 2012-01-11 | 中国科学院微电子研究所 | 一种半导体器件及其形成方法 |
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Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101006579A (zh) * | 2004-08-25 | 2007-07-25 | 英特尔公司 | 形成具有替代金属栅电极的集成电路 |
| CN1819202A (zh) * | 2005-01-06 | 2006-08-16 | 索尼株式会社 | 绝缘栅极场效应晶体管及其制造方法 |
| CN1819200A (zh) * | 2005-01-27 | 2006-08-16 | 株式会社东芝 | 半导体器件和用于制造半导体器件的方法 |
| CN101364570A (zh) * | 2007-08-07 | 2009-02-11 | 索尼株式会社 | 半导体装置制造方法 |
| CN102315125A (zh) * | 2010-07-01 | 2012-01-11 | 中国科学院微电子研究所 | 一种半导体器件及其形成方法 |
| CN102386085A (zh) * | 2010-09-06 | 2012-03-21 | 中国科学院微电子研究所 | 一种用于后栅工艺的平坦化方法及其器件结构 |
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