CN101364570A - 半导体装置制造方法 - Google Patents
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Abstract
本发明提供了一种半导体装置制造方法，所述半导体装置包括在半导体基板上的具有不同工作电压的第一晶体管组和第二晶体管组，所述第一晶体管组具有第一栅电极，所述第二晶体管组具有第二栅电极，所述制造方法包括如下步骤：在将所述第一栅电极的高度设为低于在伪栅部中形成的伪栅电极的高度之后，在所述第一晶体管组的第一栅电极上形成硅化物层；并且，在形成覆盖住所述硅化物层的层间绝缘膜并使所述层间绝缘膜的表面平坦化之后，通过除掉所述伪栅部来形成栅形成用沟槽。
Description
相关申请的交叉参考
本发明包含与2007年8月7日向日本专利局提交的日本专利申请JP2007-204835相关的主题，在此将该日本专利申请的全部内容并入本文作为参考。
技术领域
本发明涉及一种半导体装置制造方法，在这种半导体装置中，以混合方式设置有外加电压互不相同的晶体管。
背景技术
对于现有技术的CMIS晶体管，通常使用多晶硅(poly-Si)作为它的栅电极。CMIS晶体管的电流驱动能力Ids通常用方程(1)表示。
实际上，在栅绝缘膜的电容Cox中也包括作为栅材料的多晶硅的电容。这使电流驱动能力Ids降低，其导致如方程(2)所示的电路延迟时间τ较长。
由于存在这样的背景，因此使用不会产生耗尽层的金属栅作为栅极。例如，对于高速、低能耗的MIS晶体管，正在研究使用由金属栅和介电常数高于氧化硅的栅绝缘膜构成的栅层叠结构(在下文中称为“高介电常数膜/金属栅”)。然而，在常规制造方法中，在形成高介电常数膜/金属栅之后的累积热具有较高的温度，这会导致这样的问题：高介电常数绝缘膜的特性和可靠性劣化，并且金属栅的功函数的值偏离设计值。
为了避免这些问题，已经提出了埋栅(例如镶嵌式栅)结构，所述埋栅结构通过在形成高介电常数膜/金属栅之前完成对于形成晶体管而言所必需的主要热处理步骤来获得(参照例如日本特开第2001-102443号公报)。例如，当使用金属电极时，这种结构由以下方法获得：首先利用氧化硅栅绝缘膜和多晶硅栅电极来形成晶体管结构，随后除掉该栅绝缘膜和栅电极部分，然后将金属氧化物膜和金属电极重新埋入。在这种方法中，在形成金属电极之前就完成了形成晶体管所必需的热处理，因而不会出现金属电极的劣化。
另外，还提出了另一种方法。在这种方法中，为了防止当利用化学机械研磨(CMP)来研磨金属时多晶硅栅电极被研磨，将用于高速和低电压工作的镶嵌式栅电极的高度设为高于当处理该镶嵌式栅时用于高击穿电压工作的多晶硅栅电极的高度(参照例如日本特开第2004-6475公报)。
然而，实际的半导体装置既包括需要进行高速/低能耗工作并采用金属氧化物膜和金属电极的晶体管，又包括在高电压下工作并采用现有技术的氧化硅栅绝缘膜和现有技术的多晶硅栅电极的晶体管。因此，在同一芯片上，具有高介电常数膜/金属栅并用于高速和低电压工作的镶嵌式栅结构以及具有较厚栅绝缘膜并用于高击穿电压工作的栅结构必须以混合方式形成在同一半导体基板上。
下面参照图4A～图4M的制造步骤截面图，描述现有半导体装置制造方法的一个例子，这种半导体装置既包括通过在形成金属电极之前完成形成晶体管所必需的热处理而获得的并采用金属氧化物膜和金属电极的晶体管，又包括在高电压下工作并采用现有技术的氧化硅栅绝缘膜和现有技术的多晶硅栅电极的晶体管。
参照图4A，通过进行元件隔离步骤，在半导体基板11中形成将区域LVN-1、区域LVN-2、区域LVP、区域MV和区域HV彼此隔开的元件隔离区域12。在区域LVN-1、区域LVN-2和区域LVP中，形成低电压晶体管(例如MISFET)。在区域MV中，形成中电压晶体管(例如MISFET)。在区域HV中，形成高电压晶体管(例如MISFET)。区域MV和区域HV既包括MISFET图案密度较高的区域，又包括具有孤立的MISFET图案的区域。形成高电压晶体管的区域HV和形成中电压晶体管的区域MV被限定为第一区域11A。区域LVN-1、区域LVN-2和区域LVP被限定为第二区域11B，在上述区域LVN-1中以高密度形成作为低电压晶体管的NMISFET，在上述区域LVN-2中以孤立方式形成作为低电压晶体管的NMISFET，在上述区域LVP中形成作为低电压晶体管的PMISFET。
随后，在形成NMISFET的区域中，适当地进行用于形成P型阱区域(未图示)的离子注入，用于形成防止MISFET被击穿的埋层(未图示)的离子注入，以及用于调节阈值电压(Vth)的离子注入，从而形成NMIS沟道区域。另外，在形成PMISFET的区域中，适当地进行用于形成N型阱区域(未图示)的离子注入，用于形成防止MISFET被击穿的埋层(未图示)的离子注入，以及用于调节阈值电压(Vth)的离子注入，从而形成PMIS沟道区域。上述离子注入可在不同的离子注入条件下进行，各离子注入条件分别对应于以下各区域：形成高电压晶体管的区域HV，形成中电压晶体管的区域MV以及形成各个低电压晶体管的区域LVN-1、区域LVN-2和区域LVP。
随后，在半导体基板11的区域HV和区域MV的表面上形成栅绝缘膜13。高电压晶体管和中电压晶体管通常具有较厚的栅绝缘膜，并且栅绝缘膜13例如由氧化硅膜来形成。该氧化硅膜例如通过热氧化在750～900℃的温度下形成，并且其厚度为2～4nm。在形成栅绝缘膜13时，该栅绝缘膜13同时也形成在第二区域11B的各活性区域上。该栅绝缘膜13在第二区域11B中用作伪栅绝缘膜14。
随后，进行栅部形成步骤。首先，在栅绝缘膜13和伪栅绝缘膜14上形成用于形成第一栅电极和伪栅电极的电极形成用膜。隔着栅绝缘膜13和伪栅绝缘膜14在半导体基板11的整个表面上沉积例如多晶硅或非晶硅，由此形成上述电极形成用膜。例如，当电极形成用膜由多晶硅形成时，则使用低压CVD(化学气相沉积)方法，将例如甲硅烷(SiH4)作为原料气体，并且沉积温度设为580～620℃，从而沉积多晶硅，使其厚度为100～150nm。随后，对位于第一区域11A中的那部分电极形成用膜进行用于减小栅电阻的离子注入步骤。
随后，在电极形成用膜上形成硬掩模层。利用例如低压CVD(LP-CVD)方法，沉积氮化硅(SiN)，使其厚度为例如50～100nm，由此形成上述硬掩模层。
随后，利用抗蚀剂涂敷和光刻技术在电极形成用膜上形成用于形成第一栅电极和伪栅电极的抗蚀剂图案(未图示)，然后用该抗蚀剂图案作为蚀刻掩模，利用例如各向异性蚀刻来处理硬掩模层。因此，形成了用于形成第一区域11A中的高电压晶体管和中电压晶体管的第一栅电极15的硬掩模74A，以及用于形成第二区域11B中的低电压晶体管的伪栅电极的硬掩模74B。在这种各向异性蚀刻中，将例如溴化氢(HBr)或氯(Cl)系气体用作蚀刻气体。此外，通过使用硬掩模74A和74B作为蚀刻掩模，在第一区域11A中形成第一栅电极15，同时在第二区域11B中形成伪栅电极16。此时，栅绝缘膜13和伪栅绝缘膜14也被蚀刻。
随后，利用例如低压CVD方法在半导体基板11上形成用于形成偏移隔离层的绝缘膜，使其覆盖住由硬掩模74A、第一栅电极15和栅绝缘膜13构成的栅部17以及由硬掩模74B、伪栅电极16和伪栅绝缘膜14构成的伪栅部18。该绝缘膜利用例如低压CVD方法由氮化硅膜形成。随后，通过回蚀(etch back)该绝缘膜的整个表面，形成偏移隔离层(未图示)。利用低压CVD方法沉积的氮化硅膜的厚度为例如6～10nm。
随后，在第二区域11B中的半导体基板11上形成离子注入掩模(未图示)。该离子注入掩模的形成过程如下：例如通过抗蚀剂涂敷技术在整个表面上形成抗蚀剂膜，然后利用光刻技术对该抗蚀剂膜进行处理，使第一区域11A暴露出来并且使第二区域11B被覆盖着。随后，使用该抗蚀剂膜作为离子注入掩模，对半导体基板11进行离子注入，从而在半导体基板11的表面附近且在第一区域11A中的各个栅部17的两侧形成延伸区域21和22。如果需要在第一区域11A中制造NMISFET和PMISFET，则独立地形成与NMISFET区域和PMISFET区域中的各个区域对应的不同离子注入掩模，并且进行对应于各个MISFET的不同类型的离子注入。在离子注入之后，除掉该离子注入掩模。
随后，在半导体基板11上形成另一离子注入掩模(未图示)。该离子注入掩模的形成过程如下：例如通过抗蚀剂涂敷技术在整个表面上形成抗蚀剂膜，然后利用光刻技术对该抗蚀剂膜进行处理，使第二区域11B的区域LVN-1和区域LVN-2暴露出来，并且使第一区域11A和区域LVP被覆盖着。使用该离子注入掩模(未图示)，对半导体基板11进行离子注入，从而在半导体基板11的表面附近且在区域LVN-1和区域LVN-2中的各个伪栅部18的两侧形成NMISFET的延伸区域23和24。此后，除掉该离子注入掩模。
随后，在半导体基板11上形成又一离子注入掩模(未图示)。该离子注入掩模的形成过程如下：例如通过抗蚀剂涂敷技术在整个表面上形成抗蚀剂膜，然后利用光刻技术对该抗蚀剂膜进行处理，使区域LVP暴露出来，并且使第二区域11B的区域LVN-1和区域LVN-2以及第一区域11A被覆盖着。使用该离子注入掩模对半导体基板11进行离子注入，从而在半导体基板11的表面附近且在区域LVP中的伪栅部18的两侧形成PMISFET的延伸区域25和26。此后，除掉该离子注入掩模。
在上述各离子注入步骤中，栅部17、伪栅部18和偏移隔离层(未图示)也被用作离子注入掩模。以这种方式，在第二区域11B中制造出NMISFET和PMISFET。延伸区域21和22、延伸区域23和24以及延伸区域25和26的形成顺序可以是任何顺序。
随后，利用例如低压CVD方法在半导体基板11上形成用于形成侧壁的绝缘膜，使其覆盖栅部17、伪栅部18和偏移隔离层(未图示)。利用低压CVD方法，通过例如由氮化硅膜(膜厚度为例如15～30nm)和TEOS(Tetra Ethyl Ortho Silicate，硅酸四乙酯)膜(膜厚度为例如40～60nm)构成的多层膜来形成该绝缘膜。随后，通过回蚀该绝缘膜的整个表面而形成侧壁20。
随后，形成源极/漏极。具体地，在第二区域11B中的半导体基板11上形成离子注入掩模(未图示)。该离子注入掩模的形成过程如下：例如通过抗蚀剂涂敷技术在整个表面上形成抗蚀剂膜，然后利用光刻技术对该抗蚀剂膜进行处理，使第一区域11A暴露出来，并且使第二区域11B被覆盖着。随后，使用该抗蚀剂膜作为离子注入掩模，对半导体基板11进行离子注入，从而在半导体基板11的表面附近且在第一区域11A中的各个栅部17的两侧形成源/漏区27和28，在源/漏区27和28之间隔有延伸区域21和22。在该离子注入中，栅部17和侧壁20(包括偏移隔离层)也用作离子注入掩模。在离子注入之后，除掉该离子注入掩模。
类似地，在第一区域11A和第二区域11B的区域LVP中的半导体基板11上形成另一离子注入掩模(未图示)。该离子注入掩模的形成过程如下：例如通过抗蚀剂涂敷技术在整个表面上形成抗蚀剂膜，然后利用光刻技术对该抗蚀剂膜进行处理，使第二区域11B的区域LVN-1和LVN-2暴露出来，并且使第一区域11A和第二区域11B的区域LVP被覆盖着。随后，使用该抗蚀剂膜作为离子注入掩模，对半导体基板11进行离子注入，从而在半导体基板11的表面附近且在第二区域11B的区域LVN-1和区域LVN-2中的各个伪栅部18的两侧形成源/漏区29和30，在源/漏区29和30之间隔有延伸区域23和24。在该离子注入中，伪栅部18和侧壁20(包括偏移隔离层)也用作离子注入掩模。在离子注入之后，除掉该离子注入掩模。
类似地，在第一区域11A以及第二区域11B的区域LVN-1和区域LVN-2中的半导体基板11上形成又一离子注入掩模(未图示)。该离子注入掩模的形成过程如下：例如通过抗蚀剂涂敷技术在整个表面上形成抗蚀剂膜，然后利用光刻技术对该抗蚀剂膜进行处理，使第二区域11B的区域LVP暴露出来，并且使第一区域11A以及第二区域11B的区域LVN-1和区域LVN-2被覆盖着。随后，使用该抗蚀剂膜作为离子注入掩模，对半导体基板11进行离子注入，从而在半导体基板11的表面附近且在第二区域11B的区域LVP中的伪栅部18的两侧形成源/漏区31和32，在源/漏区31和32之间隔有延伸区域25和26。在该离子注入中，伪栅部18和侧壁20(包括偏移隔离层)也用作离子注入掩模。在离子注入之后，除掉该离子注入掩模。
以这种方式，在第二区域11B中制造出NMISFET和PMISFET。上述各离子注入步骤的顺序决不限于上述顺序，第一区域中的源/漏区27和28、区域LVN-1和区域LVN-2中的源/漏区29和30以及区域LVP中的源/漏区31和32之中的任何一对源/漏区可以首先或最后形成。
随后，除掉侧壁20的TEOS部分。例如利用使用稀氢氟酸的湿刻方法来进行该除掉步骤。此后，进行用于活化所注入的离子的热处理。例如，通过该热处理，在1,000℃、5秒的条件下对杂质进行活化，从而形成各个MISFET的源/漏区27～32。为了促进掺杂剂活化并抑制扩散，也可以通过尖峰RTA(快速退火)进行热处理。
随后，在各个源/漏区27～32上形成硅化物层33。首先，在整个表面上形成用于形成硅化物的金属层。在本例中，作为一个例子，将钴(Co)用于上述金属层。利用例如溅射方法来沉积钴，使其厚度为例如6～8nm，由此形成上述金属层。随后，在500～600℃的温度下进行RTA，只有半导体基板11的硅(Si)上的金属层发生反应，由此形成硅化物层33。由于上述金属层是由钴构成的，因此获得的硅化物层33是硅化钴(例如CoSi)层。此后，利用使用硫酸(H2SO4)和过氧化氢(H2O2)的混合液体的湿刻方法，除掉绝缘膜(例如，元件隔离区域12、硬掩模74A和74B以及侧壁20)上未反应的钴。随后，进行热处理，从而形成低电阻的硅化钴(CoSi2)。该热处理例如通过RTA方式在650～850℃的温度下进行30秒钟。对于上述金属层，也可以使用镍(Ni)或镍铂(NiPt)来代替钴(Co)，从而形成硅化镍(NiSi2)。在任何情况下，都能适当地设定RTA的温度。
随后，形成绝缘膜，使其覆盖住栅部17和伪栅部18等。作为该绝缘膜，首先在半导体基板11的整个表面上形成衬膜36。衬膜36由例如氮化硅(SiN)膜形成，并用来向晶体管的沟道部分施加应力。例如，对于NMISFET，使用用于施加拉伸应力的膜以便增大沟道迁移率。对于PMISFET，使用用于施加压缩应力的膜以便增大沟道迁移率。对于NMISFET和PMISFET，可以制造不同的衬膜36。衬膜36施加的应力通常能依据薄膜沉积条件来确定。
接着，参照图4B，在衬膜36上形成第一层间绝缘膜38作为上述绝缘膜的一部分。第一层间绝缘膜38例如利用高密度等离子体(HDP)CVD方法由厚度为100～200nm的氧化硅(SiO2)膜形成。
随后，如图4C所示，利用化学机械研磨(CMP)方法对在栅部17和伪栅部18上的第一层间绝缘层38和衬膜36进行研磨，直到各个硬膜74A和74B暴露出来。
随后，如图4D所示，利用抗蚀剂涂敷技术和光刻技术，形成覆盖住第二区域11B的蚀刻掩模75。通过蚀刻掩模75，将第一区域11A中的硬掩模74A(参照图4C)除掉，从而使第一栅电极15的上表面暴露出来。此时，第一层间绝缘膜38和衬膜36的上部也因蚀刻而被除掉。此后，除掉蚀刻掩模75。图4D示出了在除掉蚀刻掩模75之前的状态。
随后，如图4E所示，在各个第一栅电极15上形成硅化物层40。首先，在整个表面上形成用于形成硅化物的金属层。在本例中，作为一个例子，将钴(Co)用于上述金属层。利用例如溅射方法沉积钴，使其厚度为例如6～8nm，由此形成上述金属层。随后，在500～600℃的温度下进行RTA，只有第一栅电极15的硅(Si)上的金属层发生反应，由此形成硅化物层40。由于上述金属层是由钴构成的，因此获得的硅化物层40是硅化钴(例如CoSi)层。此后，利用使用硫酸(H2SO4)和过氧化氢(H2O2)的混合液体的湿刻方法，除掉绝缘膜(例如侧壁20、衬膜36、第一层间绝缘膜38和硬掩模74B)上未反应的钴。随后，进行热处理，从而形成低电阻的硅化钴(CoSi2)。该热处理例如按照RTA方式在650～850℃的温度下进行30秒钟。对于上述金属层，也可以使用镍(Ni)或镍铂(NiPt)来代替钴(Co)，从而形成硅化镍(NiSi2)。在任何情况下，都能适当地设定RTA的温度。
随后，如图4F所示，在整个表面上形成用于保护硅化物层40的保护膜41。保护膜41例如利用等离子体CVD方法由氧化硅(SiO2)或氮化硅(SiN)膜形成。当保护膜41由氧化硅膜形成时，CVD条件的一个例子如下：将氧气(O2)(流量为600cm3/min)和TEOS(流量为800cm3/min)用作原料气体；薄膜沉积气压为1.09kPa；CVD装置的RF(射频)功率为700W；并且基板温度为400℃。保护膜41能够在低于450℃的温度下进行沉积，因此能够防止对已形成的硅化物层33和40造成损坏。
随后，利用抗蚀剂涂敷和光刻技术形成蚀刻掩模76，使其覆盖住第一区域11A。因此，第二区域11B没有被蚀刻掩模76覆盖。
随后，如图4G所示，利用蚀刻掩模76(参照图4F)，通过干刻方法除掉第二区域11B中的保护膜41(参照图4F)。干刻条件的一个例子如下：将八氟环丁烷(C4F8)、氧气(O2)和氩气(Ar)用作蚀刻气体；C4F8、O2和Ar的流量分别为9cm3/min、5cm3/min和250cm3/min；蚀刻气压为4.1Pa；蚀刻装置的功率(等离子体输出)为1500W；并且基板温度为20℃。随后，利用例如干刻方法除掉硬掩模74B和伪栅电极16(参照图4A)。此外，利用使用稀氢氟酸的湿刻方法除掉伪绝缘膜14(如图4A)，从而形成栅形成用沟槽42。此时，第一区域11A被保护膜41覆盖着。在进行上述湿刻之前除掉蚀刻掩模76。
随后，在栅形成用沟槽42的内表面上形成第二栅绝缘膜43。第二栅绝缘膜43被形成为使第二栅绝缘膜43的单位面积电容大于第一区域11A中的第一栅绝缘膜13的单位面积电容。第二栅绝缘膜43利用原子层沉积(ALD)由高介电常数膜形成。高介电常数膜例如由铪、锆、镧、钇、钽或铝的氧化物、硅酸盐或氧氮化物形成。具体地，高介电常数膜例如由下列材料形成：氧化铪(HfO2)、氧化锆(ZrO2)、氧化镧(La2O3)、氧化钇(Y2O3)、氧化钽(Ta2O5)、氧化铝(Al2O3)、硅酸铪(HfSiOx)、硅酸锆(ZrSiOx)、硅酸镧(LaSiOx)、硅酸钇(YSiOx)、硅酸钽(TaSiOx)、硅酸铝(AlSiOx)、钛酸锆(ZrTiOx)、氧化铝铪(HfAlOx)或氧化锆铪(HfZrOx)，或者这些化合物中的任何一种的氮化物。通常，虽然高介电常数膜的相对介电常数会随着成分、形态(晶态或非晶态)等变化，但HfO2的相对介电常数为25～30，ZrO2的相对介电常数为20～25。
随后，如图4H～图4K所示，隔着第二栅绝缘膜43在栅形成用沟槽42的内表面上形成用于确定功函数的功函数控制膜44，45。
首先，利用诸如原子层沉积(ALD)或化学气相沉积等薄膜沉积方法，沉积具有适用于NMISFET的功函数的金属或金属化合物。通常，NMISFET的栅电极的功函数为4.6eV以下，优选4.3eV以下。PMISFET的栅电极的功函数为4.6eV以上，优选4.9eV以上。所期望的是，该功函数之间的差值等于或大于0.3eV。具体地，功函数虽然会随着成分、形态(晶态或非晶态)等变化，但用于NM ISFET的HfSix的功函数为4.1～4.3eV，用于PMISFET的氮化钛(TiN)的功函数为4.5～5.0eV。
功函数控制膜44，45的材料的例子包括：诸如钛(Ti)、钒(V)、镍(Ni)、锆(Zr)、铌(Nb)、钼(Mo)、钌(Ru)、铪(Hf)、钽(Ta)、钨(W)和铂(Pt)等金属，含有这些金属中的任何金属的合金，以及这些金属的化合物。金属化合物的例子包括金属氮化物以及金属与半导体的化合物。金属与半导体的化合物的一个例子是金属硅化物。
适用于NMISFET的功函数控制膜44的材料的例子包括：诸如铪(Hf)和钽(Ta)等金属，含有这些金属中的任何金属的合金，以及这些金属的化合物。具体地，硅化铪(HfSix)是优选的。适用于PMISFET的功函数控制膜45的材料的例子包括：诸如钛(Ti)、钼(Mo)和钌(Ru)等金属，含有这些金属中的任何金属的合金，以及这些金属的化合物。具体地，氮化钛(TiN)和钌(Ru)是优选的。
在本例中，如图4H所示，在第二栅绝缘膜43的表面上沉积例如硅化铪(HfSix)，使其厚度为例如10～100nm，从而形成功函数控制膜44。
随后，如图4I所示，利用抗蚀剂涂敷和光刻技术，形成覆盖住第二区域11B的区域LVN-1和区域LVN-2的抗蚀剂掩模77。使用抗蚀剂掩模77作为蚀刻掩模，蚀刻区域LVP和第一区域11A中的功函数控制膜44。结果，如图4J所示，区域LVP和第一区域11A中的功函数控制膜44被除掉，然而第二区域11B的区域LVN-1和区域LVN-2中的功函数控制膜44被留下。此后，除掉抗蚀剂掩模77。
随后，如图4K所示，利用诸如原子层沉积(ALD)或化学气相沉积等薄膜沉积方法，沉积具有适用于PMISFET的功函数的金属或金属化合物。在本例中，首先，通过在第二栅绝缘膜43和功函数控制膜44的表面上沉积厚度为5～50nm的例如氮化钛(TiN)，由此形成功函数控制膜45。随后，利用抗蚀剂涂敷和光刻技术，形成覆盖住第二区域11B的区域LVP的抗蚀剂掩模(未图示)。使用该抗蚀剂掩模作为蚀刻掩模，蚀刻第二区域11B的区域LVN-1和区域LVN-2以及第一区域11A中的功函数控制膜45。结果，第二区域11B的区域LVN-1和区域LVN-2以及第一区域11A中的功函数控制膜45被除掉，然而第二区域11B的区域LVP中的功函数控制膜45被留下。对于PMISFET，也可以沉积例如钌(Ru)。此后，除掉该抗蚀剂掩模。
在进行上述步骤的情况下，功函数控制膜44，45中的任何一个可以首先形成。如果将功函数控制膜45留在整个表面上，那么可以在形成功函数控制膜45之前形成功函数控制膜44。
随后，如图4L所示，形成由导电材料构成的导电膜46，使其填充栅形成用沟槽42的内部。导电膜46例如由电阻低于功函数控制膜44，45的金属材料形成。在本例中，使用钨(W)作为一个例子。该钨膜利用例如CVD方法通过沉积而形成。导电膜46具有可以将栅形成用沟槽42完全填充的厚度。例如，该厚度为200～400nm。
随后，如图4M所示，除掉在栅形成用沟槽42外面的额外导电膜46(参照图4L)。例如使用化学机械研磨(CMP)来进行该除掉步骤。在该CMP步骤中，衬膜36、第一层间绝缘膜38和保护膜41等用作研磨阻挡层。作为该CMP步骤的结果，第二区域11B中的低电压晶体管(NMISFET)的第二栅电极47由留在栅形成用沟槽42中的导电膜46和功函数控制膜44形成。此外，低电压晶体管(PMISFET)的第二栅电极48由留在栅形成用沟槽42中的导电膜46和功函数控制膜45形成。
此后，尽管未在附图中示出，但在衬膜36、第一层间绝缘膜38和保护膜41的整个表面上形成第二层间绝缘膜，然后进行布线步骤。
以这种方式，形成了半导体装置1。在半导体装置1中，一个中电压晶体管(NMISFET)2形成在第一区域11A的区域MV中，一个高电压晶体管(NMISFET)3形成在区域HV中。此外，两个以上的低电压晶体管(NMISFET)4以高密度形成在第二区域11B的区域LVN-1中，一个低电压晶体管(NMISFET)4以孤立的方式形成在区域LVN-2中。另外，一个低电压晶体管(PMISFET)5形成在区域LVP中。
上述制造方法非常复杂。而且，如图4M所示，由于制造步骤，例如在区域LVP与区域MV之间会产生由保护膜41引起的台阶。因此，在研磨导电膜46之后，很可能会有导电膜46的残留物留在形成于保护膜41端部处的台阶附近。为了除掉此残留物，需要进行过度研磨。然而，如果进行过度研磨，则会额外地研磨作为金属栅的第二栅电极47，48。这使得很难按照设计值制造出第二栅电极47，48。此外，过度研磨增加了表面不规则程度，这使得难以获得理想形状，例如平面状。
发明内容
因而，在半导体装置制造方法中，这种半导体装置具有在同一半导体基板上的工作电压不同的晶体管组，诸如栅电极由金属栅电极形成的低电压工作晶体管组和栅电极具有用于获得低电阻的硅化物层的高击穿电压(高电压工作)晶体管组等，该制造方法中存在着需要解决的问题。具体地，需要解决的问题在于：当使用该方法形成金属栅电极时，由于在形成作为金属栅电极的导电膜之前在基层(underlying layer)上产生了台阶，所以该导电膜的残留物会留在该台阶附近。
本发明的目的是，在同一半导体基板上形成低电压工作晶体管组和高击穿电压(高电压工作)晶体管组，同时可以减小所述高击穿电压晶体管组的栅电极的电阻，并且在平坦的基层上形成用于形成金属栅电极的导电膜，从而可防止所述导电膜的残留物的出现。
根据本发明的实施例，提供了一种半导体装置制造方法，所述半导体装置具有在半导体基板上的第一晶体管组和第二晶体管组，所述第二晶体管组的工作电压低于所述第一晶体管组的工作电压，所述第一晶体管组具有隔着第一栅绝缘膜在所述半导体基板上形成的第一栅电极和在所述第一栅电极上形成的硅化物层，所述第二晶体管组具有隔着第二栅绝缘膜在栅形成用沟槽内形成的第二栅电极，所述栅形成用沟槽是通过除掉在所述半导体基板上形成的伪栅部而形成的。所述方法包括如下步骤：在将所述第一栅电极的高度设为低于在所述伪栅部中形成的伪栅电极的高度之后，在所述第一晶体管组的第一栅电极上形成所述硅化物层；并且，在形成覆盖住所述硅化物层的层间绝缘膜并使所述层间绝缘膜的表面平坦化之后，通过除掉所述伪栅部来形成所述栅形成用沟槽。
根据本发明的上述实施例，即使当在同一半导体基板11上形成第一晶体管组(高击穿电压(高电压工作、中电压工作)晶体管组)和第二晶体管组(例如低电压工作晶体管组)时，也不会产生金属材料的残留物，上述第一晶体管组具有由氧化硅或氧氮化硅构成的栅绝缘膜13和由多晶硅或非晶硅构成的第一栅电极15，上述第二晶体管组具有由高介电常数(High-k)膜形成的栅绝缘膜43和被称为金属栅电极的第二栅电极47，48。该特征提供的优点在于：能够增强互联的可靠性，并且能够减小第一晶体管组的第一栅电极15的电阻。
附图说明
图1A～图1M是示出了本发明一个实施例(第一实施例)的半导体装置制造方法的制造步骤的截面图；
图2A～图2C是示出了本发明一个实施例(第二实施例)的半导体装置制造方法的制造步骤的截面图；
图3A～图3B是示出了本发明一个实施例(第四实施例)的半导体装置制造方法的制造步骤的截面图；以及
图4A～图4M是示出了现有技术的半导体装置制造方法的一个例子的制造步骤的截面图。
具体实施方式
下面参照图1A～图1M的制造步骤的截面图，说明本发明一个实施例(第一实施例)的半导体装置制造方法。第一实施例的制造方法是制造半导体装置1的方法的一个例子。
参照图1A，使用硅半导体基板作为半导体基板11。对半导体基板11进行元件隔离步骤，从而形成将区域LVN-1、区域LVN-2、区域LVP、区域MV和区域HV彼此隔离的元件隔离区域12。在区域LVN-1、区域LVN-2和区域LVP中，形成各低电压晶体管(例如MISFET)。在区域MV中，形成中电压晶体管(例如MISFET)。在区域HV中，形成高电压晶体管(例如MISFET)。区域MV和区域HV既包括MISFET图案密度较高的区域，又包括具有孤立的MISFET图案的区域。将形成高电压晶体管的区域HV和形成中电压晶体管的区域MV限定为第一区域11A。将以高密度形成作为低电压晶体管的NMISFET的区域LVN-1、以孤立方式形成作为低电压晶体管的NMISFET的区域LVN-2和形成作为低电压晶体管的PMISFET的区域LVP限定为第二区域11B。
在本说明书中，下面讨论的各个实施例中，作为一个例子对各个晶体管作如下限定：低电压晶体管指工作电压低于1.5V的晶体管；中电压晶体管指工作电压等于或高于1.5V且低于3.3V的晶体管；高电压(高击穿电压)晶体管指工作电压等于或高于3.3V的晶体管。
下面是元件隔离区域12的形成方法的一个例子。首先，在半导体基板11上沉积氧化硅(SiO2)膜和氮化硅(SiN)膜。所述氧化硅(SiO2)膜利用例如干氧化方法来形成。所述氮化硅(SiN)膜利用例如低压CVD方法来形成。
随后，在形成各活性区域的部分上形成抗蚀剂图案，然后使用该抗蚀剂图案作为掩模，依次蚀刻氮化硅膜、氧化硅膜和半导体基板11，从而形成沟槽(沟槽区域)。具体地，通过蚀刻半导体基板11至例如200～400nm的深度，由此形成沟槽。位于留有氮化硅膜的各区域下方的半导体基板11的那些部分用作活性区域，并且在沟槽部分中形成场氧化膜，这就形成了元件隔离区域12。
上述场氧化膜是通过在沟槽内部填充氧化硅(SiO2)来形成的。利用例如高密度等离子体CVD方法(沉积温度例如为650～700℃)来进行该填充步骤，能够形成台阶覆盖性良好的致密膜。在用氧化硅进行填充之前，可以利用热氧化方法在所述沟槽的内表面上形成氧化硅膜。
随后，利用化学机械研磨(CMP)对所沉积的额外氧化硅进行研磨，从而进行平坦化。进行这种平坦化研磨，直至能将氮化硅膜上的氧化硅膜除掉。为了减小CMP步骤中的整体水平差，也可以利用光刻图案形成和蚀刻方法预先除掉在宽大的活性区域上的氧化硅膜。
随后，除掉氮化硅膜。例如利用使用热磷酸的湿刻方法来进行该除掉步骤。以这种方式，由元件隔离区域12隔离开的半导体基板11中的各区域将用作活性区域。
为了使氧化硅(SiO2)膜变得致密，并使活性区域角落部分呈圆形，还有一种在除掉氮化硅(SiN)膜之前在氮气(N2)中、在氧气(O2)中或者在氢气(H2)和氧气(O2)中进行退火的方法。随后，将活性区域的表面氧化至例如8～10nm的厚度。
随后，在形成NMISFET的区域中，适当地进行用于形成P型阱区域(未图示)的离子注入，用于形成防止MISFET被击穿的埋层(未图示)的离子注入，以及用于调节阈值电压(Vth)的离子注入，从而形成NMIS沟道区域。另外，在形成PMISFET的区域中，适当地进行用于形成N型阱区域(未图示)的离子注入，用于形成防止MISFET被击穿的埋层(未图示)的离子注入，以及用于调节阈值电压(Vth)的离子注入，从而形成PMIS沟道区域。上述离子注入可以在不同的离子注入条件下进行，各离子注入条件分别对应于以下各区域：形成高电压晶体管的区域HV，形成中电压晶体管的区域MV以及形成低电压晶体管的区域LVN-1、区域LVN-2和区域LVP。
随后，在半导体基板11的区域HV和区域MV的表面上形成栅绝缘膜13。高电压晶体管和中电压晶体管通常具有较厚的栅绝缘膜，并且栅绝缘膜13例如由氧化硅膜形成。氧化硅膜利用例如热氧化方法在750～900℃的温度下形成，并且其厚度为2～4nm。在形成栅绝缘膜13时，栅绝缘膜13同时也形成在第二区域11B的各活性区域上。栅绝缘膜13在第二区域11B中用作伪栅绝缘膜14。
随后，在栅绝缘膜13和伪栅绝缘膜14上形成用于形成第一栅电极和伪栅电极的电极形成用膜。隔着栅绝缘膜13和伪栅绝缘膜14在半导体基板11的整个表面上沉积例如多晶硅或非晶硅，由此形成上述电极形成用膜。例如，当上述电极形成用膜由多晶硅形成时，使用低压CVD方法，将例如甲硅烷(SiH4)作为原料气体，并且沉积温度为580～620℃，从而沉积厚度为100～150nm的多晶硅。随后，对位于第一区域11A中的那部分电极形成用膜进行用于减小栅电阻的离子注入步骤。
随后，在上述电极形成用膜上形成硬掩模层。利用例如低压CVD(LP-CVD)方法沉积氮化硅(SiN)，使其厚度为例如50～100nm，由此形成该硬掩模层。随后，利用抗蚀剂涂敷和光刻技术在上述电极形成用膜上形成用于形成第一栅电极和伪栅电极的抗蚀剂图案(未图示)，然后用该抗蚀剂图案作为蚀刻掩模，利用例如各向异性蚀刻对上述硬掩模层进行处理。因此，形成用于形成第一区域11A中的高电压晶体管和中电压晶体管的第一栅电极的硬掩模74A，以及用于形成第二区域11B中的低电压晶体管的伪栅电极的硬掩模74B。在该各向异性蚀刻中，将例如溴化氢(HBr)或氯(Cl)系气体用作蚀刻气体。此外，通过使用硬掩模74A和74B作为蚀刻掩模，在第一区域11A中形成第一栅电极15，同时在第二区域11B中形成伪栅电极16。此时，栅绝缘膜13和伪栅绝缘膜14也被蚀刻，而在第一栅电极15和伪栅电极16下方的膜13和14则被留下来。在形成上述抗蚀剂图案之后，通过例如使用氧等离子体的裁切处理来减小抗蚀剂图案的宽度，还可以形成具有较小的宽度的伪栅电极16。例如，利用32nm节点技术，甚至能够形成栅长度约为20～30nm的栅。
随后，利用例如低压CVD方法，在半导体基板11上形成用于形成偏移隔离层的绝缘膜，使其覆盖住由硬掩模74A、第一栅电极15和栅绝缘膜13构成的栅部17以及由硬掩模74B、伪栅电极16和伪栅绝缘膜14构成的伪栅部18。该绝缘膜利用例如低压CVD方法由氮化硅膜形成。随后，通过回蚀该绝缘膜的整个表面，形成偏移隔离层(未图示)。利用低压CVD方法沉积的氮化硅膜的厚度为例如6～10nm。
随后，在第二区域11B中的半导体基板11上形成离子注入掩模(未图示)。该离子注入掩模的形成过程如下：例如通过抗蚀剂涂敷技术在整个表面上形成抗蚀剂膜，然后利用光刻技术对该抗蚀剂膜进行处理，使第一区域11A暴露出来，并且使第二区域11B被覆盖着。随后，使用该离子注入掩模对半导体基板11进行离子注入，从而在半导体基板11的表面附近且在第一区域11A中的各个栅部17的两侧形成延伸区域21和22。如果需要在第一区域11A中制造出NMISFET和PMISFET，则独立地形成与NMISFET区域和PMISFET区域中的各个区域对应的不同离子注入掩模，并且进行对应于各个MISFET的不同类型的离子注入。在完成离子注入之后，除掉该离子注入掩模。
随后，在半导体基板11上形成另一离子注入掩模(未图示)。该离子注入掩模的形成过程如下：例如通过抗蚀剂涂敷技术在整个表面上形成抗蚀剂膜，然后利用光刻技术对该抗蚀剂膜进行处理，使第二区域11B中的区域LVN-1和区域LVN-2暴露出来，并且使第一区域11A和区域LVP被覆盖着。使用该离子注入掩模对半导体基板11进行离子注入，从而在半导体基板11的表面附近且在区域LVN-1和区域LVN-2中的各个伪栅部18的两侧形成NMISFET的延伸区域23和24。在完成离子注入之后，除掉该离子注入掩模。
随后，在半导体基板11上形成又一离子注入掩模(未图示)。该离子注入掩模的形成过程如下：例如通过抗蚀剂涂敷技术在整个表面上形成抗蚀剂膜，然后利用光刻技术对该抗蚀剂膜进行处理，使区域LVP暴露出来，并且使第二区域11B中的区域LVN-1和区域LVN-2以及第一区域11A被覆盖着。使用该离子注入掩模对半导体基板11进行离子注入，从而在半导体基板11的表面附近且在区域LVP中的伪栅部18的两侧形成PMISFET的延伸区域25和26。此后，除掉该离子注入掩模。
在上述各离子注入步骤中，栅部17、伪栅部18和偏移隔离层(未图示)也用作离子注入掩模。以这种方式，在第二区域11B中制造出NMISFET和PMISFET。延伸区域21和22、延伸区域23和24以及延伸区域25和26的形成顺序可以是任何顺序。
随后，形成侧壁。首先，利用例如低压CVD方法在半导体基板11上形成用于形成侧壁的绝缘膜，使其覆盖住栅部17、伪栅部18和偏移隔离层(未图示)。该绝缘膜利用低压CVD方法通过例如由氮化硅膜(膜厚度为15～30nm)和TEOS膜(膜厚度为40～60nm)构成的多层膜来形成。随后，通过回蚀该绝缘膜的整个表面，形成侧壁20。
随后，在第二区域11B中的半导体基板11上形成离子注入掩模(未图示)。该离子注入掩模的形成过程如下：例如通过抗蚀剂涂敷技术在整个表面上形成抗蚀剂膜，然后利用光刻技术对该抗蚀剂膜进行处理，使第一区域11A暴露出来，并且使第二区域11B被覆盖着。随后，使用该抗蚀剂膜作为离子注入掩模，对半导体基板11进行离子注入，从而在半导体基板11的表面附近且在第一区域11A中的各个栅部17的两侧形成源/漏区27和28，在源/漏区27和28之间隔有延伸区域21和22。在该离子注入中，栅部17和侧壁20(包括偏移隔离层)也用作离子注入掩模。在离子注入之后，除掉该离子注入掩模。
类似地，在第一区域11A和第二区域11B中的区域LVP中的半导体基板11上形成另一离子注入掩模(未图示)。该离子注入掩模的形成过程如下：例如通过抗蚀剂涂敷技术在整个表面上形成抗蚀剂膜，然后利用光刻技术对该抗蚀剂膜进行处理，使第二区域11B中的区域LVN-1和区域LVN-2暴露出来，并且使第一区域11A和第二区域11B中的区域LVP被覆盖着。随后，使用该抗蚀剂膜作为离子注入掩模，对半导体基板11进行离子注入，从而在半导体基板11的表面附近且在第二区域11B的区域LVN-1和区域LVN-2中的各个伪栅部18两侧形成源/漏区29和30，在源/漏区29和30之间隔有延伸区域23和24。在该离子注入中，伪栅部18和侧壁20(包括偏移隔离层)也被用作离子注入掩模。在离子注入之后，除掉该离子注入掩模。
类似地，在第一区域11A以及第二区域11B的区域LVN-1和区域LVN-2中的半导体基板11上形成又一离子注入掩模(未图示)。该离子注入掩模的形成过程如下：例如通过抗蚀剂涂敷技术在整个表面上形成抗蚀剂膜，然后利用光刻技术对该抗蚀剂膜进行处理，从而使第二区域11B中的区域LVP暴露出来，并且使第一区域11A以及第二区域11B中的区域LVN-1和区域LVN-2被覆盖着。随后，使用该抗蚀剂膜作为离子注入掩模，对半导体基板11进行离子注入，从而在半导体基板11的表面附近且在第二区域11B的区域LVP中的伪栅部18的两侧形成源/漏区31和32，在源/漏区31和32之间隔有延伸区域25和26。在该离子注入中，伪栅部18和侧壁20(包括偏移隔离层)也用作离子注入掩模。在离子注入之后，除掉该离子注入掩模。
以这种方式，在第二区域11B中制造出NMISFET和PMISFET。上述各离子注入步骤的顺序决不限于上述顺序，第一区域11A中的源/漏区27和28、区域LVN-1和区域LVN-2中的源/漏区29和30以及区域LVP中的源/漏区31和32之中的任何一对源/漏区均可以首先或最后形成。
随后，除掉侧壁20的TEOS部分。例如利用使用稀氢氟酸的湿刻方法来进行该除掉步骤。此后，进行用于活化所注入的离子的热处理。例如，通过该热处理，在1000℃、5秒的条件下对杂质进行活化，从而形成各个MISFET的源/漏区27～32。为了促进掺杂剂活化并抑制扩散，也可以通过尖峰RTA进行热处理。
随后，在各个源/漏区27～32上形成硅化物层33。首先，在整个表面上形成用于形成硅化物的金属层。在本实施例中，作为一个例子，将钴(Co)用于上述金属层。利用例如溅射方法沉积钴，使其厚度为例如6～8nm，由此形成上述金属层。随后，在500～600℃的温度下进行RTA，只有半导体基板11的硅(Si)上的金属层发生反应，从而形成硅化物层33。由于上述金属层是由钴构成的，因此获得的硅化物层33是硅化钴(例如CoSi)层。此后，利用使用硫酸(H2SO4)和过氧化氢(H2O2)的混合液体的湿刻方法，除掉绝缘膜(例如，元件隔离区域12、硬掩模74A和74B以及侧壁20)上未反应的钴。随后，进行热处理，从而形成低电阻的硅化钴(CoSi2)。该热处理例如按照RTA方式在650～850℃的温度下进行30秒钟。对于上述金属层，也可以使用镍(Ni)或镍铂(NiPt)来代替钴(Co)，从而形成硅化镍(NiSi2)。在任何情况下，都能适当地设定RTA的温度。
随后，形成覆盖住栅部17和伪栅部18等的绝缘膜。作为上述绝缘膜，首先，在半导体基板11的整个表面上形成衬膜36。衬膜36例如由氮化硅(SiN)膜形成，并用来向晶体管的沟道部分施加应力。例如，对于NMISFET，为了增大沟道迁移率，使用用于施加拉伸应力的膜。对于PMISFET，为了增大沟道迁移率，使用用于施加压缩应力的膜。对于NMISFET和PMISFET，可以制造不同的衬膜36。衬膜36施加的应力通常能依据薄膜沉积条件来确定。
随后，如图1B所示，在衬膜36上形成蚀刻掩模81。蚀刻掩模81的形成过程如下：例如通过利用抗蚀剂涂敷技术在整个表面上形成抗蚀剂膜，然后利用光刻技术对该抗蚀剂膜进行处理，使第一区域11A中的栅部17的上方区域和在这些栅部17的侧面上形成的侧壁20的上方区域暴露出来，并且使其它区域被覆盖着。
随后，如图1C所示，使用蚀刻掩模81，蚀刻衬膜36的一部分、硬掩模74A(如图1A)、第一栅电极15的上部和侧壁20的上部。因而，使第一栅电极15的上部暴露出来，并且将第一栅电极15的高度设为低于伪栅电极16的高度。例如，将第一栅电极15的高度设为比伪栅电极16的高度低20～30nm。例如在下面的条件下进行该蚀刻步骤：使用磁控反应离子蚀刻(RIE)设备；蚀刻气压为5.9Pa；输出为500W；使用三氟甲烷(CHF3)(流量为20cm3/min)、氧气(O2)(流量为10cm3/min)和氩气(Ar)(流量为100cm3/min)作为蚀刻气体；并产生120G(高斯)的磁场。此后，除掉蚀刻掩模81。
随后，如图1D所示，在各个第一栅电极15上形成硅化物层40。首先，在整个表面上形成用于形成硅化物的金属层。在本实施例中，作为一个例子，将钴(Co)用于上述金属层。利用例如溅射方法沉积钴，使其厚度为例如6～8nm，由此形成上述金属层。随后，在500～600℃的温度下进行RTA，只有第一栅电极15的硅(Si)上的金属层发生反应，从而形成硅化物层40。由于上述金属层是由钴构成的，因此获得的硅化物层40是硅化钴(例如CoSi)层。此后，利用使用硫酸(H2SO4)和过氧化氢(H2O2)的混合液体的湿刻方法，除掉绝缘膜(例如，侧壁20和衬膜36)上未反应的钴。随后，进行热处理，从而形成低电阻的硅化钴(CoSi2)。该热处理例如按照RTA方式在650～850℃的温度下进行30秒钟。对于上述金属层，也可以使用镍(Ni)或镍铂(NiPt)来代替钴(Co)，从而形成硅化镍(NiSi2)。在任何情况下，都能适当地设定RTA的温度。
下面，参照图1E，在衬膜36上形成层间绝缘膜38作为上述绝缘膜的一部分。层间绝缘膜38例如利用高密度等离子体(HDP)CVD方法，由厚度为100～200nm的氧化硅(SiO2)膜形成。
随后，如图1F所示，利用化学机械研磨(CMP)方法对在栅部17和伪栅部18上的层间绝缘膜38和衬膜36进行研磨，从而使硬掩模74B暴露出来。该CMP步骤的条件的一个例子如下：使用由泡沫聚亚氨酯构成的研磨垫；研磨压力为300hPa；转盘的转速为100rpm；研磨头的转速为107rpm；使用二氧化铈系浆料作为研磨浆料；浆料流量为200cm3/min.；并且浆料温度为25～30℃。对于研磨时间，对应于扭矩端点的的检测，从刚刚好的研磨的时刻开始再进行30秒钟的过研磨(over-polishing)。在该研磨结束时，经研磨的表面不再平坦。使用二氧化铈系浆料的上述研磨具有如下特性。具体地，在平坦表面上，可以研磨氧化硅膜，但很难研磨除了氧化硅膜之外的膜，诸如氮化硅膜等。另一方面，在突起部分上，可以研磨氧化硅膜，并且也可以研磨除了氧化硅膜之外的膜，诸如氮化硅膜等。
随后，如图1G所示，利用化学机械研磨(CMP)方法进一步研磨层间绝缘38、衬膜36和硬掩模74B，从而使伪栅电极16暴露出来。此时，在第一区域11A中的第一栅电极15上形成的硅化物层40被层间绝缘膜38覆盖着。将层间绝缘膜38用作硅化物层40的保护膜。该CMP步骤的条件的一个例子如下：使用由泡沫聚亚氨酯构成的研磨垫；研磨压力为300hPa；转盘的转速为100rpm；研磨头的转速为107rpm；使用二氧化铈系浆料作为研磨浆料；浆料流量为200cm3/min；并且浆料温度为25～30℃。对于研磨时间，对应于转矩端点的检测，从刚刚好的研磨的时刻开始再进行30秒的过研磨。因此，利用图1F描述的CMP步骤能够连续地进行上述CMP步骤。结果，经研磨的表面基本上是平坦的。
随后，如图1H所示，通过使用衬膜36和层间绝缘膜38作为蚀刻掩模来进行蚀刻，除掉第二区域11B中的伪栅电极16和伪栅绝缘膜14(参照图1A)。例如，利用干刻方法除掉伪栅电极16，然后利用使用稀氢氟酸的湿刻方法除掉伪栅绝缘膜14。结果，在第二区域11B中形成栅形成用沟槽42。
随后，在栅形成用沟槽42的内表面上形成第二栅绝缘膜43。第二栅绝缘膜43被形成为使第二栅绝缘膜43的单位面积电容大于在第一区域11A中的第一栅绝缘膜13的单位面积电容。第二栅绝缘膜43利用原子层沉积(ALD)方法由高介电常数膜形成。高介电常数膜例如由铪、锆、镧、钇、钽或铝的氧化物、硅酸盐、硅酸盐氮化物或氧氮化物形成。具体地，高介电常数膜例如由下列材料形成：氧化铪(HfO2)、氧化锆(ZrO2)、氧化镧(La2O3)、氧化钇(Y2O3)、氧化钽(Ta2O5)、氧化铝(Al2O3)、硅酸铪(HfSiOx)、硅酸锆(ZrSiOx)、硅酸镧(LaSiOx)、硅酸钇(YSiOx)、硅酸钽(TaSiOx)、硅酸铝(AlSiOx)、钛酸锆(ZrTiOx)、氧化铝铪(HfAlOx)或氧化锆铪(HfZrOx)，或者这些化合物中的任何一种的氮化物。通常，虽然高介电常数膜的相对介电常数随着成分、形态(晶态或非晶态)等发生变化，但HfO2的相对介电常数为25～30，ZrO2的相对介电常数为20～25。
随后，如图1I～图1L所示，隔着第二栅绝缘膜43，在栅形成用沟槽42的内表面上形成用于确定功函数的功函数控制膜44，45。
首先，利用诸如原子层沉积(ALD)或化学气相沉积等薄膜沉积方法，沉积具有适用于NMISFET的功函数的金属或金属化合物。通常，NMISFET的栅电极的功函数为4.6eV以下，优选4.3eV以下。PMISFET的栅电极的功函数为4.6eV以上，优选4.9eV以上。所期望的是，该功函数之间的差值等于或大于0.3eV。具体地，功函数虽然会随着成分、形态(晶态或非晶态)等发生变化，但用于NMISFET的HfSix的功函数为4.1～4.3eV，用于PMISFET的氮化钛(TiN)的功函数为4.5～5.0eV。
功函数控制膜44，45的材料的例子包括：诸如钛(Ti)、钒(V)、镍(Ni)、锆(Zr)、铌(Nb)、钼(Mo)、钌(Ru)、铪(Hf)、钽(Ta)、钨(W)和铂(Pt)等金属，含有这些金属中的任何金属的合金，以及这些金属的化合物。金属化合物的例子包括金属氮化物和金属与半导体的化合物。金属与半导体的化合物的一个例子是金属硅化物。
适用于NMISFET的功函数控制膜44的材料的例子包括：诸如铪(Hf)和钽(Ta)等金属，含有这些金属中的任何金属的合金，以及这些金属的化合物。具体地，硅化铪(HfSix)是优选的。适用于PMISFET的功函数控制膜45的材料的例子包括：诸如钛(Ti)、钼(Mo)和钌(Ru)等金属，含有这些金属中的任何金属的合金，以及这些金属的化合物。具体地，氮化钛(TiN)和钌(Ru)是优选的。
在本实施例中，如图1I所示，通过沉积例如硅化铪(HfSix)，使其厚度为例如10～100nm，由此形成功函数控制膜44。随后，利用抗蚀剂涂敷和光刻技术，形成覆盖住第二区域11B的区域LVN-1和区域LVN-2的抗蚀剂掩模83。使用抗蚀剂掩模83作为蚀刻掩模，除掉在区域LVP和第一区域11A中的功函数控制膜44。结果，在第二区域11B的区域LVN-1和区域LVN-2中的功函数控制膜44被留下。此后，除掉抗蚀剂掩模83。
随后，如图1J所示，隔着第二栅绝缘膜43和功函数控制膜44在区域LVN-1和区域LVN-2中的栅形成用沟槽42内，以及隔着第二栅绝缘膜43在区域LVP中的栅形成用沟槽42内，利用诸如原子层沉积(ALD)或化学气相沉积等薄膜沉积方法，沉积具有适用于PMISFET的功函数的金属或金属化合物。在本实施例中，沉积例如氮化钛(TiN)，使其厚度约为5～50nm，由此形成功函数控制膜45。
随后，如图1K所示，隔着功函数控制膜44，45(在区域LVP中的栅形成用沟槽42的情况下，仅指功函数控制膜45)，形成由导电材料构成的导电膜46并使其填充在栅形成用沟槽42的内部。导电膜46例如由电阻低于功函数控制膜44，45的金属材料形成。在本实施例中，使用钨(W)作为一个例子。该钨膜利用例如CVD方法通过沉积而形成。导电膜46具有可以将栅形成用沟槽42完全填充的厚度。例如，该厚度为200～400nm。
优选仅在区域LVP的栅形成用沟槽42中形成功函数控制膜45。在这种情况下，如图1L所示，在形成功函数控制膜45之后，利用抗蚀剂涂敷和光刻技术形成覆盖住第二区域11B的区域LVP的抗蚀剂掩模(未图示)。使用该抗蚀剂掩模作为蚀刻掩模，除掉第二区域11B的区域LVN-1和区域LVN-2以及第一区域11A中的功函数控制膜45。结果，功函数控制膜45留在第二区域11B的区域LVP中。对于PMISFET，例如也可以沉积钌(Ru)。此后，除掉该抗蚀剂掩模。随后，隔着功函数控制膜44在区域LVN-1和区域LVN-2的栅形成用沟槽42中，以及隔着功函数控制膜45在区域LVP的栅形成用沟槽42中，形成由导电材料构成的导电膜46并使其填充在栅形成用沟槽42的内部。在这种情况下，功函数控制膜44，45中的任何一个可以首先形成。
随后，如图1M所示，除掉在栅形成用沟槽42外面的额外导电膜46(参照图1K～图1L)。例如使用化学机械研磨(CMP)方法来进行该除掉步骤。在该CMP步骤中，衬膜36和层间绝缘膜38等用作研磨阻挡层。作为该CMP步骤的结果，第二区域11B中的低电压晶体管(NMISFET)的第二栅电极47由留在栅形成用沟槽42中的导电膜46和功函数控制膜44形成。此外，低电压晶体管(PMISFET)的第二栅电极48由留在栅形成用沟槽42中的导电膜46和功函数控制膜45形成。
此后，作为一个例子，尽管没有在附图中示出，但可以在衬膜36和层间绝缘膜38的整个表面上形成另一个层间绝缘膜。随后，形成到达各个晶体管的第一栅电极15上的硅化物层40、第二栅电极47，48以及源/漏区27～32上的硅化物层33的连接孔，然后进行布线步骤等。
通过这种方式，作为第一晶体管组，中电压晶体管(NMISFET)2形成在第一区域11A的区域MV中，高电压晶体管(NMISFET)3形成在区域HV中。另外，作为第二晶体管组，两个以上的低电压晶体管(NMISFET)4以高密度形成在第二区域11B的区域LVN-1中，一个低电压晶体管(NMISFET)4以孤立的方式形成在区域LVN-2中。此外，一个低电压晶体管(PMISFET)5形成在区域LVP中。半导体装置1由这些晶体管形成。
根据半导体装置1的制造方法(第一实施例)，作为半导体基板11上的第一晶体管组，中电压晶体管(NMISFET)2形成在区域MV中，而高电压晶体管(NMISFET)3形成在区域HV中。另外，作为工作电压低于第一晶体管组的第二晶体管组，两个以上的低电压晶体管(NMISFET)4以高密度形成在第二区域11B的区域LVN-1中，一个低电压晶体管(NMISFET)4以孤立的方式形成在区域LVN-2中。而且，在第一晶体管组的第一栅电极15上形成硅化物层40之后，形成层间绝缘膜38来保护硅化物层40，接着形成第二晶体管组的第二栅电极47，48。因此，在形成第二栅电极47，48时，例如，即使当为了除掉第二栅电极47，48的金属材料的额外部分而进行研磨时，也能由于层间绝缘膜38的存在而避免第一栅电极15上的硅化物层40的减薄和消失，从而保护第一晶体管组的硅化物层40。因此，由于硅化物层40的存在，能减小第一栅电极15的电阻。
另外，在形成层间绝缘膜38之后，使层间绝缘膜38和衬膜36的表面平坦化。这样避免了在对导电膜进行研磨之后有导电膜的残留物留在层间绝缘膜38和衬膜36等上的问题。因而，当稍后形成与各个晶体管连接的电极和互联线时，不会发生由残留物造成的短路以及导致缺陷的其它原因。
因此，第一实施例的制造方法提供了如下优点：可以在同一半导体基板11上形成第一晶体管组(高击穿电压(高电压工作、中电压工作)的晶体管组)和第二晶体管组(例如低电压工作的晶体管组)，第一晶体管组具有由氧化硅或氧氮化硅构成的栅绝缘膜13和由多晶硅或非晶硅构成的第一栅电极15，第二晶体管组具有由高介电常数(High-k)膜形成的栅绝缘膜43和被称为金属栅电极的第二栅电极47，48，并且优点还在于：可以减小第一晶体管组的第一栅电极15的电阻。
接着，下面参照图2A～图2C中的制造步骤的截面图，说明本发明一个实施例(第二实施例)的半导体装置制造方法。
如图2A所示，使用硅半导体基板作为半导体基板11。对半导体基板11进行元件隔离步骤，从而形成将区域LVN-1、区域LVN-2、区域LVP、区域MV和区域HV彼此隔离的元件隔离区域12。在区域LVN-1、区域LVN-2和区域LVP中，形成各低电压晶体管(例如MISFET)。在区域MV中，形成中电压晶体管(例如MISFET)。在区域HV中，形成高电压晶体管(例如MISFET)。区域MV和区域HV既包括MISFET图案密度较高的区域，又包括具有孤立的MISFET图案的区域。形成高电压晶体管的区域HV和形成中电压晶体管的区域MV被限定为第一区域11A。区域LVN-1、区域LVN-2和区域LVP被限定为第二区域11B，在上述区域LVN-1中以高密度形成作为低电压晶体管的NMISFET，在上述区域LVN-2中以孤立的方式形成作为低电压晶体管的NMISFET，在上述区域LVP中形成作为低电压晶体管的PMISFET。
随后，在形成NMISFET的区域中，适当地进行用于形成P型阱区域(未图示)的离子注入，用于形成防止MISFET被击穿的埋层(未图示)的离子注入，以及用于调节阈值电压(Vth)的离子注入，从而形成NMIS沟道区域。另外，在形成PMISFET的区域中，适当地进行用于形成N型阱区域(未图示)的离子注入，用于形成防止MISFET被击穿的埋层(未图示)的离子注入，以及用于调节阈值电压(Vth)的离子注入，从而形成PMIS沟道区域。上述离子注入可在不同的离子注入条件下进行，各离子注入条件分别对应于以下各区域：形成高电压晶体管的区域HV、形成中电压晶体管的区域MV以及形成各个低电压晶体管的区域LVN-1、区域LVN-2和区域LVP。
随后，在半导体基板11的区域HV和区域MV的表面上形成栅绝缘膜13。高电压晶体管和中电压晶体管通常具有较厚的栅绝缘膜，并且栅绝缘膜13例如由氧化硅膜形成。该氧化硅膜通过例如热氧化在750～900℃的温度下形成，并且其厚度为2～4nm。在形成栅绝缘膜13时，栅绝缘膜13同时也形成在第二区域11B的各活性区域上。栅绝缘膜13在第二区域11B中用作伪栅绝缘膜14。
随后，在栅绝缘膜13和伪栅绝缘膜14上形成用于形成第一栅电极和伪栅电极的电极形成用膜71。通过隔着栅绝缘膜13和伪栅绝缘膜14在半导体基板11上的整个表面上沉积例如多晶硅或非晶硅，由此形成电极形成用膜71。例如，当电极形成用膜71由多晶硅形成时，使用低压CVD方法，将例如甲硅烷(SiH4)作为原料气体，并且沉积温度为580～620℃，从而沉积厚度为100～150nm的多晶硅。随后，对位于第一区域11A中的那部分电极形成用膜71进行用于减小栅电阻的离子注入步骤。
随后，如图2B所示，利用抗蚀剂涂敷和光刻技术，形成覆盖住第二区域11B的区域LVN-1、区域LVN-2和区域LVP的抗蚀剂掩模72。使用抗蚀剂掩模72作为离子注入掩模，对区域MV和区域HV中的电极形成用膜71进行离子注入。在该离子注入中，例如使用磷(P)作为杂质，并且将注入能量和剂量分别设为5keV和8×1015/cm2。
随后，如图2C所示，使用抗蚀剂掩模72作为蚀刻掩模，利用蚀刻(湿刻或干刻)步骤除掉第一区域11A中的电极形成用膜71的上部。结果，将第一区域11A中的电极形成用膜71的高度设为低于第二区域11B中的电极形成用膜71的高度。例如，将第一区域11A中的电极形成用膜71的高度设为比第二区域11B中的电极形成用膜71的高度低20～30nm。随后，除掉抗蚀剂掩模72。此后，类似于上述第一实施例的说明，进行用于形成硬掩模层的步骤和后续步骤。然而，不进行参照图1B和图1C说明的第一实施例中用于除掉第一区域中第一栅电极15上部的步骤。也就是说，在形成衬绝缘膜36之后直接形成层间绝缘膜38。
第二实施例提供了与第一实施例相同的有益效果。
接着，下面说明本发明一个实施例(第三实施例)的半导体装置制造方法。
除了用于将第一区域11A中的电极形成用膜71的高度设为低于第二区域11B中的电极形成用膜71的高度的方法不同以外，第三实施例的步骤与第二实施例的步骤相同。
具体地，在第三实施例的制造方法中，尽管未在附图中示出，但在形成电极形成用膜71之后，在第一区域11A中形成例如由氮化硅膜构成的外延生长掩模。随后，在第二区域11B中的电极形成用膜71的表面上进行硅的选择性外延生长，从而增加第二区域11B中的电极形成用膜71的厚度。结果，将第一区域11A中的电极形成用膜71的高度设为低于第二区域11B中的电极形成用膜71的高度。
第三实施例提供了与第二实施例相同的有益效果。
接着，下面参照图3A和图3B的制造步骤的截面图，说明本发明一个实施例(第四实施例)的半导体装置制造方法。
如图3A所示，类似于上述第三实施例的说明，使用硅半导体基板作为半导体基板11。对半导体基板11进行元件隔离步骤，从而形成将区域LVN-1、区域LVN-2、区域LVP、区域MV和区域HV彼此隔离的元件隔离区域12。在区域LVN-1、区域LVN-2和区域LVP中，形成各低电压晶体管(例如MISFET)。在区域MV中，形成中电压晶体管(例如MISFET)。在区域HV中，形成高电压晶体管(例如MISFET)。区域MV和区域HV既包括MISFET图案密度较高的区域，又包括具有孤立的MISFET图案的区域。形成高电压晶体管的区域HV和形成中电压晶体管的区域MV被限定为第一区域11A。区域LVN-1、区域LVN-2和区域LVP被限定为第二区域11B，在上述区域LVN-1中以高密度形成作为低电压晶体管的NMISFET，在上述区域LVN-2中以孤立的方式形成作为低电压晶体管的NMISFET，在上述区域LVP中形成作为低电压晶体管的PMISFET。
随后，在形成NMISFET的区域中，适当地进行用于形成P型阱区域(未图示)的离子注入，用于形成防止MISFET被击穿的埋层(未图示)的离子注入，以及用于调节阈值电压(Vth)的离子注入，从而形成NMIS沟道区域。另外，在形成PMISFET的区域中，适当地进行用于形成N型阱区域(未图示)的离子注入，用于形成防止MISFET被击穿的埋层(未图示)的离子注入，以及用于调节阈值电压(Vth)的离子注入，从而形成PMIS沟道区域。上述离子注入可在不同的离子注入条件下进行，各离子注入条件分别对应于以下各区域：形成高电压晶体管的区域HV，形成中电压晶体管的区域MV以及形成各个低电压晶体管的区域LVN-1、区域LVN-2和区域LVP。
随后，在半导体基板11的区域HV和区域MV的表面上形成栅绝缘膜13。高电压晶体管和中电压晶体管通常具有较厚的栅绝缘膜，并且栅绝缘膜13例如由氧化硅膜形成。该氧化硅膜通过例如热氧化在750～900℃的温度下形成，并且其厚度为2～4nm。在形成栅绝缘膜13时，栅绝缘膜13同时也形成在第二区域11B的各活性区域上。栅绝缘膜13在第二区域11B中用作伪栅绝缘膜14。
随后，在栅绝缘膜13和伪栅绝缘膜14上形成用于形成第一栅电极和伪栅电极的电极形成用膜71。通过隔着栅绝缘膜13和伪栅绝缘膜14在半导体基板11的整个表面上沉积例如多晶硅或非晶硅，由此形成电极形成用膜71。例如，当电极形成用膜71由多晶硅形成时，使用低压CVD方法，将例如甲硅烷(SiH4)作为原料气体，并且沉积温度为580～620℃，从而沉积厚度为100～150nm的多晶硅。随后，对位于第一区域11A中的那部分电极形成用膜71进行用于减小栅电阻的离子注入步骤。
随后，利用抗蚀剂涂敷和光刻技术，形成覆盖住第二区域11B的区域LVN-1、区域LVN-2和区域LVP的抗蚀剂掩模(未图示)。使用该抗蚀剂掩模作为离子注入掩模，对区域MV和区域HV中的电极形成用膜71进行离子注入。在该离子注入中，例如使用磷(P)作为杂质，并且将注入能量和剂量分别设为5keV和8×1015/cm2。
随后，使用该抗蚀剂掩模作为蚀刻掩模，利用蚀刻(湿刻或干刻)步骤除掉第一区域11A中的电极形成用膜71的上部。作为一个例子，如果在该蚀刻步骤中使用干刻方法，则首先在以下条件下进行10秒钟的用于除掉多晶硅表面上的自身氧化物膜的蚀刻：使用四氟甲烷(CF4)(流量为100cm3/min)作为蚀刻气体；蚀刻气压为1.3Pa；电极之间的高频功率为300W；并且反射通量为80Wb。随后，在以下条件下对多晶硅进行蚀刻：使用溴化氢(HBr)(流量为200cm3/min)和氧气(O2)(流量为3cm3/min)作为蚀刻气体；蚀刻气压为1.3Pa；电极之间的高频功率为300W；并且反射通量为80Wb。可选地，如果在该蚀刻步骤中使用湿刻方法，则采用以下条件：使用氨水过氧化氢混合物的溶液(NH4OH+H2O2+H2O)作为蚀刻剂；蚀刻剂温度为70℃；并且蚀刻速率为20nm/10min。作为该蚀刻步骤的结果，将第一区域11A中的电极形成用膜71的高度设为低于第二区域11B中的电极形成用膜71的高度。此后，除掉该抗蚀剂掩模。随后，与上述第一实施例的说明相类似地形成硬掩模层74。硬掩模层74利用例如低压CVD(LP-CVD)方法通过沉积厚度为例如50～100nm的氮化硅(SiN)来形成。此时，由于受到基层的电极形成用膜71的台阶的影响，因此在硬掩模层74的表面上形成台阶。如果在硬掩模层74的表面上形成了台阶，则很难进行用于形成高精度的栅部和伪栅部的后续光刻步骤和蚀刻步骤。
为了避免这个问题，如图3B所示，将硬掩模层74的表面进行平坦化。例如使用化学机械研磨(CMP)方法来进行该平坦化步骤。随后，类似于上述第一实施例的说明，利用抗蚀剂涂敷和光刻技术在硬掩模层74上形成用于形成第一栅电极和伪栅电极的抗蚀剂图案(未图示)。此后，使用该抗蚀剂图案作为蚀刻掩模，利用例如各向异性蚀刻来处理硬掩模层74、电极形成用膜71、栅绝缘膜13和伪栅绝缘膜14等。因而，形成由硬掩模层74、第一栅电极15和栅绝缘膜13构成的栅部(未图示)，并且形成由硬掩模层74、伪栅电极16和伪栅绝缘膜14构成的伪栅部(未图示)。随后，进行用于形成覆盖住上述栅部和伪栅部的衬膜(未图示)的步骤以及后续步骤。然而，由于已经将栅电极的高度设为低于伪栅电极的高度，因而不进行参照图1B和图1C说明的第一实施例中用于除掉第一区域中第一栅电极15上部的步骤。也就是说，在形成衬绝缘膜36之后直接形成层间绝缘膜38。
在上述第四实施例中，在形成硬掩模层74之后，对硬掩模层74进行研磨，消除其表面上的台阶，从而使硬掩模层74的表面平坦化。这样就可以进行用于形成高精度的栅部和伪栅部的后续光刻步骤和蚀刻步骤。此外，如果第二实施例中在形成电极形成用膜71之后形成硬掩模层，则能够将第四实施例中的用于使硬掩模层平坦化的技术用作第二实施例中的用于使硬掩模层的表面平坦化的技术。
本领域技术人员应当理解，依据设计要求和其他因素，可以在本发明所附的权利要求或其等同物的范围内进行各种修改、组合、次组合以及改变。
Claims (8)
1.一种半导体装置制造方法，所述半导体装置具有在半导体基板上的第一晶体管组和第二晶体管组，所述第二晶体管组的工作电压低于所述第一晶体管组的工作电压，所述第一晶体管组具有隔着第一栅绝缘膜在所述半导体基板上形成的第一栅电极和在所述第一栅电极上形成的硅化物层，所述第二晶体管组具有隔着第二栅绝缘膜在栅形成用沟槽内形成的第二栅电极，所述栅形成用沟槽是通过除掉在所述半导体基板上形成的伪栅部而形成的，所述方法包括如下步骤：
在将所述第一栅电极的高度设为低于在所述伪栅部中形成的伪栅电极的高度之后，在所述第一晶体管组的第一栅电极上形成所述硅化物层；并且，
在形成覆盖住所述硅化物层的层间绝缘膜并使所述层间绝缘膜的表面平坦化之后，通过除掉所述伪栅部来形成所述栅形成用沟槽。
2.根据权利要求1所述的半导体装置制造方法，包括如下步骤：
在所述半导体基板上要形成所述第一晶体管组的第一区域中，通过依次层叠所述第一栅绝缘膜、所述第一栅电极和硬掩模而形成栅部，同时在要形成所述第二晶体管组的第二区域中，通过依次层叠伪栅绝缘膜、所述伪栅电极和硬掩模而形成所述伪栅部；
在所述半导体基板的第一区域中形成所述第一晶体管组的第一源/漏区，在所述半导体基板的第二区域中形成所述第二晶体管组的第二源/漏区；
形成覆盖住所述第一区域中的栅部和所述伪栅部的衬绝缘膜，然后通过除掉在所述栅部上的所述衬绝缘膜和所述硬掩模，使所述第一栅电极暴露出来；
除掉所述第一栅电极的上部，将所述第一栅电极的高度设为低于所述伪栅电极的高度；
在所述第一区域中的第一栅电极的上表面上形成所述硅化物层；
在所述衬绝缘膜上形成覆盖住所述硅化物层的所述层间绝缘膜；
通过除掉所述第二区域中的伪栅部，形成所述栅形成用沟槽；并且，
在所述栅形成用沟槽中形成所述第二栅绝缘膜，然后用导电材料填充所述栅形成用沟槽，形成所述第二栅电极。
3.根据权利要求1所述的半导体装置制造方法，包括如下步骤：
在所述半导体基板上依次形成所述第一栅绝缘膜和用于形成所述第一栅电极的电极形成用膜，然后在除掉要形成所述第一晶体管组的第一区域中的所述电极形成用膜的上部之后，形成硬掩模层；
在要形成所述第一晶体管组的第一区域中，通过依次层叠所述第一栅绝缘膜、由所述电极形成用膜形成的所述第一栅电极以及由所述硬掩模层形成的硬掩模而形成栅部，同时在要形成所述第二晶体管组的第二区域中，通过依次层叠由所述第一栅绝缘膜形成的伪栅绝缘膜、由所述电极形成用膜形成的所述伪栅电极以及由所述硬掩模层形成的硬掩模而形成所述伪栅部；
在所述半导体基板的第一区域中形成所述第一晶体管组的第一源/漏区，在所述半导体基板的第二区域中形成所述第二晶体管组的第二源/漏区；
形成覆盖住所述第一区域中的栅部和所述伪栅部的衬绝缘膜，然后通过除掉在所述栅部上的所述衬绝缘膜和所述硬掩模，使所述第一栅电极暴露出来；
在所述第一区域中的第一栅电极的上表面上形成所述硅化物层；
在所述衬绝缘膜上形成覆盖住所述硅化物层的所述层间绝缘膜；
通过除掉所述第二区域中的伪栅部，形成所述栅形成用沟槽；并且，
在所述栅形成用沟槽中形成所述第二栅绝缘膜，然后用导电材料填充所述栅形成用沟槽，形成所述第二栅电极。
4.根据权利要求1所述的半导体装置制造方法，包括如下步骤：
在所述半导体基板上形成所述第一栅绝缘膜和用于形成所述第一栅电极的电极形成用膜，然后利用在要形成所述第二晶体管组的第二区域中的所述电极形成用膜上的选择性外延生长，增加所述第二区域中的电极形成用膜的高度之后，在所述电极形成用膜上形成硬掩模层；
在要形成所述第一晶体管组的第一区域中，通过依次层叠所述第一栅绝缘膜、由所述电极形成用膜形成的所述第一栅电极以及由所述硬掩模层形成的硬掩模而形成栅部，同时在要形成所述第二晶体管组的第二区域中，通过依次层叠由所述第一栅绝缘膜形成的伪栅绝缘膜、由利用选择性外延生长来增加高度的所述电极形成用膜形成的所述伪栅电极以及由所述硬掩模层形成的硬掩模而形成伪栅部；
在所述半导体基板的第一区域中形成所述第一晶体管组的第一源/漏区，在所述半导体基板的第二区域中形成所述第二晶体管组的第二源/漏区；
形成覆盖住所述第一区域中的栅部和所述伪栅部的衬绝缘膜，然后通过除掉在所述栅部上的所述衬绝缘膜和所述硬掩模，使所述第一栅电极暴露出来；
在所述第一区域中的第一栅电极的上表面上形成所述硅化物层；
在所述衬绝缘膜上形成覆盖住所述硅化物层的层间绝缘膜；
通过除掉所述第二区域中的伪栅部，形成所述栅形成用沟槽；并且，
在所述栅形成用沟槽中形成所述第二栅绝缘膜，然后用导电材料填充所述栅形成用沟槽，形成所述第二栅电极。
5.根据权利要求3所述的半导体装置制造方法，其中，
在形成所述硬掩模层之后，在形成所述栅部和所述伪栅部之前利用化学机械研磨使所述硬掩模层的表面平坦化。
6.根据权利要求4所述的半导体装置制造方法，其中，
在形成所述硬掩模层之后，在形成所述栅部和所述伪栅部之前利用化学机械研磨使所述硬掩模层的表面平坦化。
7.根据权利要求1所述的半导体装置制造方法，其中，
所述第一栅电极由多晶硅构成，所述第二栅电极由金属构成。
8.根据权利要求1所述的半导体装置制造方法，其中，
所述第二栅绝缘膜具有相对介电常数高于所述第一栅绝缘膜的相对介电常数的绝缘膜。
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