CN103378003A

CN103378003A - 一种应力记忆技术的cmos器件制作方法

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Publication number: CN103378003A
Application number: CN2012101204577A
Authority: CN
Inventors: 张彬
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2012-04-23
Filing date: 2012-04-23
Publication date: 2013-10-30

Abstract

本发明提供了一种应力记忆技术的CMOS器件制作方法，该方法在沉积具有拉应力的氮化硅层之前，在晶片器件面沉积阻挡层，阻挡层至少同时覆盖在N阱和P阱上方；对阻挡层进行紫外线和表面氮化或氧化处理，随后沉积拉应力的氮化硅层，是否选择性刻蚀去除PMOS上方的阻挡层和SiN层，取决于氮化硅层对PMOS的性能好坏影响的大小，最后至少在NMOS上保留阻挡层和氮化硅层，接着退火晶片，以促进拉应力施加效果。本发明的方法主要通过强化阻挡层抵抗氢原子的扩散能力，提高了NMOS器件性能。

Description

一种应力记忆技术的CMOS器件制作方法

技术领域

本发明涉及一种半导体制造方法，特别涉及一种应力记忆技术的CMOS器件制作方法。

背景技术

随着半导体制造技术的进步，应力记忆技术(Stress MemorizationTechnique，SMT)能够有效提高互补型金属氧化物半导体场效应管(Complementary Metal-Oxide Semiconductor Field Effect Transistor，CMOS)的性能。通过向CMOS的导电沟道引入局部单向应力，达到提升CMOS的导电沟道内载流子迁移率的目的，从而在栅极电介质层厚度变薄或保持不变的情况下使驱动电流大幅增长，最终提高CMOS器件性能。实验证明，对不同类型的导电沟道而言，如果针对组成CMOS的电子增强型金属氧化物半导体场效应管(NMOS)和空穴增强型金属氧化物半导体场效应管(PMOS)分别设计局部单向拉应力(tensile stress)或压应力(compressive stress)。目前SMT技术仅应用于NMOS，通过引入局部单向拉伸型应变的拉应力提高电子的迁移率，能够有效提高NMOS的性能。

实验表明，如果在NMOS的栅极105上方生长具有拉应力的氮化硅层或氧化硅层，经过尖峰退火(spike anneal)或者激光退火(laser anneal)步骤后，所述氮化硅层或氧化硅层能够对栅极施加更大的拉应力，从而进一步提高NMOS的性能。

为了提高半导体集成电路(IC)的性能，实现高速低功耗工作，作为IC重要组成元件的金属氧化物半导体场效应管(MOS)器件的特征尺寸迅速缩小，对应的栅氧化层厚度越来越薄。随着MOS器件尺寸的缩小和栅氧化层的减薄，作用在栅氧化层中的电场强度极大增加，MOS器件的可靠性控制变得日益重要。尤其是负偏压温度不稳定性(negative bias temperature instability，NBTI)效应越来越明显。NBTI主要是由硅/氧化层(Si/SiO₂)界面陷阱电荷和氧化层电荷的变化而引起的。在栅极的硅/氧化层界面中存在着一些Si的悬挂键，如Si≡Si·和Si₂O≡Si·，一般认为在工艺工程上，H会和硅的悬挂键结合形成SiH键，称为氢钝化。但是在器件工作中会在栅极上形成一个高电场，此时Si-H键就容易被打断，形成H，H+或H₂，反应过程如式(1)和(2)所示：

Si₃≡SiH→Si+HO (1)

Si₃≡SiH+H+→Si₃≡Si·+H₂ (2)

这样硅的悬挂键就会吸引一个电荷，成为带正电性的界面陷阱电荷(Interface trapped charge)。这样形成的不稳定状态我们称做界面态，是一种可逆的电化学反应，受栅极上的偏置电压增加和温度升高的影响显着。对于目前采用深亚微米乃至超深亚微米工艺的MOS器件，NBTI的可靠性分析已经成为高性能设计和高可靠性应用中的重要环节。研究结果表明，当栅氧化层的厚度小于3.5纳米(nm)时，NBTI效应变得不可忽视。由于半导体工艺条件的限制，过去MOS器件尺寸较大，NBTI效应的影响不是很明显。随着MOS器件特征尺寸进入到深亚微米，其沟道长度和栅氧化层厚度的不断地减小，MOS器件的NBTI效应导致的器件退化变得越来越严重，逐渐成为影响深亚微米器件可靠性的主要因素之一。尤其是采用低电压供电和氮化栅介质层的情况下，NBTI效应已经成为MOS器件的一种很重要的失效机理。

下面结合附图分别介绍两种采用SMT的CMOS器件制造方法。

结合图2～图6的现有技术SMT制作CMOS器件的剖面示意图，详细说明如图1所示的现有技术中SMT的CMOS制作方法，具体步骤如下。

步骤101，图2为现有技术SMT制作CMOS器件的工艺流程步骤101的剖面结构示意图，晶片器件面沉积阻挡层1001；

如图2所示，首先提供具有p型(或n型)硅衬底的晶片(wafer)，所述硅衬底中已经制作完成STI 101、P阱102和N阱103，在P阱102和N阱103区域的硅衬底100表面各自具有由栅极电介质层104和栅极105组成的层叠栅极106，包围层叠栅极106的侧墙107，以及位于层叠栅极106的两侧的硅衬底中具有源极和漏极(图中未画出)，栅极电介质层下方的硅衬底100中形成导电沟道，P阱102中形成n型导电沟道，N阱103中形成p型导电沟道。

本步骤中，首先在晶片器件面沉积阻挡层1001，所述阻挡层1001同时覆盖所述P阱102、N阱103和STI 101区域；所述阻挡层1001可以是氮化硅、氮氧化硅或者氮化硅材料，沉积阻挡层1001的方法可以是CVD、LPCVD或者PECVD。

步骤102，图3为现有技术SMT制作CMOS器件的工艺流程步骤102的剖面结构示意图，在阻挡层1001上沉积具有拉应力的氮化硅(SIN)层1002；

本步骤中，将晶片放入炉管中沉积具有拉应力的SiN层1002，也可以用LPCVD或者PECVD工艺沉积具有拉应力的SiN层1002，具体工艺步骤为现有技术，不再赘述。

步骤103，图4为现有技术SMT制作CMOS器件的工艺流程步骤103的剖面结构示意图，第一光刻后刻蚀去除PMOS器件上方的部分SiN层；

本步骤中的第一光刻是指，在SiN层1002上涂覆第一光刻胶，经过曝光和显影工艺将第一光刻胶图案化形成第一光刻图案。以第一光刻图案为掩膜，刻蚀去除N阱上方的部分SiN层1002，露出N阱上方的部分阻挡层1001表面，同时保留覆盖在P阱上方的部分SiN层1002’。

本步骤中，刻蚀是干法刻蚀，采用终点检测法控制干法刻蚀的终止，以阻挡层1001作为刻蚀停止层。具体步骤为现有技术，不再赘述。

需要注意的是，本步骤是选择性地刻蚀去除PMOS器件也就是N阱上方的部分阻挡层1001和SiN层，但也可以省略本步骤进行后续工艺。也就是说也可以不去除PMOS器件上方的阻挡层1001和SiN层，是否去除取决于具有拉应力的SiN层对PMOS的性能的影响大小，去除PMOS上的阻挡层和SiN层，仅在NMOS上存在阻挡层和SiN层。

步骤104、图5为现有技术SMT制作CMOS器件的工艺流程步骤104的剖面结构示意图，对晶片尖峰退火(spike anneal)1005，使SiN层1002具有的拉应力施加在NMOS器件的导电沟道中；

本步骤中，SiN层1002的原子在spike anneal 1005过程中重新排列得更加紧密，从而对NMOS栅极105施加更大的压应力，得到如图4所示的NMOS器件剖面示意图。其中，SiN层1002对NMOS的栅极施加的压应力会增加NMOS导电沟道内电子的迁移率，提高NMOS的导电能力。

步骤105、图6为现有技术SMT制作CMOS器件的工艺流程步骤105的剖面结构示意图，第二光刻后刻蚀去除残留的SiN层；

本步骤中的第二光刻是指，在部分SiN层1002’表面和N阱103上方的部分阻挡层1001表面涂覆第二光刻胶，经过曝光和显影工艺将第二光刻胶图案化形成第二光刻图案。以第二光刻图案为掩膜刻蚀去除残留在P阱102上方的部分SiN层1002’，露出P阱102上方的阻挡层1001表面。

本步骤中的刻蚀方法是干法刻蚀，采用终点检测法控制干法刻蚀的终止，以阻挡层1001作为刻蚀停止层，具体步骤为现有技术，不再赘述。

发明内容

有鉴于此，本发明解决的技术问题是：如何改善CMOS器件的负偏压温度不稳定问题。

一种应力记忆技术的CMOS器件制作方法，应用在具有硅衬底和NMOS和PMOS器件的晶片上；在所述晶片器件面沉积阻挡层之后，该方法还包括：

所述阻挡层进行紫外线处理；

所述阻挡层表面进行致密化处理；

在处理后的阻挡层上沉积具有拉应力的氮化硅层；

所述晶片退火；

光刻后刻蚀去除所述氮化硅层。

所述阻挡层是氧化硅、氮氧化硅或者氮化硅。

所述紫外线处理的温度范围是200到500摄氏度，同时通入氦气作为保护气体，所述氦气的流量范围是1000到3000标况每立方厘米。

所述致密化处理是氮化处理或氧化处理。

所述氮化处理的方法是在200到650摄氏度的反应条件下向所述阻挡层表面通入含氮气体，所述含氮气体是氮气、一氧化氮和一氧化二氮中的一种或任意组合气体；所述含氮气体的流量范围是50到5000标况每立方厘米；所述含氮气体的高频功率范围是10到2000瓦；所述含氮气体的压力范围是1到100托。

所述氧化处理的方法是在200到650摄氏度的反应条件下向所述阻挡层表面通入含氧气体，所述含氮气体是氧气或者臭氧中的一种或两种组合气体；所述含氧气体的流量范围是50到5000标况每立方厘米；所述含氧气体的高频功率范围是10到2000瓦；所述含氧气体的压力范围是1到100托。

一种应力记忆技术的CMOS器件制作方法，该方法进一步包括：在沉积具有拉应力的氮化硅层之后，光刻后刻蚀去除PMOS器件上方的部分氮化硅层，露出所述阻挡层。

由上述的技术方案可见，该方法在沉积具有拉应力的氮化硅层之前，在晶片器件面沉积阻挡层，阻挡层至少同时覆盖在N阱和P阱上方；对阻挡层进行紫外线和表面氮化或氧化处理，随后沉积拉应力的氮化硅层，是否选择性刻蚀去除PMOS上方的阻挡层和SiN层，取决于SiN层对PMOS的性能好坏影响的大小，最后至少在NMOS上保留阻挡层和SiN层，接着退火晶片，以促进应力施加效果。本发明通过强化阻挡层抵抗氢原子扩散的能力，减小了NMOS器件的NBTI效应，提高了NMOS器件性能。

附图说明

图1为现有技术SMT制作CMOS器件方法流程图；

图2～图6为现有技术SMT制作CMOS器件的剖面示意图；

图7为本发明具体实施例一SMT制作CMOS器件方法流程图；

图8～图13为本发明具体实施例一SMT制作CMOS器件的剖面示意图；

图14为本发明具体实施例二SMT制作CMOS器件方法流程图；

图15～图20为本发明具体实施例二SMT制作CMOS器件的剖面示意图。

具体实施方式

为使本发明的目的、技术方案、及优点更加清楚明白，以下参照附图并举实施例，对本发明进一步详细说明。

具体实施例一

结合图8～图13的本发明具体实施例一SMT制作CMOS器件的剖面示意图，详细说明如图7所示的本发明SMT的CMOS制作方法，具体步骤如下。

步骤701，图8为本发明具体实施例一SMT制作CMOS器件的工艺流程步骤701的剖面结构示意图，晶片器件面沉积阻挡层1001；

如图3所示，首先提供具有p型(或n型)硅衬底100的晶片(wafer)，所述硅衬底100中已经制作完成STI 101、P阱102和N阱103，在P阱102和N阱103区域的硅衬底100表面各自具有由栅极电介质层104和栅极105组成的层叠栅极106，包围层叠栅极106的侧墙107，以及位于层叠栅极106的两侧的硅衬底100中的源极和漏极(图中未画出)，栅极电介质层下方的硅衬底100中形成导电沟道，其中，P阱102中形成n型导电沟道，N阱103中形成p型导电沟道。

本步骤中，首先在晶片器件面沉积阻挡层1001，所述阻挡层1001同时覆盖所述P阱、N阱和STI区域；所述阻挡层1001可以是氮化硅、氮氧化硅或者氮化硅材料，沉积阻挡层1001的方法可以是CVD、LPCVD或者PECVD。

步骤702，图9为本发明具体实施例一SMT制作CMOS器件的工艺流程步骤702的剖面结构示意图，对阻挡层进行紫外线处理(UV cure)和表面氮化处理；

本步骤中，对阻挡层进行UV cure的目的是减小阻挡层中氢原子的含量。对阻挡层进行UV cure的方法是：将沉积了阻挡层的晶片放置于紫外线辅助热处理(UVTP)设备中对阻挡层进行紫外线曝光处理，UV cure的温度范围200到500摄氏度，例如，200摄氏度、400摄氏度或500摄氏度；同时通入氦气作为保护气体，氦气的流量范围是1000到3000标况每立方厘米(sccm)，例如1000sccm、2000sccm或者3000sccm。在对阻挡层进行UV cure过程中，紫外线的能量起到破坏阻挡层中的氢键(-H)，氢氧键(-OH)以及氢硅键(Si-H)的作用，从而释放阻挡层中的氢(H)原子。

进一步地，对阻挡层进行表面氮化处理的目的是增大阻挡层表面的氮含量，使阻挡层表面更加致密，在后续步骤中沉积的氮化硅层与阻挡层之间形成的界面上，增大阻挡氢原子扩散的能力。氮化处理的方法是在温度范围200到650摄氏度的反应条件下，向阻挡层表面通入含氮气体，例如，氮气、一氧化氮和一氧化二氮中的一种或任意组合气体，通入含氮气体的流量范围是50到5000sccm，例如，50sccm、2000sccm或者5000sccm；所述含氮气体的高频功率范围是10到2000瓦(W)，例如10瓦、1000瓦或者2000瓦；所述含氮气体的压力范围是1到100托(Torr)，例如，1托、50托或者100托。因为在阻挡层和其下方硅衬底表面的层叠栅极之间的Si/SiO_2界面上氢原子的扩散决定了NBTI效应中界面陷阱的产生，因此一方面减小Si/SiO₂界面上氢原子的含量，另一方面进一步增大阻挡层抵挡氢原子的扩散的能力，两者同时起到减小NBTI效应，改善NMOS器件性能的作用。

步骤703，图10为本发明具体实施例一SMT制作CMOS器件的工艺流程步骤703的剖面结构示意图，在处理后的阻挡层1011上沉积具有拉应力的氮化硅(SiN)层109；

步骤704，图11为本发明具体实施例一SMT制作CMOS器件的工艺流程步骤704的剖面结构示意图，第一光刻后刻蚀去除PMOS器件上方的部分SiN层；

本步骤中的第一光刻是指，在SiN层1002上涂覆第一光刻胶，经过曝光和显影工艺将第一光刻胶图案化形成第一光刻图案。以第一光刻图案为掩膜，刻蚀去除N阱上方的部分SiN层1002，露出N阱上方的处理后的阻挡层1011表面，同时保留覆盖在P阱上方的部分SiN层1002’。

本步骤中，刻蚀是干法刻蚀，采用终点检测法控制干法刻蚀的终止，以处理后的阻挡层1011作为刻蚀停止层。具体步骤为现有技术，不再赘述。

需要注意的是，本步骤是选择性地刻蚀去除PMOS器件也就是N阱上方的部分处理后的阻挡层1011和SiN层，但也可以省略本步骤进行后续工艺。也就是说也可以不去除PMOS器件上方的处理后的阻挡层1011和SiN层，是否去除取决于具有拉应力的SiN层对PMOS的性能的影响大小，去除PMOS上的处理后的阻挡层和SiN层，仅在NMOS上存在处理后的阻挡层和SiN层。

步骤705、图12为本发明具体实施例一SMT制作CMOS器件的工艺流程步骤705的剖面结构示意图，对晶片退火，使SiN层1002具有的拉应力施加在NMOS器件的导电沟道中；

本步骤中，退火的方法可以是尖峰退火或者激光退火，SiN层1002的原子在退火1005过程中重新排列得更加紧密，从而对NMOS栅极105施加更大的压应力，得到如图4所示的NMOS器件剖面示意图。其中，SiN层1002对NMOS的栅极施加的压应力会增加NMOS导电沟道内电子的迁移率，提高NMOS的导电能力。

步骤706、图13为本发明具体实施例一SMT制作CMOS器件的工艺流程步骤706的剖面结构示意图，第二光刻后刻蚀去除SiN层；

本步骤中的第二光刻是指，在部分SiN层1002’表面和N阱上方的部分处理后的阻挡层1011表面涂覆第二光刻胶，经过曝光和显影工艺将第二光刻胶图案化形成第二光刻图案。以第二光刻图案为掩膜刻蚀去除P阱上方的部分SiN层1002’，露出P阱上方的处理后的阻挡层1011表面。

本步骤中的刻蚀方法是干法刻蚀，采用终点检测法控制干法刻蚀的终止，以处理后的阻挡层1011作为刻蚀停止层，具体步骤为现有技术，不再赘述。

具体实施例二

结合图15～20的本发明具体实施例二SMT制作CMOS器件的剖面示意图，详细说明如图14所示的本发明具体实施例二SMT的CMOS制作方法，具体步骤如下。

步骤1401，图15为本发明具体实施例二SMT制作CMOS器件的工艺流程步骤1401的剖面结构示意图，晶片器件面沉积阻挡层1001；

如图15所示，首先提供具有p型(或n型)硅衬底100的晶片(wafer)，所述硅衬底100中已经制作完成STI 101、P阱102和N阱103，在P阱102和N阱103区域的硅衬底100表面各自具有由栅极电介质层104和栅极105组成的层叠栅极106，包围层叠栅极106的侧墙107，以及位于层叠栅极106的两侧的硅衬底100中的源极和漏极(图中未画出)，栅极电介质层下方的硅衬底100中形成导电沟道，其中，P阱102中形成n型导电沟道，N阱103中形成p型导电沟道。

本步骤中，首先在晶片器件面沉积阻挡层1001，所述阻挡层1001同时覆盖所述P阱、N阱和STI区域；所述阻挡层1001可以是氧化硅、氮氧化硅或者氮化硅材料，沉积阻挡层1001的方法可以是CVD、LPCVD或者PECVD。

步骤1402，图16为本发明具体实施例二SMT制作CMOS器件的工艺流程步骤1402的剖面结构示意图，对阻挡层进行紫外线处理(UV cure)1202和表面氧化处理；

本步骤中，对阻挡层进行UV cure的目的是减小阻挡层中氢原子的含量。对阻挡层进行UV cure 1202的方法是：将沉积了阻挡层的晶片放置于紫外线辅助热处理(UVTP)设备中对阻挡层进行紫外线曝光处理，UV cure 1202的温度范围200到500摄氏度，例如，200摄氏度、400摄氏度或500摄氏度；同时通入氦气作为保护气体，氦气的流量范围是1000到3000标况每立方厘米(sccm)，例如1000sccm、2000sccm或者3000sccm。在对阻挡层进行UVcure 1202过程中，紫外线的能量起到破坏阻挡层中的氢键(-H)，氢氧键(-OH)以及氢硅键(Si-H)的作用，从而释放阻挡层中的氢(H)原子。进一步地，对阻挡层进行表面氧化处理的目的是增大阻挡层表面的氧含量，使阻挡层表面更加致密，在后续步骤中沉积的氮化硅层与阻挡层之间形成的界面上，增大阻挡氢原子扩散的能力。氧化处理的方法是在温度范围200到650摄氏度的反应条件下，向阻挡层表面通入含氧气体，例如，氧气和臭氧的一种或两种组合气体；通入含氧气体的流量范围是50到5000sccm，例如，50sccm、2000sccm或者5000sccm；通入含氧气体的高频功率范围是10到2000瓦(W)，例如10瓦、1000瓦或者2000瓦；含氧气体的压力范围是1到100托(Torr)，例如，1托、50托或者100托。因为在阻挡层和其下方硅衬底表面的层叠栅极之间的Si/SiO₂界面上氢原子的扩散决定了NBTI效应中界面陷阱的产生，因此一方面减小Si/SiO₂界面上氢原子的含量，另一方面进一步增大阻挡层抵挡氢原子的扩散的能力，两者同时起到减小NBTI效应，改善NMOS器件性能的作用。

步骤1403，图17为本发明具体实施例二SMT制作CMOS器件的工艺流程步骤1403的剖面结构示意图，在处理后的阻挡层1011上沉积具有拉应力的氮化硅(SiN)层109；

步骤1404，图18为本发明具体实施例二SMT制作CMOS器件的工艺流程步骤1404的剖面结构示意图，第一光刻后刻蚀去除PMOS器件上方的部分SiN层；

步骤1405、图19为本发明具体实施例二SMT制作CMOS器件的工艺流程步骤1405的剖面结构示意图，对晶片退火，使SiN层1002具有的拉应力施加在NMOS器件的导电沟道中；

本步骤中，退火的方法可以是尖峰退火或者激光退火，SiN层1002的原子在spike anneal 1005过程中重新排列得更加紧密，从而对NMOS栅极105施加更大的压应力，得到如图4所示的NMOS器件剖面示意图。其中，SiN层1002对NMOS的栅极施加的压应力会增加NMOS导电沟道内电子的迁移率，提高NMOS的导电能力。

步骤1406、图20为本发明具体实施例二SMT制作CMOS器件的工艺流程步骤1406的剖面结构示意图，第二光刻后刻蚀去除SiN层；

由本发明具体实施例一和具体实施例二可见，本发明提供了一种应力记忆技术的MOS器件制作方法，该方法在沉积具有拉应力的氮化硅层之前，在晶片器件面沉积阻挡层，阻挡层至少同时覆盖在N阱和P阱上方；对阻挡层进行紫外线和表面氮化或氧化处理，随后沉积具有拉应力的氮化硅层，是否选择性刻蚀去除PMOS上方的阻挡层和SiN层，取决于SiN层对PMOS的性能好坏影响的大小，最后至少在NMOS上保留阻挡层和SiN层，接着退火晶片，以促进应力施加效果。本发明通过强化阻挡层抵抗氢原子扩散的能力，减小了NMOS器件的NBTI效应，提高了NMOS器件性能。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims

1.一种应力记忆技术的CMOS器件制作方法，应用在具有硅衬底和NMOS和PMOS器件的晶片上；在所述晶片器件面沉积阻挡层之后，其特征在于，该方法还包括：

所述阻挡层进行紫外线处理；

所述阻挡层表面进行致密化处理；

在处理后的阻挡层上沉积具有拉应力的氮化硅层；

所述晶片退火；

光刻后刻蚀去除所述氮化硅层。

2.根据权利要求1所述的方法，其特征在于，所述阻挡层是氧化硅、氮氧化硅或者氮化硅。

3.根据权利要求1所述的方法，其特征在于，所述紫外线处理的温度范围是200到500摄氏度，同时通入氦气作为保护气体，所述氦气的流量范围是1000到3000标况每立方厘米。

4.根据权利要求1所述的方法，其特征在于，所述致密化处理是氮化处理。

5.根据权利要求4所述的方法，其特征在于，所述氮化处理的方法是在200到650摄氏度的反应条件下向所述阻挡层表面通入含氮气体，所述含氮气体是氮气、一氧化氮和一氧化二氮中的一种或任意组合气体；所述含氮气体的流量范围是50到5000标况每立方厘米；所述含氮气体的高频功率范围是10到2000瓦；所述含氮气体的压力范围是1到100托。

6.根据权利要求1所述的方法，其特征在于，所述致密化处理是氧化处理。

7.根据权利要求6所述的方法，其特征在于，所述氧化处理的方法是在200到650摄氏度的反应条件下向所述阻挡层表面通入含氧气体，所述含氮气体是氧气或者臭氧中的一种或两种组合气体；所述含氧气体的流量范围是50到5000标况每立方厘米；所述含氧气体的高频功率范围是10到2000瓦；所述含氧气体的压力范围是1到100托。

8.根据权利要求1所述的方法，其特征在于，该方法进一步包括：在沉积具有拉应力的氮化硅层之后，光刻后刻蚀去除PMOS器件上方的部分氮化硅层，露出所述阻挡层。