KR100611389B1 - 게이트산화막의 형성방법 - Google Patents

게이트산화막의 형성방법 Download PDF

Info

Publication number
KR100611389B1
KR100611389B1 KR1020000036650A KR20000036650A KR100611389B1 KR 100611389 B1 KR100611389 B1 KR 100611389B1 KR 1020000036650 A KR1020000036650 A KR 1020000036650A KR 20000036650 A KR20000036650 A KR 20000036650A KR 100611389 B1 KR100611389 B1 KR 100611389B1
Authority
KR
South Korea
Prior art keywords
gate oxide
oxide film
film
forming
reduction process
Prior art date
Application number
KR1020000036650A
Other languages
English (en)
Other versions
KR20020002165A (ko
Inventor
피승호
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020000036650A priority Critical patent/KR100611389B1/ko
Publication of KR20020002165A publication Critical patent/KR20020002165A/ko
Application granted granted Critical
Publication of KR100611389B1 publication Critical patent/KR100611389B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Formation Of Insulating Films (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 게이트산화막의 형성방법에 관한 것으로써, 보다 자세하게는 반도체기판 상부에 Al2O3막으로 게이트산화막을 형성한 후, 이에 환원공정을 실시하여 Al2O3막 내의 음전하의 양을 감소시킴으로써, NMOS와 PMOS 영역을 표면채널모드로 작동시켜 높은 전류구동력을 가진 신뢰성있는 반도체소자를 제작할 수 있도록 한 게이트산화막의 형성방법에 관한 것이다.
음전하, 게이트산화막, 형성방법, 환원공정

Description

게이트산화막의 형성방법{Method for forming gate oxide}
도 1 내지 도 2는 본 발명에 따른 게이트산화막의 형성방법을 설명하기 위해 도시된 단면도들이다.
＊도면의 주요부분에 대한 부호의 설명＊
10 ; 반도체 기판 20 ; 게이트산화막
본 발명은 게이트 산화막의 형성방법에 관한 것으로써, 보다 자세하게는 반도체기판 상부에 Al2O3막으로 게이트산화막을 형성한 후, 이에 환원공정을 실시하여 Al2O3막 내의 음전하의 양을 감소시킴으로써, NMOS와 PMOS 영역을 표면채널모드로 작동시켜 높은 전류구동력을 가진 신뢰성있는 반도체소자를 제작할 수 있도록 한 게이트 산화막의 형성방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 모스형 트랜지스터의 크기가 점점 작아지 고, 소스 및 드레인 영역간의 거리도 짧아지게 되면서, 게이트전극의 채널에 대한 조절능력을 향상시키고 트랜지스터의 동작특성을 향상시키기 위하여 게이트절연막의 두께를 점차 얇게 형성하고 있다,
일반적으로 게이트절연막으로는 형성이 용이하고 신뢰성이 우수한 SiO2막을 주로 사용하였다.
그러나 SiO2막은 유전율이 약 3.9로 그다지 높지 않아 소자의 고집적화로 인해 두께가 임계값 이하로 낮아지면 게이트전극에서 반도체기판으로의 터널링(tunneling) 전류가 커져 물리적인 두께스케일링에 한계가 있었다.
그래서, 게이트산화막으로 고유전율 산화막을 사용하기 위한 연구가 시작되었고, 그 결과 두께조절이 용이하고 유전율이 10정도인 Al2O3막을 게이트산화막에 적용시키기 시작했다.
하지만, 상기와 같은 Al2O3막은 내부에 다량의 음전하(대략 1012charge/㎠ 정도)를 포함하고 있어 이러한 음전하로 인해 플랫밴드전압(Flat band voltage)이 양으로 전이되면서 게이트전극에 미드밴드갭(mid band gap)을 가지는 금속을 사용할 경우 NMOS 트랜지스터의 채널에 웰과 반대 타입의 분순물을 주입하지 않으면 문턱전압이 너무 커지게 되고, 반대 타입의 불순물을 주입하면 NMOS 트랜지스터가 매몰채널모드가 되어 쇼트채널효과(short channel effect)가 커지는 문제점이 있었다.
그러므로, Al2O3막을 게이트산화막으로 사용하기 위해서는 Al2O3막 내의 음전 하를 줄일 수 있는 방법의 개발이 필요하였다.
상기와 같은 문제점을 해결하기 위해 창안된 본 발명은 반도체기판 상부에 Al2O3막으로 게이트산화막을 형성한 후, 이에 환원공정을 실시하여 Al2O 3막 내의 음전하의 양을 감소시킴으로써, NMOS와 PMOS 영역을 표면채널모드로 작동시켜 높은 전류구동력을 가진 신뢰성있는 반도체소자를 제작할 수 있도록 한 게이트 산화막의 형성방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명은 반도체기판 상부에 게이트산화막을 형성하는 단계와; 상기 게이트산화막에 어닐공정을 실시하는 단계와; 상기 결과물에 환원공정을 실시하는 단계; 를 포함하여 이루어진 것을 특징으로 한다.
이때, 상기 산화막은 Al2O3막을 이용하여 형성하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한, 본 실시예는 본 발명의 권리를 제한하는 것이 아니다.
도 1 내지 도 2는 본 발명에 따른 게이트산화막의 형성방법을 설명하기 위해 도시된 단면도들이다.
우선, 도 1에 도시된 바와 같이 하부 구조물이 형성된 반도체기판(10)의 상부에 게이트산화막(20)을 형성한다.
이때, 상기 게이트산화막(20)은 Al2O3막을 이용하여 50∼100Å의 두께로 형성하는데, 상기 Al2O3막은 ALD (Atomic Layer Deporsition)이나 PE-CVD (Plasma Enhanced-Chemical Vapor Deposition) 방법 중 어느 하나를 이용하여 형성한다.
이후, 상기 게이트산화막(20)에 10∼30분 동안 산소분위기나 또는 UV-O3분위기의 로 내에서 어닐(anneal)공정을 시행한다.
이러한 어닐공정으로 인해 게이트산화막(20)인 Al2O3막과 반도체기판(10) 사이에 형성되어 있던 댕글링 본드(dangling bond)가 감소되어 인터페이스 트랩 센터(Interface trap center)가 감소되므로 Al2O3막과 반도체기판 사이의 계면이 안정되게 된다.
이후, 상기 결과물에 수소분위기 하에서 환원공정을 실시한다.
상기 환원공정은 수소분위기에서 RTP(Rapid Thermal Processing)방식으로 실시되는데, 상기 환원공정 시 수소와 Al2O3막 내의 음전하인 산소간의 반응이 진행되면서 도 2에 도시된 바와 같이 Al2O3막 내의 음전하의 양이 줄어들게 된다.
그래서 상기와 같이 음전하량이 줄어든 Al2O3막을 게이트산화막으로 이용하면 NMOS와 PMOS 영역을 표면채널모드로 작동시킬 수 있어 높은 전류구동력을 가진 신뢰성있는 반도체소자를 제작할 수 있다.
상기한 바와 같이 본 발명은 게이트 산화막의 형성방법에 관한 것으로써, 특히 반도체기판 상부에 Al2O3막으로 게이트산화막을 형성한 후, 이에 환원공정을 실시하여 Al2O3막 내의 음전하의 양을 감소시킴으로써, NMOS와 PMOS 영역을 표면채널모드로 작동시켜 높은 전류구동력을 가진 신뢰성있는 반도체소자를 제작할 수 있는 효과를 가진다.

Claims (7)

  1. 반도체기판 상부에 게이트산화막을 형성하는 단계와;
    상기 게이트산화막에 어닐공정을 실시하는 단계와;
    상기 결과물에 환원공정을 실시하는 단계;
    를 포함하여 이루어진 것을 특징으로 하는 게이트산화막의 형성방법.
  2. 제 1항에 있어서,
    상기 게이트산화막은 Al2O3막인 것을 특징으로 하는 게이트산화막의 형성방법.
  3. 제 1항 또는 제 2항에 있어서,
    상기 게이트산화막은 ALD 방법을 이용하여 형성하는 것을 특징으로 하는 게이트산화막의 형성방법.
  4. 제 1항 또는 제 2항에 있어서,
    상기 게이트산화막은 PE-CVD 방법을 이용하여 형성하는 것을 특징으로 하는 게이트산화막의 형성방법.
  5. 제 1항에 있어서,
    상기 어닐공정은 산소분위기에서 진행하는 것을 특징으로 하는 게이트산화막의 형성방법.
  6. 제 1항에 있어서,
    상기 어닐공정은 UV-O3분위기에서 진행하는 것을 특징으로 하는 게이트산화막의 형성방법.
  7. 제 1항에 있어서,
    상기 환원공정은 수소분위기에서 RTP방식으로 시행하는 것을 특징으로 하는 게이트 산화막의 형성방법.
KR1020000036650A 2000-06-29 2000-06-29 게이트산화막의 형성방법 KR100611389B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000036650A KR100611389B1 (ko) 2000-06-29 2000-06-29 게이트산화막의 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000036650A KR100611389B1 (ko) 2000-06-29 2000-06-29 게이트산화막의 형성방법

Publications (2)

Publication Number Publication Date
KR20020002165A KR20020002165A (ko) 2002-01-09
KR100611389B1 true KR100611389B1 (ko) 2006-08-11

Family

ID=19674968

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000036650A KR100611389B1 (ko) 2000-06-29 2000-06-29 게이트산화막의 형성방법

Country Status (1)

Country Link
KR (1) KR100611389B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100966353B1 (ko) * 2007-11-12 2010-06-28 한국화학연구원 원자층 증착법을 이용한 금속 나노입자의 제조방법
KR101739105B1 (ko) 2010-12-03 2017-05-23 삼성전자주식회사 반도체 소자의 형성방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0997789A (ja) * 1995-09-29 1997-04-08 Nec Corp 半導体装置の製造方法
KR19980080791A (ko) * 1997-03-31 1998-11-25 가네꼬히사시 평탄화 기술을 사용하는 반도체 장치 제조 방법
KR19990005988A (ko) * 1997-06-30 1999-01-25 김영환 반도체 소자의 게이트산화막 제조방법
KR19990076325A (ko) * 1998-03-31 1999-10-15 김영환 게이트산화막의 형성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0997789A (ja) * 1995-09-29 1997-04-08 Nec Corp 半導体装置の製造方法
KR19980080791A (ko) * 1997-03-31 1998-11-25 가네꼬히사시 평탄화 기술을 사용하는 반도체 장치 제조 방법
KR19990005988A (ko) * 1997-06-30 1999-01-25 김영환 반도체 소자의 게이트산화막 제조방법
KR19990076325A (ko) * 1998-03-31 1999-10-15 김영환 게이트산화막의 형성 방법

Also Published As

Publication number Publication date
KR20020002165A (ko) 2002-01-09

Similar Documents

Publication Publication Date Title
US6720213B1 (en) Low-K gate spacers by fluorine implantation
KR100618815B1 (ko) 이종의 게이트 절연막을 가지는 반도체 소자 및 그 제조방법
CN102227001B (zh) 一种锗基nmos器件及其制备方法
US20090057787A1 (en) Semiconductor device
US20050070123A1 (en) Method for forming a thin film and method for fabricating a semiconductor device
CN102122614B (zh) 一种氮氧化硅栅氧化层制造方法
CN101320711B (zh) 金属氧化物半导体晶体管及其制作方法
US5168343A (en) Semiconductor integrated circuit device having improved trench isolation
KR100687153B1 (ko) 반도체 장치 및 그 제조 방법
EP0824268A2 (en) Method of fabricating a gate oxide layer
KR100788361B1 (ko) 모스펫 소자의 형성 방법
JP2004288891A (ja) 半導体装置およびその製造方法
JP5050351B2 (ja) 半導体装置の製造方法
CN109087887B (zh) 半导体结构及其形成方法
CN103378003A (zh) 一种应力记忆技术的cmos器件制作方法
JP2002151684A (ja) 半導体装置及びその製造方法
JP2007048941A (ja) 半導体装置の製造方法
KR100611389B1 (ko) 게이트산화막의 형성방법
KR101858524B1 (ko) 반도체 소자의 제조 방법
KR100281135B1 (ko) 반도체 소자의 게이트 산화막 형성 방법
US20100123200A1 (en) Semiconductor device and method of manufacturing the same
JP4639000B2 (ja) Ｍｉｓ型半導体装置及びその製造方法
JPH03129774A (ja) 半導体装置及びその製造方法
JP2006210636A (ja) 半導体装置及びその製造方法
US20040241948A1 (en) Method of fabricating stacked gate dielectric layer

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100726

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee