JPH03129774A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明はゲート電極の形成方法に改良を加えたＭＩＳ型
構造の半導体装置及びその製造方法に関する。

（従来の技術） 近年、コンピューターや通信機器の重要部分には大規模
集積回路（ＬＳＩ）が多用されている。

これらのＬＳＩは、数ミリ角の半導体基板上に多数の電
界効果トランジスタ（Ｆ’ＥＴ）を集積して形成されて
いる。最近では、このＬＳＩは多種多様の機能を果たす
ために、より一層の集積化がなされている。この様なＬ
ＳＩに用いられているＦＥＴの中で、広く知られている
ものの製造方法を第９図に示して説明する。

先ス、ｎ型のシリコン基板（１）上にフィールド酸化膜
■及び薄い膜（４□）を形成し、これらの膜上にＬＰＣ
ＶＤ法によって多結晶シリコン膜（５□）を形成する。

さらにこの多結晶シリコン膜（５１）にホウ素ＣＢ）を
導入したＰ型及びリン（Ｐ）あるいはヒ素次いで、この
全面にレジスト（図示せず）を塗布し、これをパターニ
ングしてマスクを形成する。

このマスク上から異方性エツチングを行って、多結晶シ
リコン（５□）の不要部を除去することにより、ゲート
電極（５□）を形成する。この後マスクを除去する　（
第１２図（ｂ））。

しかる後、再び露出面を熱酸化して薄い酸化膜（４，）
を形成する（第譬漬（Ｃ））。

さらに、ゲートｔｔｔ極上からＰＭＯ８領域にはホウ素
ＣＢ）をＮＨＯ３領域にはリン（Ｐ）あるいはヒ素（Ａ
ｓ）基板（１）表面に導入することにより、この電極と
自己整合的にＰ型のソース・ドレイン領域０゜■を形成
する。最後にシラン系ガスを用いたＬＰＣＶＤ法により
層間絶縁膜としてＳｉｎ、膜（１０□）。

（１０□）を堆積した後、所望の領域に開孔を設け、こ
こにＡｆｆ系の電極配線（９）を形成する（第９図（ｄ
））。

以上の工程を経てＦＥＴは完成する。

しかしながらこの様なＦ　Ｅ　’ｌ’には次の様な問題
点があった。即ち、 ■　スケーリング則に従ってＦＥＴ全体が微細化される
が、この際ゲート酸化膜はたかだか１００Ａ或はそれ以
下になってしまう。この様なＦ”　Ｅ　Ｔは特に動作中
に高い電界のかかるゲート電極（５□）のエツジ部分（
破線の丸で囲んだ領域）でソース領域０或はドレイン領
域（８）間にて耐圧が低下する。

■　また、ゲート電極（５□）のエツジ部分では、ホッ
トキャリアが結晶格子に衝突してここに界面準位を形成
してしまう。この界面準位はキャリアを捕獲するために
キャリアの平均の易動度は低下し、ドレイン電流が小さ
くなり、信頼性の劣化をもたらす。

■　プラズマｃｖｏＨ！Ａ（ｔｏ、）形成時に水素がゲ
ート電極（５２）に侵入し、これがホウ素（２（４）を
基板α）中へ押し出す事によって、チャネルとなる領域
での不純物濃度が変化し、これに起因して閾値電圧の制
御性が悪かった。

（発明が解決しようとする課題） 従来の電界効果トランジスタの製造方法では、ゲート酸
化ＷＡの詩λり化に伴うゲート耐圧の低下が生じ、また
ホットキャリアストレスによりゲート電極とのオーバー
ラツプ領域でのドレイン接合部に界面準位を発生させる
ためキャリアの易動度低下が起き、さらにゲート電極中
の不純物がチャネル領域へ拡散し閾値が変動するという
問題があった。

本発明は上記問題点に鑑みなされたもので、ゲート耐圧
が高く、しかもキャリアの易動度の低下を来たすことが
なく、さらに、は閾値電圧の変動が少ない優れた半導体
装置をしかも容易に形成する事ができる半導体装置の製
造方法を提供する事を目的とする。

〔発明の構成〕

（課題を解決するための手段） 上記目的を遠戚するために、第１の発明は一導電型の半
導体層上にゲート絶縁膜を介して形成されるゲート電極
と、このゲート電極の両側に形成される逆導電型のソー
ス・ドレイン領域とを備える半導体装置において、前記
ゲート絶縁１漠は、前記半導体層との界面近傍での窒素
原子濃度が１ｓｔｏｍ・％以上、１０ａｌ；ｏｎ・％以
下である事を特徴とする半導体装置。ここで界面近傍と
は、基板表面からＩＯＡ程度までのゲート絶縁膜の厚さ
をいう。

また第２の発明は半導体基板上にゲート絶縁膜を介して
一導電型を呈する不純物含有のゲート電極を形成する工
程と、このゲート電極の両側の前記基板表面にソース・
ドレイン領域を形成する工程とを備えた半導体装置の製
造方法において、前記ゲート電極表面に酸化膜を形成す
る工程と、ついでこの酸化膜に窒素を含有させる工程と
、その後この窒素含有の酸化膜表面に絶縁膜を堆積する
工程とを具備する事を特徴とする半導体装置の製造方法
を提供するものである。

（作用〉 第１の発明によれば、我々が行った実験結果から、ＦＥ
Ｔのゲート絶縁膜中の窒素原子濃度を基板近傍で高く設
定することによりＦＥＴ力＜ｉ１％速に動作する事が判
明した。特に、この濃度を１〜１０ａｔｏｍ・％に設定
するＪＧにより、Ｆ’ＥＴを所謂相補型回路に組んだ場
合においても従来のものに比べて極めて高進動作が可能
である事も判った。またこの範囲は２〜８　ａｔｏｍ・
％に設定する事がより好ましい。この様に規定した理由
は、２％より少なければゲート絶縁耐圧の向上が少ない
ためであり、また８％より多ければ界面準位密度が高く
なりすぎ、特性劣化を生ずるためである。

また第２の発明によれば、ゲート電極の側壁に窒素含有
の酸化膜が形成される事によって、このゲートｆｆｌｔ
Ｍのエツジ部分とソース・ドレイン領域間にこの膜が介
在することになる。この最も電界の集中するゲート％ｔ
４のエツジに、酸化膜に比べ耐圧性の高いこの窒素含有
膜が形成されることにより、ゲート電極とソース・ドレ
イン領域間の耐圧は向上する。

また、ホットキャリアによる界面準位が発生しやすいゲ
ートｆｔｗとドレイン領域のオーバーラツプ領域で酸化
膜に比べてこの準位の形成されにくい窒素含有酸化膜が
形成されているため、この準位に起因するキャリアの易
動度低下を防止できる。

さらに、水素が発生しやすい層間絶縁１摸形成工程の前
までに、この水素を通しにくい窒素含有酸化膜によって
ゲート電極を被覆するために、ゲート電極中への水素の
侵入に起因するＦＥＴの閾埴電圧変動の問題を未然に防
ぐことができる。

（実施例） 本発明の詳細を実施例を用いて説明する。

髪よΔ失凰班 本発明の第１の実施例に係る電界効果トランジスタの製
造方法を第工図に沿って説明する。

先ず、半導体基板例えばｎ型の単結晶シリコン基板α）
の表面にＰ型つェル領域■及び素子分離用のフィールド
絶縁膜（３）を形成した後塩酸希釈酸化によって、７０
入厚の薄い熱酸化膜（４□）を形成する。

ライで全面にＬ　Ｐ　ＣＶ　Ｄ　（Ｌｏｔ＋　Ｐｒｅｓ
ｓｕｒｅ　ＣｈｅｍｉｃａｌＶａｐｏｕｒ　Ｄｅｐｏｓ
ｉｔｉｏｎ）法により多結晶シリコン膜（５１）を約４
０００Å堆積する（第１図（ａ））。

次ぎに、レジストのマスク（６□）を形成し、この上か
ら多結晶シリコン膜（５１）中へ不純物例えばホウ素（
Ｂ）イオンをドーズ量２　Ｘ　１０１５ａｎ−”加速電
圧３０にｅＶにて注入し、１〕十型多結晶シリコン（５
□）を形成する（第１図（ｂ））。

さらに、マスク（６□）を除去した後、再びレジストの
マスク（６□）を形威し、このマスク上から多結晶シリ
コン膜（５１）中へ不純物例えばリン（Ｐ）イオンをド
ーズ量２Ｘ１０”ａｌＩ−”＋加速電圧３０ＫｅＶにて
注入する事によってこんどはｎ＋型多結晶シリコン（５
，）を形成する（第１図（Ｃ））。

その後レジスＩ−のマスクを除去し、除去細土に再びパ
ターニングを施した電極形成用のマスクを形成し、この
マスク上から例えば異方性エツチングを行って不要の多
結晶シリコン膜を除去する事によって、ｎ生型のゲート
ｆｌ！、極（５５）及びＰ生型のゲート電極（５，）を
夫々形成する。（４３）は夫々の電極のゲート酸化膜で
ある（第１図（ｄ））。

次いで１例えば酸素雰囲気中で温度９００℃にて熱処理
を行って、夫々のゲート電極（５４）、　（５５）上及
び露出した基板Ｏ）、Ｐウェル（２）表面に１００λ度
の熱酸化膜を形成する。以下の説明では、この膜を後酸
化膜と称する。

この酸化膜（４，）はゲート酸化＃（４□）の膜Ｊりと
同等もしくはそれ以下または半分以下である事が望まし
い。具体的な膜ｐＡでいうと、ＩＯＡ以上、２００八以
下が良く、好ましくは３０Å以上、２００Å以下にする
。その理由は、 ■　これより厚いと、ゲート電極の形状を極端に悪くし
てしまい、電極下にバーズビークを生じるためである。

■　またこれより薄いと、ゲート電極下の酸化膜中へ十
分な窒素を倣給できないためである（第１図（ｅ））。

この酸化膜形成工程の後、続けて、窒素原子の含有ガス
例えばアンモニアガスを含む雰囲気中で、温度１０５０
℃にて６０秒間のランプ加熱を行い、窒素を含有する後
酸化膜（４４）を形成する（第１図（ｆ））。

この後、Ｐ生型のゲート電極（５４）をマスクにして基
板（１）にホウ素を導入してＰ生型のソース・ドレイン
領域（７□）、（８□）を形成する。同様に、ｎ＋型の
ゲート電極（５，）と自己整合的にｎ“型のソース・ド
レイン領域（７□）、（８□）を形成（第１図（Ｃ））
。

最後に、ＣＶ　Ｄ　（Ｃｈｅ［１ｌｉｃａｌ　Ｖａｐｏ
ｕｒ　Ｄｅｐｏｓｉｔｉｏｎ）法より層間絶縁膜として
ＳｉＯ□膜（１０，）　　を堆積し、ソース・ドレイン
領域上（７１）　、　（７□）、（８□）、（８□）に
開孔を設け、ここに電極配線０を形成する。（ｌＯ□）
はこの後に設けた表面保護膜である。この堆積膜の工程
はプラズマＣＶＤで行なうため、従来より水素が入りや
すかったがこの実施例では、ゲート電ｔ４（５，）内の
不純物拡散は見られなかった。これは、ゲート？！！極
（５４）全体を水素を通しにくい窒化１［４，）でｒａ
っでいるために、水素がゲート電極（５，）内に侵入で
きなかづたためと考えられる（第１図（ｇ））。

以上の様な工程を経る小によって、Ｔ”　Ｍ　ＯＳ（Ｑ
、）及びＮ　Ｍ　ＯＳ　（（Ｊ、）を同一基板上に形成
する半ができる。このＦＥＴのうち、Ｐ　Ｍ　ＯＳ　（
Ｑ工）について別途実験を行ってドレイン耐圧を８１１
１定したところ、１２Ｖであった。比鮫のために、後酸
化膜を窒化しない従来のＰ　Ｍ　ＯＳのドレイン耐圧を
測定したところＩＩＶであり１本実施例のものの方が約
ｌＯ％高かった。この様にゲート耐圧が本実施例のもの
について向上した運出は、ゲート電極のエツジとソース
・ドレイン領域間に絶縁耐圧の高い窒化膜が介在するた
めと考えられる。第２図はエツジ部分（Ａ）の拡大図で
あり窒素含有の後酸化膜がこの間に介在する様子を示す
。

また、この実施例のＭＯＳＦＥＴは、第２図に示す如く
、ゲート電極のエツジ部分の近傍が界面準位の増大しに
くい窒化１１１（４，）であるため、ホットキャリアに
よって界面増位の生じやすい領域（破線で囲んだ領域）
にも発生しにくい。このためキャリアの易動度の低下を
防止する小ができる。

この実施例では、Ｐ型を呈する不純物にＢ（ボロン）を
用いたが、Ｂを含む他の物質例えばｌ１Ｆ２等を用いて
も良い、また同様に、ｎ型を呈する不純物にＰ（リン）
を用いたが、他のドーパント例えばＡｓ　（ヒ素）を用
いても良い。

またここでは、後酸化膜の窒化は、その膜内に原子バー
セントで工％以上、５０％以下、好ましくは３％以上、
　４０％以下の窒素を有することが望ましい。

第スゴしＳ濾鮭 本発明の第２の実施例を説明する。本実施例は、第１図
（ａ）から第１図（ｆ）に示した後酸化膜を窒化する工
程まで全く同様に行う。この後、例えば酸素雰囲気中に
て温度１ｏｓｏ℃２時間６０秒の熱処理を行って後酸化
膜（４，）の表面を再び酸化する。

これにより、後酸化膜（４４）は、表面近傍で窒素濃度
が低くなりゲートｍｒ＋（ｓ、）、　（ｓｉ）に近くな
るに従って濃い分布となる。以下の工程は実施例１と全
く同様に行う。

以上の工程を経るｐＩＧによって、第１の実施例と同様
の効果を得る。

策Ａシυに妃鯉 本発明の第３の実施例を説明する。この実施例は、第１
の実施例で形成した窒素含有の後酸化膜の代わりに窒素
及びフッ素を含有する後酸化膜を用いた点で第１の実施
例と異なる。後酸化膜にフッ素を含ませる方戚は例えば
、アンモニアガスの代わりにＮＦ、等のフッ素及び窒素
を含むガス中で熱処理するか、或は後酸化膜の形成後フ
ッ素をイオン注入して導入しひき続きアンモニア雰囲気
中でランプ加熱する小によって形成できる。

この様にフッ素及び窒素を含む後酸化膜を用いる事によ
って、第１の実施例と同様の効果を得る他に次の様な効
果を得る。即ち、弗素を導入することにより、シリコン
基板（ソース・ドレイン領域を含む）とゲート酸化膜界
面でのシリコン原子のダングリング・ボンド（ｄ　Ｂ　
ｇ　１　ｉ　ｎ（５ｂ　ｏ　ｎ　ｄ）が埋められ、ＦＥ
Ｔの耐圧及び信頼性は一層向上する。

尚、フッ素のイオン注入による導入は、後酸化膜の形成
前、後酸化膜の形成後、後酸化膜の窒化後、この窒素を
含む後酸化１模の再酸化後のいずれで行っても良い。

本発明は上記実施例に限られるものではなく。

以下の様にしても良い事が判った。

■　窒化するためにアンモニアガスを用いたが、窒素原
子を含む他のガス例えばＮ２等でも良い。また窒素と弗
素原子を含むガスとしてＮＦ３　を用いたが他のフッ素
を含むガスでも良い。

■　後酸化膜を窒化する方法には熱酸化を用いたが、こ
れ以外の方法例えばプラズマ窒化及び、Ｌ　Ｐ　ＣＶ　
Ｄ　（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　ｃｈｅｍｉｃａｌ　
ｖａｐｏｕｒ　ｄｅｐｏｓｉｔｉｏｎ）法による窒化シ
リコン膜（Ｓ１３Ｎ４）の堆積によっても行う事ができ
る。

■　ゲート絶縁膜には酸化膜を用いたが、他の材料例え
ば窒化膜等を用いても良いのであって。

本発明はＭＯ８型Ｆ　Ｅ　Ｔ以外の他１７１Ｍｌ５型Ｆ
ＥＴに対しても適用できる。

■　ゲート電極は多結晶シリコンで形成したが、金属例
えば高融点金）、！ＩＣとの積層膜あるいは、高融点金
属とシリコンの化合物膜で形成しても良い。

■　基板にはシリコンを用いたが、これ以外の半導体例
えばＧｅ、　ＧａＡｓ、　Ｉｎｌ’等でも差し支えない
。

尚、本発明は上進した実施例に限られるものではなく、
その主旨の逸脱しない範囲内で種々変形してＬＡ施でき
ることは言うまでもない。

叉±夏失凰班 本実施例を第３図に沿って説明する。

Ｎ型単結晶シリコン基板（υの表内に、ｐ　−ｗｅｌｌ
領域■及び素子分ＲＶｔ域■形成後、ＨＣｎ希釈酸化に
よりシリコン基板上にシリコン酸化法を例えば５０Ａ形
成後、さらにアンモニア雰囲気中でのランプ加熱を例え
ば１０５０℃６０秒で行なうことにより、シリコン基板
と該窒素を含有するゲート絶縁膜の界面よりｌＯＡの範
囲における窒素原子のａ）Ｍ（原子濃度）が平均で１〜
１０ａｔｏｍ・％の範囲にあるゲート絶縁膜を形成する
（第３図（ａ））。

第３図（ａ）のＡ部分を拡大したものが第３図（ｂ）で
ある。（１９）はガス状のＮ１３．である。

この後、前記ゲーｉ・絶縁膜＠）に密着してＬＰＣＶＤ
法により、多結晶シリコン膜０を約４０００　Ａ堆積す
る（第３図（Ｃ））。

さらにレジストのマスク■を形成し、ＰＭＯ５領域にＢ
（ボロン）もしくはＢＦａ（７１を例えば２×１０Ｅ１
５ｉｓ−”イオン注入しｌ）＋型多結晶シリコン膜（８
）とした後（第３図（ｄ））、再びレジストのマスク０
を形成しＮＭＯ８領域に１）（リン）もしくは＾Ｓ（ヒ
ソ）■）を例えば２　Ｘ　１０　Ｅ　１５ａ＋１−”イ
オン注入しＮ◆型多結晶シリコン膜（１（４）を形成す
る（第３図（ｅ））。

さらに、前記多結晶シリコン膜をパターンニングし、ゲ
ート電極を形成する（第３図（ｆ））。

その後例えば９００℃酸素雰囲気中で前記多結＾ムシリ
コン膜上に１００Ａ程度の酸化膜（１１）を形成する（
第３図（ｇ））。

更に、前記ゲート電極に対してセルファラインでＰＭＯ
８，ＮＭＯ３のソース、ドレイン領域にそれぞれＰ型不
純物（Ｂ（ボロン）もしくは１３Ｆ２）、Ｎ型不純物（
Ｐ　（リン）もしくはＡｓ（ヒソ））を導入しその後の
熱工捏を経てＮ型、Ｐ型拡散層（１３，１４）をそれぞ
れ形成する。その後ＣＶＤ法によりシリコン酸化膜（１
５）を堆積じ、所望領域にゲート電極、ソース、ドレイ
ン部との配線引き出し口を開孔（ＩＧ）　Ｌ　、　ＡＱ
をスパッタ法で堆積し、パターンニングしてＡＱ配４１
Ａ（１７）とし、表面をパシベーション膜（１８）で覆
った後パッド部を（図示しない）開孔する（第３図（ｈ
））。

以上の工程を経てシリコン基板と該窒素を含有するゲー
ト絶縁膜の界面より１０大の範囲における窒素原子の濃
度（原子′ａ度）が平均で１〜ｌＯａｔｏｍ・％の範囲
にあるゲート絶縁膜を形成する。

第３図（ｉ）は、この実施例にしたがって作製したゲー
ト絶縁膜のシリコン、酸素及び窒素の濃度プロファイル
（オージェ分析結果）である。

本実施例により以下の効果を奏する。即ち、ゲート絶縁
膜をシリコン基板をＨ（４希釈酸化して得た従来の半導
体装置では、微細化が進むにつれて、高電界部で表面ラ
フネス散乱の影響が大きくなり、モビリティの低下が問
題であった。この問題は、高速デバイスの実現が難しい
ことを示す。

これに対して本発明はこの様な問題がない。この事を以
下具体的に説明する。

第４図に、本発明を用いて作製したＭＯＳＦＥＴのモビ
リティを従来技術を用いて作製したＭＯＳＦＥＴのもの
と比較して示す。第４図（ａ〉、第４図（ｂ）はそれぞ
れＮチャネル、ＰチャネルＭＯ３ＦＥＴに対応するもの
である。

また第５図は、シリコン基板と該窒素を含有するゲート
絶縁膜の界面より１０人の範囲におけるシリコンと酸素
と窒素原子に対する窒素原子の濃度（原子濃度）に対す
る高電界側のモビリティを示す。第５図（ａ）、第５図
（ｂ）はそれぞれＮチャネル、ＰチャネルＭＯ３ＦＥＴ
に対応するものである。

以上の図から高電界側で、本発明を用いたＭＯＳＦＥＴ
は、Ｎチャネルでモビリティが著しく向上し、Ｐチャネ
ルで低下することが解る。本発明は、シリコン基板と窒
素を含有するゲート絶縁膜の界面において、窒素原子に
対する窒″Ｊ４原子の濃度（原子濃度）がｌＯ大の範囲
でシリコンと酸素と窒素原子に対して平均で１〜１０ａ
ｔｏｍ・％の範囲にあるため、窒素原子が生じさせる表
面ラフネス散乱が酸化膜をゲート絶縁膜に用いた場合と
比べＮチャネルで減少しＰチャネルで増大することによ
る。

第６図に１本発明を用いて作製したＣＭＯ５ＮＡＮＤ回
路（２人力を実線、３人力を波線で示す）のスピードを
従来技術を用いて作製した回路のものと比較した結果を
示す。回路のスピードはＮチャネルのモビリティの著し
い向上により１本発明を用いて作製したＣＭＯＳインバ
ーター回路では、本発明で制限した界面の窒素濃度の範
囲において、従来技術を用いて作製した回路に比べ、ス
ピードが向上する。本発明で規定した界面の窒素濃度の
範囲つまり１　ａｔｏａ＋・％以上、ｌＯａｔｏｍ・％
以下においてのみ、ＰＭＯ３ＦＩＥＴでのモビリティの
低下は回路のスピードを劣化させない。

尚、ＰチャネルＭＯ３ＦＥＴにおける上記のモビリティ
の低下は、表面チャネル型ＭＯ３Ｆ［ＥＴの場合である
。

埋込チャネル型の場合においてもゲート高電界側では表
内ラフネス散乱が問題となる。従って、埋込チャネル型
を用いたＣＭＯＳデバイスの場合に於いても本発明を用
いればＣＭＯＳインバーター回路及びＮＡＮＤ回路のス
ピードは向上する。

次ぎに、この様にＣＭＯＳデバイスを形成する実施例を
以下順次説明する。

ゲート絶縁膜形成の工ね以外は、実施例４と同一である
。したがって、以下の実施例においては、ゲート絶縁膜
形状の工程のみ示す。

失凰鮭旦 Ｈ（４希釈酸化によりシリコン基板（υ上にシリコン酸
化膜を例えば５０入形成後、アンモニア雰囲気中でのラ
ンプ加熱を例えば１１００℃６０秒で行なった後（第３
図（ｂ）、酸素（２（４）　ｎ囲気中でのランプ加熱を
例えば１１００℃６０秒で行なうことにより、シリコン
基板（４）と該窒素を含有するゲート絶縁膜（２１）の
界面より１０人の範囲における窒素原子の濃度（原子濃
度）が平均で１〜１０ａｔｏｍ・％の範囲にあるゲート
絶縁膜を形成する（第７図）。

第３図（ｊ）は、この実施例にしたがって作製したゲー
ト絶縁膜中のシリコン、Ｍ索及び濃度プロファイル（オ
ージェ分析結果）である。

去１０生灸 ＋１ｃＱ希釈酸化によりシリコン基板（１）上にシリコ
ン酸化膜■を例えば５０入形成後、前記シリコン酸化膜
に密着してＬＰＣＶＤ法で、窒化硅素膜（２２）を堆積
する（第８図）。その後、再収ｕｃＱ希釈酸化を行なう
ことにより（第９図）、　シリコン基板と該窒素を含有
するゲート絶縁膜の界面より１０入の範囲における窒素
原子の濃度（Ｄズ子潴度）が平均で１〜ｌＯａｔｏｍ・
％の範囲にあるゲート絶縁膜（２３）を形成する。

第３図（ｈ）は、この実施例にしたがって作製したゲー
ト絶縁膜中のシリコン、酸素及び窒素の濃度プロファイ
ル（オージェ分析結果）である。

尖凰鮭ユ 実施例４及び実施例５におけるＨＣＱ希釈酸化の代わり
にドライ窒素酸化、水素燃焼酸化、もしくは酸素雰囲気
中でのランプ加熱を行なうことによりシリコン基板上に
シリコン酸化膜を形成しても良い。

尖旌杷互 実施例４、実施例５、実施例６及び実施例７において、
酸素雰囲気中でのランプ加熱の温度は４５０℃〜１３０
０℃の範囲で選択して良い、且つ、各温度に応じて、所
望の界面での濃度が得られるように、加熱時間を選択し
て良い。ここで１３００℃はウェハー面に急激な加熱に
よる“反り″が生ずる温度であり、４５０℃はシンター
温度に対応する。

失り爽主 実施例４、実施例５、実施例６及び実施例７において、
アンモニア雰囲気中でのランプ加熱の温度は４５０℃〜
１３００℃の範囲で選択して良い。且つ、各温度に応じ
て、所望の界面での濃度が得られるように、加熱時間を
選択して良い。ここで１３００℃はウェハー面に急激な
加熱によるパ反り”が生ずる温度であり、４５０℃はシ
ンター温度に対応する。

尚、本発明は上記実施例に限定されるものではなく、そ
の主旨を逸脱しない範囲で種々変形して実施できること
はいうまでもない。

；〔発明の効果〕 上記構成により、高速性に優れたデバイスをしかも容易
に形成することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す工程順の断面図、
第２図は本発明の第１の実施例を説明する図、第３図は
本発明の第３．第５．第６の実施例を説明する図、第４
図、第５図及び第６図は本発明の第４の実施例を説明す
る図、第７図は本発明の第５の実施例を説明する図、第
８図及び第９図は本発明の第６の実施例を説明する図、
第１０図は従来例を示す図である。 Ｉ　Ｎ型単結晶シリコン基板 ２　Ｐ型ウェル ３　素子分離領域 ４　ゲート絶縁膜 ５　多結晶シリコン膜 ６　レジスト膜 ７　Ｐ型不純物躬 ８　Ｎ型不純物入り ９ｆｔｔ極 シリコン酸化膜 Ｐ型ソース、ドレイン領域 Ｎ型ソース、ドレイン領域 ＣＶＤシリコン酸化膜 コンタクト間孔部 周配線 パシベーション膜 アンモニア雰囲気中の窒化 酸素雰囲気中の酸化 窒素を含有する絶縁膜 ＬＰＣＳＶＤ法で堆積したシリ 窒素を含有する絶縁膜 コン窒化、膜

Claims (5)

【特許請求の範囲】
1. （１）一導電型の半導体層上にゲート絶縁膜を介して形
   成されるゲート電極と、このゲート電極の両側に形成さ
   れる逆導電型のソース・ドレイン領域とを備える半導体
   装置において、前記ゲート絶縁膜は、前記半導体層との
   界面近傍での窒素原子濃度が１ａｔｏｍ・％以上、１０
   ａｔｏｍ・％以下である事を特徴とする半導体装置。
2. （２）前記半導体層がｎ型の第１の半導体装置と、前記
   半導体層がＰ型の第２の半導体装置とを具備し、前記第
   １の半導体装置と前記第２の半導体装置を相補型回路に
   組み合わせた事を特徴とする請求項１記載の半導体装置
   。
3. （３）半導体基板上にゲート絶縁膜を介して一導電型を
   呈する不純物含有のゲート電極を形成する工程と、この
   ゲート電極の両側の前記基板表面にソース・ドレイン領
   域を形成する工程とを備えた半導体装置の製造方法にお
   いて、前記ゲート電極表面に酸化膜を形成する工程と、
   ついでこの酸化膜に窒素を含有させる工程と、その後こ
   の窒素含有の酸化膜表面に絶縁膜を堆積する工程とを具
   備する事を特徴とする半導体装置の製造方法。
4. （４）前記窒化された酸化膜表面を酸化する事を特徴と
   する請求項３記載の半導体装置の製造方法。
5. （５）前記窒化する工程は、窒素原子及び弗素原子含有
   の雰囲気中で行う事を特徴とする請求項３記載の半導体
   装置の製造方法。