JP2004247528A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】窒素を含有する酸化膜をゲート絶縁膜に用いたＭＯＳトランジスタにおいて、ＮＢＴＩ現象の発生を抑制することが可能な半導体装置の製造方法を提供する。
【解決手段】基板１上に窒素を含有する酸化膜をゲート絶縁膜１１として形成する。酸素を含有する雰囲気中においてゲート絶縁膜１１をアニール処理する。酸素を含まない不活性な雰囲気中においてゲート絶縁膜１１をアニール処理する。これらの２回のアニール処理が施されたゲート絶縁膜１１上に電極膜１３を形成し、電極膜１３のパターニングによるゲート電極の形成、ＬＤＤの形成、サイドウォール絶縁膜の形成、ソース・ドレインの形成を行う。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特には微細化が進んだＭＯＳ型の半導体装置におけるゲート絶縁膜の製造方法に関する。
【０００２】
【従来の技術】
半導体装置の高集積化および高機能化の要求にともない、ＭＯＳ型シリコン半導体装置においては、ムーアのスケーリング則に沿ったデバイス構造の微細化が推し進められている。近年、ＣＭＯＳ構成の半導体装置においては、このような微細化によるデバイス特性向上の限界を打破するため、Ｐ型ＭＯＳトランジスタ（以下ＰＭＯＳ）にはＰ型不純物を含んだゲート電極を用い、Ｎ型ＭＯＳトランジスタ（以下ＮＭＯＳ）にはＮ型不純物を含んだゲート電極を用いる、いわゆるデュアル・ゲート構造が適用されている。
【０００３】
しかしながら、デュアル・ゲート構造を有する半導体装置においては、ＰＭＯＳのゲート電極中にＰ型不純物として含有されているボロン（Ｂ）が、デバイス構造の微細化にともなって薄膜化したゲート絶縁膜を突きぬけて基板に拡散することにより、キャリアの移動度の低下や固定電荷の増大等のデバイス特性に対する悪影響が生じることが知られている。
【０００４】
そこで、デュアル・ゲート・プロセスにおいては、ボロンの突き抜けを抑制するためにゲート絶縁膜を窒化することが広く行われており、デバイス特性を劣化させないための窒素濃度の工夫等も行われている（例えば下記特許文献１参照）。
【０００５】
【特許文献１】
特開２００１−２９１８６５
【０００６】
【発明が解決しようとする課題】
ところが、ゲート絶縁膜に窒素を導入することで、新たにＮＢＴＩ（Ｎｅｇａｔｉｖｅ−Ｂｉａｓ−Ｔｅｍｐｅｒａｔｕｒｅ−Ｉｎｓｔａｂｉｌｉｔｙ）と呼ばれる現象が生じることが問題となってきている。ＮＢＴＩは、ゲート絶縁膜中の窒素が、熱拡散によって基板界面に到達してホールのトラップとなって、正の固定電荷またはキャリアの散乱因子となり、ＰＭＯＳにおけるキャリアの移動度や閾値が徐々に変動する現象であり、半導体装置の寿命を著しく低下させる要因にもなっている。
【０００７】
そこで本発明は、上述したゲート絶縁膜に窒素を導入したＭＯＳトランジスタにおいて、ＮＢＴＩ現象の発生を抑制することが可能な半導体装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
このような目的を達成するための本発明の半導体装置の製造方法は、次の手順で行うことを特徴としている。先ず、第１工程では、基板上に窒素を含有する酸化膜をゲート絶縁膜として形成する。その後、第２工程では、酸素を含有する雰囲気中においてゲート絶縁膜をアニール処理する。また、第２工程と前後して行われる第３工程では、酸素を含まない不活性な雰囲気中において前記ゲート絶縁膜をアニール処理する。以上の後、第４工程では、２回のアニール処理が施されたゲート絶縁膜上に電極膜を形成する。
【０００９】
このような製造方法では、窒素を含む酸化膜からなるゲート絶縁膜を、酸素を含有する雰囲気中でアニール処理することで、窒化の導入によってゲート絶縁膜中に生成されるＯＨ基などのホールのトラップが、当該ゲート絶縁膜中から排出される。これと共に、基板とゲート絶縁膜との界面の構造の乱れが回復されるため、界面順位が低減される。また、このゲート絶縁膜を、酸素を含まない不活性な雰囲気中においてアニール処理することで、ゲート絶縁膜中に存在する結合の不安定な窒素がゲート絶縁膜の外部に排出される。またこれと共に、結合の不安定な窒素とゲート絶縁膜を構成する酸化物との結合状態の安定化が図られる。これにより、ホールのトラップに寄与する不安定な窒素（正の固定電荷）が、ゲート絶縁膜中から除外される。
【００１０】
【発明の実施の形態】
以下、本発明の半導体装置の製造方法を、図１，図２の断面工程図に基づいて詳細に説明する。ここでは、デュアル・ゲート構造を有するＣＭＯＳ構成の半導体装置の製造に本発明を適用した実施の形態を説明する。
【００１１】
先ず、図１（ａ）に示すように、単結晶シリコンからなる基板１上にフィールド酸化膜（素子分離領域）３を形成し、基板１の表面側をＮＭＯＳ領域ａとＰＭＯＳ領域ｂとに分離する。次に、基板１の露出表面に犠牲酸化膜５を形成し、この犠牲酸化膜５を介してのイオン注入により、ＮＭＯＳ領域ａにｐ−ウェル７を形成し、ＰＭＯＳ領域にｎ−ウェル９を形成する。そして、ＮＭＯＳ領域ａとＰＭＯＳ領域ｂとにそれぞれ閾値制御のための不純物をイオン注入によって導入する。
【００１２】
以上の一連の工程を、通常のＣＭＯＳプロセスを適用して行った後、図１（ｂ）に示すように、基板１表面の犠牲酸化膜（５）を剥離し、基板１表面を露出させる。
【００１３】
その後、図１（ｃ）、図１（ｄ）に示すように、基板１上に窒素を含む酸化膜（いわゆる酸窒化シリコン膜）からなるゲート絶縁膜１１を形成する。このようなゲート絶縁膜１１の形成は、例えば次の▲１▼〜▲３▼のいずれかの方法によって行われる。
【００１４】
▲１▼の方法は、先ず、図１（ｃ）に示すように、窒素を含まない酸化膜（酸化シリコン膜）１０を形成する。その後、プラズマ窒化処理を行うことで酸化膜１０中に窒素を導入し、図１（ｄ）に示すように酸窒化シリコンからなるゲート絶縁膜１１を形成する。
【００１５】
▲２▼の方法は、先ず、図１（ｃ）に示すように、窒素を含まない酸化膜（酸化シリコン膜）を形成する。その後、一酸化窒素（ＮＯ）ガスまたは一酸化二窒素（Ｎ２Ｏ）ガス雰囲気中においてアニール処理を行うことにより、図１（ｄ）に示すように酸化膜を窒化させた酸窒化シリコンからなるゲート絶縁膜１１を形成する。このアニール処理は、ファーネスアニールおよびＲＴＡ（Ｒａｐｉｄ−Ｔｈｅｒｍａｌ−Ａｎｎｅａｌｉｎｇ）のいずれかの処理であって良い。
【００１６】
▲３▼の方法は、ＮＯガスまたはＮ２Ｏガス雰囲気中でのファーネス酸化（オキシデーション）によって、図１（ｄ）に示すように、基板１表面を窒化酸化させて酸窒化シリコンを成長させ、これをゲート絶縁膜１１とする。
【００１７】
以上のいずれか１つの方法によって、基板１の表面に酸窒化シリコンからなるゲート絶縁膜１１を形成した後、本発明に特徴的な第１のアニール処理と第２のアニール処理との２回のアニール処理を行う。尚、第１のアニール処理と第２のアニール処理とは、どちらを先に行っても良い。
【００１８】
まず、第１のアニール処理は、酸素を含む雰囲気中で行う。このアニール処理は、例えばＲＴＡやファーネスアニールによって行われる。ところで、このアニール処理においては、ゲート絶縁膜１１と基板１との界面において酸化が進む。このため、本第１のアニール処理は、この酸化によるゲート絶縁膜１１の厚膜化とゲート絶縁膜１１中における窒素の偏析とが抑えられるように、処理雰囲気中における酸素の圧力条件と温度条件を適宜設定して行われることとする。
【００１９】
このような条件設定の一例として、ＲＴＡを行う場合は、６．６６×１０２Ｐａ〜１．３３×１０４Ｐａに減圧した酸素ガス雰囲気内において、９００℃〜１０００℃で３０秒程度の処理を行う。これにより、酸化によるゲート絶縁膜１１の膜厚増加は０．５ｎｍ以下に抑えられる。
【００２０】
また、第１のアニール処理は、窒素または不活性ガスなどＳｉとの反応性を持たない不活性なガスを酸素ガスと混合した混合ガス雰囲気中で行っても良い。この場合、処理雰囲気は減圧状態でも良いし、常圧状態であっても良く、酸素ガスと不活性なガスとの分圧と温度条件とによって、上述した酸化によるゲート絶縁膜１１の厚膜化とゲート絶縁膜１１中における窒素の偏析とを抑えることとする。
【００２１】
一方、第２のアニール処理は、酸素を含まない不活性な雰囲気中で行う。このアニール処理は、例えばＲＴＡやファーネスアニールによって行われる。ここで、酸素を含まない不活性な雰囲気とは、酸化によるゲート絶縁膜１１の膜厚増加が起こらない程度の不活性な雰囲気であることとする。したがって、処理雰囲気は、窒素ガスやアルゴン等の不活性ガスの減圧または常圧雰囲気、さらには真空雰囲気であることとする。そして、ゲート絶縁膜１１の膜厚増加が起こらない範囲であれば微量の酸素を含んでいても良く、例えば使用するガスに製造上混入する不純物としての１０ｐｐｂ（体積ｐｐｂ）以下の微量酸素を含んでいてもよい。
【００２２】
また、この第２のアニール処理は、ここで形成されるＭＯＳトランジスタの特性を維持するために、ゲート絶縁膜１１中の窒素が大きく再分布することのない温度範囲で行うこととする。このため、第２のアニール処理は、９００℃〜１２００℃の範囲で行うこととする。
【００２３】
このような第２のアニール処理の一例としては、例えばＲＴＡを行う場合には、減圧した窒素雰囲気内において、１０００℃で２０秒程度の処理を行う。
【００２４】
尚、以上説明した第１のアニール処理と第２のアニール処理とは、同一の処理室内において連続して行っても良いし、別の装置で別々に処理してもよい。また、第１のアニール処理と第２のアニール処理との間で、基板１を大気開放しても良いし、洗浄などの他の工程をいれても良い。
【００２５】
そして以上の２回のアニール処理が終了した後、図２（ｅ）に示すように、基板１上の全面に例えばポリ・シリコンからなる電極膜１３として形成する。
【００２６】
次に、図２（ｆ）に示すように、電極膜１３を所望のパターンに加工してゲート電極１４を形成する。この際、フォトリソグラフィ工程によって形成したレジストパターン（図示省略）をマスクにして電極膜１３をパターンエッチングし、エッチング終了後にレジストパターンを除去する。
【００２７】
次いで、図２（ｇ）に示すように、ゲート電極１４およびここでの図示を省略したレジストパターンをマスクにしたイオン注入により、ＮＭＯＳ領域ａとＰＭＯＳ領域ｂとにＬＤＤ拡散層１５ａ，１５ｂを形成するための不純物を導入する。この際、ＮＭＯＳ領域ａにはＮ型不純物としてリン（Ｐ）を導入し、ＰＭＯＳ領域ｂにはＰ型不純物としてボロン（Ｂ）を導入する。その後、各ゲート電極１４の側壁に、例えば酸化シリコンからなるサイドウォール絶縁膜１７を形成する。尚、このサイドウォール絶縁膜１７を形成する際の酸化シリコン膜のエッチバック工程で、基板１上のゲート絶縁膜１１が除去される。
【００２８】
次に、ゲート電極１４、サイドウォール絶縁膜１７およびここでの図示を省略したレジストパターンをマスクにしたイオン注入により、ＮＭＯＳ領域ａとＰＭＯＳ領域ｂとにソース／ドレイン拡散層１９ａ，１９ｂを形成するための不純物を導入する。この際、例えばＮＭＯＳ領域ａにはＮ型不純物としてリン（Ｐ）を導入し、ＰＭＯＳ領域ｂにはＰ型不純物としてボロン（Ｂ）を導入する。
【００２９】
また、以上のような２回のイオン注入により、ＮＭＯＳ領域ａのゲート電極１４ａ内にＮ型不純物としてリン（Ｐ）を導入し、ＰＭＯＳ領域ｂのゲート電極１４ｂ内にＰ型不純物としてボロン（Ｂ）を導入する。
【００３０】
以上により、基板１の表面側に、ＮＭＯＳ２１ａとＰＭＯＳ２１ｂとを設けてなる半導体装置２３を形成する。この半導体装置２３は、ＮＭＯＳ２１ａのゲート電極１４ａにＮ型不純物が導入され、ＰＭＯＳ２１ｂのゲート電極１４ｂにＰ型不純物が導入されたデュアル・ゲート構造になる。
【００３１】
以上説明した製造方法によれば、図１（ｄ）を用いて説明したように、酸窒化シリコンからなるゲート絶縁膜１１を形成した後、このゲート絶縁膜１１に対して酸素を含有する雰囲気中でアニール処理（第１のアニール処理）を施すことで、窒素の導入によってゲート絶縁膜１１中に生成されるＯＨ基などのホールのトラップを、当該ゲート絶縁膜１１中から排出することができる。これと共に、基板１とゲート絶縁膜１１との界面の結晶状態の乱れが回復されるため、界面順位が低減される。
【００３２】
また、このゲート絶縁膜１１に対して、酸素を含まない不活性な雰囲気中においてアニール処理（第２のアニール処理）を施すことで、ゲート絶縁膜１１中に存在する結合の不安定な窒素を、ゲート絶縁膜１１の外部に排出することができる。またこれと共に、ゲート絶縁膜１１中において結合の不安定な窒素と酸化物（酸化シリコン）との結合状態の安定化を図ることができる。これにより、ホールのトラップに寄与する不安定な窒素（正の固定電荷）を、ゲート絶縁膜中から除外することができる。
【００３３】
そして、以上のような２回のアニール処理により、ゲート絶縁膜１１中からホールのトラップ因子を除去し、基板１との界面の結晶状態の乱れを回復させることで、ＮＢＴＩの発生を抑えることが可能になる。
【００３４】
特に、本実施形態で説明した本発明の製造方法によれば、製造工程や素子構造を変更することなく、すなわち製造工程に第１のアニール処理および第２のアニール処理を追加するのみで、上述したＮＢＴＩの改善が可能である。
【００３５】
また、これにより、半導体装置を高信頼性（長寿命）化することができる。つまり、ＮＢＴＩによるＭＯＳトランジスタの特性変動を小さくできるので、特性変動により装置が動作しなくなるまでの寿命が長く、安定して動作する半導体装置を製造できる。
【００３６】
またさらに、半導体装置を高性能化することができる。つまり、ＭＯＳトランジスタの特性変動が大きいと、変動した後も動作するようにマージンを大きくとって設計する必要がある。マージンを大きく取って設計すると、デバイスの性能は劣化する。このため、特性変動の小さなＭＯＳトランジスタを用いることにより、高性能の（例えば高速な）デバイスの設計及び製造が可能となる。
【００３７】
以上実施形態においては、本発明をＣＭＯＳ構成の半導体装置の製造方法に適用した場合を説明した。しかし、本発明は、窒素を含有する酸化膜をゲート絶縁膜に用いた半導体装置に広く適用可能であり、ＮＢＴＩの発生防止といった同様の効果を得ることが可能になる。
【００３８】
【発明の効果】
以上説明したように本発明の半導体装置の製造方法によれば、窒素を含有する酸化膜からなるゲート絶縁膜に対して、酸素を含有する雰囲気中と酸素を含まない不活性な雰囲気中とにおいて２回のアニール処理を施すようにしたことで、製造工程や素子構造を変更することなく、ゲート絶縁膜中からホールのトラップ因子を除去し、基板との界面における結晶状態の乱れを回復させてＮＢＴＩの発生を抑えることが可能になる。
【図面の簡単な説明】
【図１】本発明の製造方法を説明するための断面工程図（その１）である。
【図２】本発明の製造方法を説明するための断面工程図（その２）である。
【符号の説明】
１…基板、１１…ゲート絶縁膜、１３…電極膜

Claims (3)

  1. 基板上に窒素を含有する酸化膜をゲート絶縁膜として形成する第１工程と、
    酸素を含有する雰囲気中において前記ゲート絶縁膜をアニール処理する第２工程と、
    酸素を含まない不活性な雰囲気中において前記ゲート絶縁膜をアニール処理する第３工程と、
    前記２回のアニール処理が施されたゲート絶縁膜上に電極膜を形成する第４工程とを行う
    ことを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記第２工程の酸素を含有する雰囲気は、減圧された酸素ガス雰囲気か、または酸素ガスと不活性なガスとを混合してなる雰囲気である
    ことを特徴とする半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、
    前記第３工程は、９００℃以上、１２００℃以下の温度で行われる
    ことを特徴とする半導体装置の製造方法。
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