JP2006156995A - 絶縁膜形成方法およびコンピュータ記録媒体 - Google Patents

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Abstract

【課題】酸化膜に対してプラズマ窒化処理し,その後アニール処理して絶縁膜を形成するにあたり,膜厚の増大を抑えて,ON電流特性を劣化させず,しかもNBTI特性の劣化を抑えることのできる絶縁膜形成方法を提供する。
【解決手段】基板上の酸化膜に対してプラズマ窒化処理し,その後当該基板を処理容器51内でアニール処理して絶縁膜を形成する方法において,667Pa以下の低圧力の下でアニール処理を行う。アニール処理は5秒〜45秒間行われる。プラズマ窒化処理の際には,多数の透孔が形成されている平板アンテナを用いたマイクロ波プラズマによってプラズマ窒化処理する。
【選択図】図2

Description

絶縁膜の形成方法およびコンピュータ記録媒体に関するものである。
最近の半導体デバイス,例えばMOSFETのゲート絶縁膜においては,いわゆるボロンの突き抜け現象を防止するため,酸窒化膜が採用されている。酸窒化幕の形成にあたっては,酸化膜に対してプラズマ窒化処理することによって行われることが多い。
ところで,近年はMOSFET自体が極めて微細化されてきており,当該微細化に伴ってゲート絶縁膜を極薄膜領域(1.0nm付近)に制御するようになってきている。そうするとそのような薄膜の絶縁膜においては,トランジスタON電流の劣化,動作速度の低下が懸念される。
かかる点に鑑みて,従来は,絶縁膜をプラズマ窒化処理した際のダメージを回復するために,その後にアニール処理を行っている(特許文献1)。
しかしながら,従来のアニール処理は,ほぼ大気圧雰囲気で行われる,いわゆる「強いアニール処理」であり,そのために当該アニール処理によって界面に酸素が拡散し,絶縁膜の膜厚が増大して動作速度が遅くなったり,特にPMOSFETにおいて顕著であるNBTI(Negative Bias Temperature Instability:負電圧高温ストレス時の不安定性)特性も劣化するおそれがあった。
本発明は,かかる点に鑑みてなされたものであり,膜厚の増大を抑えて,例えばソース−ドレイン間のON電流特性を劣化させず,しかもNBTI特性の劣化を抑えることのできる絶縁膜形成方法を提供することを目的としている。
前記目的を達成するため,本発明によれば,基板上の酸化膜に対してプラズマ窒化処理し,その後当該基板をアニール処理して絶縁膜を形成する方法において,前記アニール処理は,667Pa(5Torr)以下の圧力の下で行われることを特徴としている。
このようにプラズマ窒化処理後のアニール処理を667Pa以下の減圧された雰囲気で行う,いわばライトアニールで行うことにより,膜厚の増大を防止することができる。またトランジスタON電流特性,動作速度を向上させることができる。
前記減圧下のアニール処理は,667Pa(5Torr)以下が好ましい。また酸素分圧は,好ましくは,13.33〜133.3Pa(0.1〜1.0Torr),より好ましく40〜94Pa(0.3〜0.7Torr)付近で行うのが良い。
アニール時間は,5秒〜40秒間がよい。
さらにアニール処理自体も,急激なスパイク状のアニールよりは次のような加熱工程が好ましい。すなわちアニール処理を,第1のアニール処理工程と,その後引き続いて行われる第2のアニール処理工程とに分け,第1のアニール処理工程は,アニール温度が600℃〜700℃でアニール時間が1〜40秒,第2のアニール処理工程は,アニール温度が950℃〜1150℃でアニール時間が5〜60秒とすることが好ましい。
さらにアニール処理の前処理ともいえるプラズマ窒化処理については,多数の透孔が形成されている平板アンテナを用いたマイクロ波プラズマによってプラズマ窒化処理することが好ましい。これによって,プラズマ窒化処理の際のダメージをより抑えることができ,その後の弱いアニール処理によってSi/SiO界面を平坦化し,トラップ(空孔)を減少させることができる。
本発明によれば,膜厚の増大を抑え,ON電流特性を劣化させず,しかもNBTI特性の劣化を抑えることが可能である。
以下,本発明の実施の形態について説明する。図1は,本実施の形態にかかるゲート絶縁膜の形成方法を実施するためのプラズマ処理装置1の縦断面の様子を示しており,このプラズマ処理装置1は例えばアルミニウムからなる,上部が開口した有底円筒状の処理容器2を備えている。処理容器2は接地されている。この処理容器2の底部には,基板として例えば半導体ウエハ(以下ウエハという)Wを載置するための載置台としてのサセプタ3が設けられている。このサセプタ3は例えば窒化アルミニウムからなり,その内部には,ヒータ4aが設けられている。ヒータ4aは例えば抵抗体で構成することができ,処理容器2の外部に設けられた交流電源4からの電力の供給によって発熱し,サセプタ3上のウエハを所定温度に加熱することができる。
処理容器2の底部には,真空ポンプなどの排気装置11によって処理容器2内の雰囲気を排気するための排気管12が設けられている。また処理容器2の側壁には,処理ガス供給源からの処理ガスを処理容器2内に供給するためのガス導入部13が設けられている。本実施の形態においては,処理ガス供給源として,アルゴンガス供給源15,窒素ガス供給源16が用意され,各々バルブ15a,16a,マスフローコントローラ15b,16b,そしてバルブ15c,16cを介して,ガス導入部13に接続されている。
処理容器2の上部開口には,気密性を確保するためのOリングなどのシール材14を介して,たとえば石英ガラスの誘電体からなる透過窓20が設けられている。石英ガラスに代えて,他の誘電体材料,たとえばAlN,Al,サファイア,SiN,セラミックスを使用してもよい。この透過窓20によって,処理容器2内に,処理空間Sが形成される。透過窓20は,平面形態が円形である。
透過窓20の上方には,アンテナ部材,例えば円板状のスロットアンテナ30が設けられており,さらにこのスロットアンテナ30の上面には誘電体からなる遅波板31,遅波板31を覆うアルミニウムなどの金属製のアンテナカバー32が設けられている。アンテナカバー32には,透過窓20,スロットアンテナ30等を冷却する冷却部が設けられている。スロットアンテナ30は,導電性を有する材質,たとえば銅の薄い円板からなり,表面に,例えば金メッキ又は銀メッキされている。さらにスロットアンテナ30には,透孔としての多数のスリット33が,例えば渦巻状や同心円状に整列して形成されており,いわゆるラジアルラインスロットアンテナを構成している。なお透孔の形状自体は,そのようなスロット状に限らず種々の形態の孔を適用することが可能である。
遅波板31の中心には,導電性を有する材質,たとえば金属によって構成され,スロットアンテナ30に接続された,内側導体35aの円錐形(ラッパ状)の端部34が配置されている。内側導体35aとその外側に位置する外管35bとによって同軸導波管35が構成される。同軸導波管35は,マイクロ波供給装置36で発生させた,たとえば2.45GHzのマイクロ波を,矩形導波管38,負荷整合器37,同軸導波管35,端部34,遅波板31を介してスロットアンテナ30に均一に伝播させ,スロットアンテナ30から透過窓20を介して,処理容器2内に均一に導入させる。そしてそのエネルギーによって処理容器2内の透過窓20の下面に電磁界が形成され,ガス導入部13によって処理容器2内に供給された処理ガスを均一にプラズマ化し,サセプタ3上のウエハWに対して,均一なプラズマ処理,たとえばプラズマ窒化処理が行われる。
ガス導入部13より下方の処理容器2の内壁表面には,石英ライナー43が設けられており,処理容器2内にプラズマが発生した際にスパッタリングによって処理容器2内壁表面からメタルコンタミネーションが発生するのが防止されている。また処理容器2の前記ガス導入部13の下方には,側壁5の石英ライナー43によって支持されたシャワープレート41が水平に配置されている。このシャワープレート41は,誘電体,例えば石英材によって構成され,多数の透孔42が面内均一に形成されている。このシャワープレート41によって,処理容器2内の処理空間は,上方処理空間S1,下方処理空間S2に仕切られている。そしてこのシャワープレート41によって,上方処理空間S1で発生したイオンをトラップしてラジカルのみを通過させることができる。これによりイオンダメージを抑制することができる。シャワープレート41は,例えばAl,サファイア,AlN,SiN等で構成しても良く,アルカリ金属,アルカリ土類金属をはじめとする金属等のコンタミネーションを発生させない材質であれば,どのような誘電体を用いてもよい。処理容器2の側壁には,ウエハWを搬入出するためのゲートバルブGが設けられている。
上記構成を有するプラズマ処理装置1は,制御装置71によって制御されている。制御装置71は,中央処理装置72,支持回路73,及び関連した制御ソフトウエアを含む記憶媒体74を有している。この制御装置71は,例えばノズル13からのガスの供給,停止,流量調整,ヒータ4aの温度調節,排気装置11の排気,さらにはマイクロ波供給装置36などを制御し,プラズマ処理装置1においてプラズマ処理が実施される各プロセスにおける必要な制御を行っている。
制御装置71の中央処理装置72は,汎用コンピュータのプロセッサを用いることができる。記憶媒体74は,例えばRAM,ROM,フレキシブルディスク,ハードディスクをはじめとした各種の形式の記憶媒体を用いることができる。また支持回路73は,各種の方法でプロセッサを支持するために中央処理装置72と接続されている。
プラズマ処理装置1は以上の構成を有しており,他の酸化処理装置よって表面にシリコン酸化膜が形成されたウエハWに対して,プラズマ窒化処理を行う。酸化膜自体については,例えば水蒸気雰囲気内で900℃〜1100℃で熱処理して形成された,いわゆる熱酸化膜と,例えばプラズマ処理装置で酸化処理した,プラズマ酸化膜等,種々の酸化膜に対して本発明は適用可能である。かかる場合,例えばマイクロ波を用いたプラズマ酸化処理による酸化膜は,前記したプラズマ処理装置1と同様な装置を用いて,酸素と共にアルゴンやクリプトンなどの不活性ガスをプラズマ化して酸素ラジカルによって酸化処理するものであり,ダメージの小さい酸化膜が形成できる。したがって後述の実施の形態におけるマイクロ波を用いたプラズマ窒化処理と,二段アニールと組み合わせることにより,きわめて好適な絶縁膜を形成することが可能である。
プラズマ窒化処理する際には,処理容器2内のサセプタ3上にウエハWを載置し,ガス導入部13から所定の処理ガス,例えばアルゴンガス/窒素ガスの混合ガスを処理容器2内に供給しつつ,排気管12から排気して処理空間S内を所定の圧力に設定する。そしてヒータ4aによってウエハWを所定の温度に加熱して,マイクロ波供給装置36によってマイクロ波を発生させて,処理容器2内の前記処理ガスをプラズマ化することにより,ウエハW上のシリコン酸化膜に対して,プラズマ窒化処理が行われ,Si−O結合が切断され,SiとNが結合したSi−Nが形成される。しかもスロットアンテナ30を介したマイクロ波からのエネルギーによって,透過窓20の下面の処理空間S内に電磁界を発生させて,処理ガスをプラズマ化するので,0.7eV〜2.0eVの低電子温度,1011〜1013cm−3の高密度プラズマによって,下地膜へのダメージの少ない均一なプラズマ窒化処理が行え,良質なSiN膜が形成される。
プラズマ窒化処理の条件は,例えば処理空間S内の圧力については,1〜50Pa,好ましくは7〜12Pa,ウエハWの温度については,100〜400℃,好ましくは200℃〜400℃,マイクロ波供給装置36のパワーの出力については,500〜5000W,好ましくは1000〜2000Wが適当である。
次に本発明の実施の形態にかかるアニール処理を実施するためのアニール装置について説明する。本発明においてアニール処理は,種々のアニール装置が使用できるが,例えば図2に示したランプアニール方式のアニール装置51を使用することができる。
このアニール装置51は,処理容器52の内部上方に,透明な石英ガラス板53が水平に渡され,蓋部54と石英ガラス板53との間の空間には,加熱源として例えばランプ54が配置されている。ランプ54は,電源54aからの電力の供給によって作動し,処理容器52内のウエハWを所定の温度に加熱する。処理容器52の底部は,排気装置55に通ずる排気口56が形成されている。処理容器2の側壁における石英ガラス板53の下方には,ガス供給口57が設けられている。処理容器52の側壁には,ウエハWの搬入出用のゲートバルブGが設けられている。
ガス供給口57には,処理ガス供給源である窒素ガス供給源58,酸素ガス供給源59が接続されており,各々バルブ58a,59a,マスフローコントローラ58b,59b,そしてバルブ58c,59cを介して,処理容器52内に所定流量の窒素ガスと酸素ガスを供給することが可能になっている。ウエハWは,処理容器2の底部に設置された支持ピン60上に載置される。
上記構成を有するアニール装置51は,制御装置61によって制御されている。制御装置61は,中央処理装置62,支持回路63,及び関連した制御ソフトウエアを含む記録媒体64を有している。この制御装置61は,例えば窒素ガス供給源58,酸素ガス供給源59の各バルブ58a,59a,マスフローコントローラ58b,59b,バルブ58c,59cを制御して,ガス供給口57からのガスの供給,停止,流量調整,ランプ54による加熱温度の調節,排気装置55による処理容器2内の排気などを制御し,アニール装置51においてアニール処理が実施される各プロセスにおける必要な制御を行っている。
制御装置61の中央処理装置62は,汎用コンピュータのプロセッサを用いることができる。記録媒体64は,例えばRAM,ROM,フレキシブルディスク,ハードディスクをはじめとした各種の形式の記憶媒体を用いることができる。また支持回路63は,各種の方法でプロセッサを支持するために中央処理装置62と接続されている。なおこの制御装置は61,プラズマ処理装置1を制御している制御装置71と共用してもよい。
かかるアニール装置51において,プラズマ窒化処理後のウエハWに対して,アニール処理が行われる。処理条件としては,例えばガス供給口57からN/Oの混合ガスが供給され,また処理容器2内は例えば133Pa(1Torr)程度に減圧され,ウエハWは1000℃程度に加熱される。なお処理ガスとしては,その他に,例えば少なくとも酸素を含むガスであり,酸素分圧を下げるためたとえば窒素ガスで希釈して用いるのがよい。さらにはアンモニア,水素を添加して使用できる。またアルゴンガス等の不活性ガスで希釈してもよい。
前出プラズマ処理装置1,アニール装置51は,たとえば図3に示したように,マルチチャンバータイプの処理システム100に搭載される。この処理システムシステム100は,たとえば2台のプラズマ処理装置1と2台のアニール装置51を有している。もちろんプラズマ処理装置1,アニール装置51を各1台ずつとし,その他に他の処理装置を組み入れてもよい。
これらプラズマ処理装置1,アニール装置51は,平面形態が六角形をなすウエハ搬送室105の4つの辺にそれぞれ対応して設けられている。また,ウエハ搬送室105の他の2つの辺には,それぞれロードロック室106,107が設けられている。これらロードロック室106,107の,ウエハ搬送室105と反対側には,ウエハ搬入出室108が設けられており,ウエハ搬入出室108の,ロードロック室106,107と反対側には,ウエハWを収容可能な3つのフープ(FOUP)Fを取り付けるポート109,110,111が設けられている。
プラズマ処理装置1,アニール装置51,およびロードロック室106,107は,図3に示すように,ウエハ搬送室105の各辺に,ゲートバルブGを介して接続され,これらは各ゲートバルブGを開放することによりウエハ搬送室105と連通され,各ゲートバルブGを閉じることによりウエハ搬送室105から遮断される。またロードロック室106,107のウエハ搬入出室8に接続される部分にもゲートバルブGが設けられており,ロードロック室106,107は,ゲートバルブGを開放することによりウエハ搬入出室108に連通され,これらを閉じることによりウエハ搬入出室108から遮断される。
ウエハ搬送室105内には,プラズマ処理装置1,アニール装置51,およびロードロック室106,107に対して,被処理体であるウエハWの搬入出を行うウエハ搬送装置112が設けられている。このウエハ搬送装置112は,ウエハ搬送室105の略中央に配設されており,回転および伸縮可能な回転・伸縮部113の先端にウエハWを保持する2つのブレード114a,114bを有している。これら2つのブレード114a,114bは互いに反対方向を向くように回転・伸縮部13に取り付けられている。なお,このウエハ搬送室105内は所定の真空度に保持されるようになっている。
ウエハ搬入出室108の天井部にはHEPAフィルタ(図示せず)が設けられており,このHEPAフィルタを通過した清浄な空気がウエハ搬入出室108内にダウンフロー状態で供給され,大気圧の清浄空気雰囲気でウエハWの搬入出が行われるようになっている。ウエハ搬入出室108のフープF取り付け用の3つのポート109,110,111には,それぞれシャッター(図示せず)が設けられており,これらポート109,110,111にウエハWを収容したフープ,または空のフープが直接取り付けられ,取り付けられた際にシャッターが外れて外気の侵入を防止しつつウエハ搬出入室108と連通するようになっている。また,ウエハ搬入出室108の側面にはアライメントチャンバー115が設けられており,そこでウエハWのアライメントが行われる。
ウエハ搬入出室108内には,フープFに対するウエハWの搬入出およびロードロック室106,107に対するウエハWの搬入出を行うウエハ搬送装置116が設けられている。このウエハ搬送装置116は,多関節アーム構造を有しており,フープFの配列方向に沿ってレール118上を走行可能となっており,その先端のハンド117上にウエハWを載せてその搬送を行う。
このような処理システム100においては,まず,大気圧の清浄空気雰囲気に保持されたウエハ搬入出室108内のウエハ搬送装置116により,いずれかのフープFからウエハWを一枚取り出してアライメントチャンバー115に搬入し,ウエハWの位置合わせが行なわれる。次いで,ウエハWはロードロック室106,107のいずれかに搬入され,そのロードロック室内を真空引きした後,ウエハ搬送室105内のウエハ搬送装置112により,当該ロードロック室内のウエハWが取り出され,当該ウエハWはプラズマ処理装置1に搬入され,所定のプラズマ窒化処理がなされる。
プラズマ窒化処理がなされたウエハWは,ウエハ搬送室105内のウエハ搬送装置112によって,プラズマ処理装置1から搬出され,ウエハ搬送室105内に一旦戻された後,ウエハ搬送装置112により,アニール装置51内に搬入され,後述の実施の形態にかかるアニール処理がなされる。したがって,プラズマ窒化処理を行ったプラズマ処理装置1からアニール処理を行うアニール装置51へと,大気に曝されることなく減圧雰囲気の中で搬送され,プラズマ窒化処理と,次処理であるアニール処理とが連続して行える。
アニール処理された後のウエハWは,ウエハ搬送装置112によってロードロック室106,107のいずれかに搬入される。そして当該ロードロック室が大気圧に戻された後,ウエハ搬入出室108内のウエハ搬送装置116によって当該ロードロック室内のウエハWが取り出され,フープFのいずれかに収容される。このような動作は,少なくとも1枚以上,たとえば1ロットのウエハWに対して行なわれ,1セットの処理が終了する。
次に本実施の形態にかかる絶縁膜形成方法について説明する。まず既述したプラズマ処理装置1を用いて,ウエハW上のシリコン酸化膜に対して,プラズマ窒化処理が行われ,SiON膜が形成される。ついでそのようなプラズマ窒化処理が終わったウエハWはアニール装置51の処理容器52内に搬入され,支持ピン60上に載置される。
次いで排気口56から排気されていき,処理容器52内に処理ガス供給源から所定の処理ガスが供給される。本実施の形態では,窒素ガス/酸素ガスの混合ガスを所定流量流されるが,そのときの酸素分圧は66.7Pa(0.5Torr)として,処理容器51内の圧力が667Pa(5Torr)に維持するようにした。好ましくは,13.3Pa〜93.3Paの酸素分圧で,絶縁膜の増膜がなく,ON電流特性(Ion),相互コンダクタンス(Gm:ゲート電圧の変化に対するドレイン電流の変化の割合)が良好なゲート絶縁膜が形成される。
次にアニール温度,アニール時間について詳細に説明する。本実施の形態では,図4に示したシーケンスによって熱処理された。すなわち,まず,T0〜T1は,アニール温度K1まで昇温する(第1の昇温工程)。T0〜T1は,例えば30℃/秒,好ましくは1〜60℃/秒で昇温し,温度K1に達したら,ウエハWの温度をこのアニール温度K1に維持する。T1〜T2までは第1のアニール処理工程が行われる。この場合,T1〜T2の時間は1〜40秒,好ましくは20〜40秒がよく,アニール温度K1は600℃〜700℃が好ましい。ついで,T2〜T3(第2の昇温工程)の時間でウエハWをアニール温度K2にまで昇温させる。本実施の形態では,T2〜T3の期間までの昇温レートは100℃/秒とした。アニール温度K2は,950℃〜1150℃が好ましい。そしてこのアニール温度K2に維持する第2のアニール処理工程を,T3〜T4の期間まで実施する。T3〜T4は1〜40秒,好ましくは5〜30秒がよい。昇温工程は,アニール処理に含めてもよい。
アニール処理する場合,一気に1000℃まで昇温すると,ウエハWの反りやスリップなどのサーマルバジェットのダメージが発生するので,前記したように,第1のアニール処理工程で低温アニールし,第2のアニール処理工程で高温アニールすることで,良好なアニール処理が行える。
そして第2のアニール処理工程が終了すると,まずウエハWの温度を,T4〜T5(第1の降温工程)の期間において例えば600℃まで急速に下げる。その後T5以降において穏やかに降温させる(第2の降温工程)。
次に実際に発明者らが行ったアニール処理の結果(実施の形態にしたがって形成された酸窒化膜の特性)を示す。このときの酸素分圧,66.75Pa(0.5Torr),第2のアニール処理工程のおけるアニール温度(K2)は,1050℃である。まず図5にはアニール時間とON電流特性(Ion)との関係を示した。これによれば,第2のアニール処理工程におけるアニール時間(T3〜T4)は5〜60秒が好ましく,さらにいえば,10秒〜40秒までのときに,ON電流特性(Ion)がほぼ最高の状態を維持していることがわかる。
アニール時間と相互コンダクタンス(Gm:ゲート電圧の変化に対するドレイン電流の変化の割合)との関係をみると,図6に示したように,第2のアニール処理工程におけるアニール時間(T3〜T4)は5〜60秒が好ましく,さらにいえば,20秒〜40秒までのときに,Gmがほぼ最高の状態を維持していることがわかる。
そしてアニール時間と膜厚(EOT:酸化膜換算膜厚)との関係をみると,図7に示したように,第2のアニール処理工程におけるアニール時間(T3〜T4)は60秒以下がよく,さらにいえば,5秒〜45秒までのときに,EOTが12〜13オングストロームとなって好ましい結果が得られる。
次に酸素分圧,窒素ガス/酸素の流量をそのままにして,第2のアニール処理工程におけるアニール時間(T3〜T4)を30秒に設定し,アニール温度(K2)を変化させた際のON電流特性の変化を図8に示した。これによれば,1050℃〜1150℃の間で,ON電流特性がほぼ最高の状態を維持していることがわかった。
以上のアニール温度が1050℃,1100℃,及びアニール時間が0,10,20,30,45秒の処理した結果の,EOTとON電流特性について図9に示した。なお図9において,各三角,四角等のシンボルのドットのカッコ内の数字は,第2のアニール処理工程におけるアニール時間を示す。すなわち例えば(5)は,5秒間アニールしたことを示している。また三角と四角は,プラズマ窒化処理の際の条件を変えたものであり,その後のアニール処理については,いずれも本発明の実施の形態に従ったものである。実施の形態Aについては,プラズマ窒化処理時のイオンエネルギーが3eV,アニール温度が1100℃,実施の形態Bについては,プラズマ窒化処理時のイオンエネルギーが5eVで,アニール温度が1050℃である。また双方ともプラズマ窒化処理後の窒素濃度はいずれも10.0原子%に制御した。
これによれば,アニール時間が10秒〜30秒の間で,膜厚を1.2nm以下に抑えつつ,しかもON電流特性は,いずれの場合も酸化膜のみの場合よりも高い数値を実現することができた。
またアニール温度が1050℃,1100℃の場合とも,アニール時間が10秒以上で,ON電流特性(Ion)が熱酸化膜(水蒸気雰囲気で熱処理によって形成された酸化膜)より良好な結果が得られた。
なおアニール温度は950℃〜1150℃が好ましく,アニール時間は,5〜60秒が好ましい。アニール処理でEOTをさらに薄くすることが可能である。EOTが1.2nm以下の場合,アニール時間は10〜60秒が好ましい。
シリコン基板上の酸化膜を窒化処理した場合,酸化膜と基板のSiとの界面に窒素が拡散されてダメージが発生するが,本発明のように窒化処理した後に,短時間のアニール処理をすることで,酸化膜とSiとの界面において再酸化されて,当該ダメージが回復して良好な界面が形成される。
次にEOTとGm特性についてみると,図10に示したように,1100℃のアニール(実施の形態A)では,Gmは酸化膜より悪くなっているが,1050℃のアニール(実施の形態B)では,10秒以上で良好な結果が得られた。したがってEOTが1.2nm以下では,アニール温度が1100℃以下で行い,アニール時間は10秒以上が好ましい。より好ましくは,アニール温度は1050℃以下である。これにより,酸化膜とシリコン界面の再酸化によって界面が良好になると考えられる。
そして膜厚が1.2nm以下で,アニール時間が10秒〜30秒のときにGmが700[μsec]という高い値を実現できた(実施の形態B)。
次に他の実施の形態について説明する。前記実施の形態のアニール処理については,図4に示したように,第1のアニール処理工程と,第2のアニール処理工程とを実施していたが,図11に示したシーケンスによって熱処理してもよい。すなわち,まず,T10〜T11の期間は,温度K11まで5〜20℃/秒で昇温し(第1の昇温工程),ここでは例えばT10から30秒でウエハWの温度がK11に達したら,例えば40秒間温度K11が保持される。すなわちこの場合,T11〜T12の時間は40秒であり,好ましくは10〜60秒がよい。またアニール温度K11は600℃〜700℃が好ましい。
ついで,T12〜T13(第2の昇温工程)の間では,昇温レートが50℃/秒,好ましくは40〜60℃/秒で,ウエハWをアニール温度K12(例えば900℃)まで上昇させる。次いでT13〜T14(第3の昇温工程)において,昇温レートを20℃/秒,好ましくは15〜35℃/秒に落としてウエハWをアニール温度K13(例えば1000℃)まで昇温させる。そして第2のアニール処理としてT14〜T15の間で,このアニール温度K13を維持する。T14〜T15は20秒,好ましくは1〜40秒がよい。第3の昇温工程の昇温レートは,第2の昇温工程の昇温レートより低くすることが好ましい。
なおかかるT14〜T15図11の熱処理時の条件は,処理容器52内の圧力が133.3Pa(1Torr)で,酸素ガス/窒素ガスの流量は,1/1slmで20秒間流した。その際,圧力は,66.7〜933.2Paが好ましく,酸素分圧は13.3〜93.3Paが好ましい。
次に図11に示したシーケンスに従ってアニール処理した際の効果について説明する。まずベースとなる酸化膜(SiO)には,膜厚が1nmで,熱酸化処理(WVG:Water Vapor Generation)によって形成された酸化膜を用いた。そしてこの酸化膜に対して,プラズマ処理装置1を用いて次の条件でプラズマ窒化処理した。すなわち,アルゴンガス/窒素ガス流量が1000/40sccmで,マイクロ波のパワーが1.5kW,処理圧力が6.67Pa(50mT)である。
次いで,この条件でプラズマ窒化処理した後のウエハWに対して,図11に示したシーケンスに従ってアニール処理した後のON電流特性(Ion N)と相互コンダクタンス(Gm)について調べた。図12は,ON電流特性(Ion N)を示し,図13は相互コンダクタンス(Gm)を示している。なお比較のために図4のシーケンスに従ってアニール処理したレシピをSE4とし,図11に示したシーケンスに従ってアニール処理したレシピをSE11として,図12,図13には各々のレシピによる結果を記載した。
その結果,まずON電流特性(Ion N)については,図12に示したように,レシピSE4の方では1.034であったのが,レシピSE11では,1.064に向上している。また相互コンダクタンス(Gm)についてみても,図13に示したように,レシピSE4の方では692.0であったのが,レシピSE11では,710.4となって向上している。
これらの結果からすれば,第2のアニール処理工程に入る昇温工程においても,図11に示したシーケンスのように,これを第2の昇温工程と第3の昇温工程との2段階に分けて昇温した方が絶縁膜の電気的特性がより向上することが確認できる。
なおアニール処理の前に行ったプラズマ窒化処理について言うと,本実施の形態で使用したプラズマ処理装置1においては,シャワープレート41を採用して,イオンをトラップしてラジカルのみを通過させるようにしているが,発明者らの知見によれば,このようなシャワープレート41を採用することが,酸化膜の表面側に高濃度の窒素を導入させることに寄与していることがわかった。
図14〜図16は,プラズマ処理装置1において透孔42を有するシャワープレート41を配備した場合と配備しない場合とのプラズマ窒化処理への影響を調べた実験データであり,まずベースとなる酸化膜(SiO)には,膜厚が1nmで,熱酸化処理(WVG)によって形成された酸化膜を用いている。
そして図14は,マイクロ波のパワーを2kW,アルゴンガス/窒素ガスの流量を1000/40sccm,ウエハWの温度を400℃にして,処理容器2内の圧力を変えて,酸化膜中の窒素濃度が11%(原子%)となるように処理時間を設定してプラズマ窒化処理を行った場合のイオンエネルギーの強さを示している。この場合,イオンエネルギーは,プラズマポテンシャル(Vp)とフローティングポテンシャル(Vf)との電位差(Vp−Vf)として示される。この図14の結果からわかるように,Si−N結合のエネルギーが3.5eVであることから,シャワープレート41を配備した方が,前記電位差(Vp−Vf)をSiOを窒化してSiを形成する上で好適な,3.0〜3.5(V)の範囲に制御しやすく,好ましい。またかかる範囲に前記電位差(Vp−Vf)を保つためには,シャワープレート41がない場合には,処理容器2内の圧力を約950mTorr,シャワープレート41がある場合には,同じく約50mTorrであることがわかった。なおSi−N結合のエネルギーが3.5eVであるから,これ以上高いエネルギーであると,生成したSiNが再び切られてしまうので,Si−N結合エネルギーの3.5eVより低いシース電圧が好ましい。
そこで,シャワープレート41がない場合とある場合とで両者のプラズマポテンシャルの条件を同一とするため,シャワープレート41がない場合には,処理容器2内の圧力を約950mTorrに設定し,シャワープレート41がある場合には,処理容器2内の圧力を約50mTorrに設定し,各々下記の共通したプラズマ条件でウエハWの酸化膜に対してプラズマ窒化処理を行ない,各々の場合の絶縁膜中のSiOとSiNの比率を絶縁膜の深さ方向に渡って調べた。
アルゴンガス/窒素ガスの流量:1000/40sccm
マイクロ波のパワー:1500W
ウエハの温度:400℃
その結果を図15,図16に示した。図15はシャワープレート41がない場合の,図16はシャワープレート41がある場合の,各々プラズマ窒化処理によって形成されたシリコン酸窒化膜の深さ方向における,シリコン酸窒化膜中のSi−O結合,及びSi−N結合の分布をXPS分析した結果を示している。各図のグラフとも,横軸は膜の深さを示し,縦軸はSi−O結合,及びSi−N結合の占める領域(比率)を示している(したがって両者を合わせると100%になる)。
これらの結果によれば,シャワープレート41がない場合には,絶縁膜となるシリコン酸窒化の表面から約0.9nmまではSi−Nの比率がSi−Oの約半分の35%前後となっている。これに対しシャワープレート41がある場合には,絶縁膜となるシリコン酸窒化の表面から約0.2〜0.4nmまではSi−Nの比率は約40%となっており,シャワープレート41がない場合よりも,より表面側にSi−Nの比率が高い特性が得られている。すなわちシャワープレート41を用いることにより,シャワープレート41がない場合よりも,より表面側にSi−Nのピークを形成することが確認できた。
これはシャワープレート41を配備することで,プラズマのイオンエネルギーが小さくなるため,窒素が膜中深くまで拡散せず,その結果表面付近の窒素濃度が高くなったためである。このように絶縁膜の表面付近にSi−Nのピークが形成されると,いわゆるボロンの突き抜けが防止され,またシリコンとシリコン酸窒化膜との界面に窒素が入らないため,Si/SiO界面が平坦に制御され,IonやGmが向上し,トランジスタなどの半導体装置の電気的特性を向上させることが可能になる。このようにシャワープレート41を用いることによって,絶縁膜が薄膜の場合でも良質なシリコン窒化膜を形成することができ,またシャワープレート41を用いてプラズマ窒化処理を行った後に,前述のアニール処理を実施することによって,さらに良質な絶縁膜を形成することが可能である。
以上のように,本発明によれば,アニール処理において,従来の大気圧下でのアニールと比べて,667Pa以下の圧力でアニール処理を行ったので,膜厚を薄く抑えてNBTI特性の劣化を抑えつつ,ON電流特性,Gm特性も向上させることができた。
実施の形態にかかる方法を実施するためのプラズマ処理装置の縦断面の説明図である。 実施の形態にかかる方法を実施するためのアニール装置の縦断面の説明図である。 実施の形態にかかる絶縁膜形成方法を実施するためのプラズマ処理装置とアニール装置が搭載されたマルチチャンバータイプの処理システムの概略構成図である。 実施の形態にかかるアニール処理のシーケンスを示す説明図である。 実施の形態によって形成された絶縁膜についてのアニール時間とON電流特性との関係を示すグラフである。 実施の形態によって形成された絶縁膜についてのアニール時間と相互コンダクタンスとの関係を示すグラフである。 実施の形態によって形成された絶縁膜についてのアニール時間と膜厚との関係を示すグラフである。 実施の形態によって形成された絶縁膜についてのアニール温度とON電流特性を示すグラフである。 実施の形態によって形成された絶縁膜についての膜厚とON電流特性との関係を示すグラフである。 実施の形態によって形成された絶縁膜についての膜厚と相互コンダクタンス特性との関係を示すグラフである。 他の実施の形態にかかるアニール処理のシーケンスを示す説明図である。 異なったレシピのアニール処理によるオン電流特性を示すグラフである。 異なったレシピのアニール処理による相互コンダクタンス特性を示すグラフである。 シャワープレートの有無による圧力と,プラズマポテンシャル−フローティングポテンシャルの電位差との関係を示すグラフである。 シャワープレートがない場合の絶縁膜の深さ方向に対するSiOとSiNの分布を示すグラフである。 シャワープレートがある場合の絶縁膜の深さ方向に対するSiOとSiNの分布を示すグラフである。
符号の説明
1 プラズマ処理装置
2 処理容器
3 サセプタ
20 透過窓
30 スロットアンテナ
33 スリット
36 マイクロ波供給装置
51 アニール装置
52 処理容器
54 ランプ
W ウエハ

Claims (7)

  1. 基板上の酸化膜に対してプラズマ窒化処理し,その後当該基板をアニール処理して絶縁膜を形成する方法において,
    前記アニール処理は,667Pa以下の圧力の下で行われることを特徴とする,絶縁膜形成方法。
  2. 前記アニール処理は,10秒〜40秒間行われることを特徴とする,請求項1に記載の絶縁膜形成方法。
  3. 前記アニール処理は,
    第1のアニール処理工程と,その後引き続いて行われる第2のアニール処理工程とを有し,
    前記第1のアニール処理工程は,アニール温度が600℃〜700℃でアニール時間が1〜60秒,
    前記第2のアニール処理工程は,アニール温度が950℃〜1150℃でアニール時間が5〜60秒,
    であることを特徴とする,請求項1又は2に記載の絶縁膜形成方法。
  4. 前記酸化膜に対して,プラズマ窒化処理を施すにあたり,多数の透孔が形成されている平板アンテナを用いたマイクロ波プラズマによってプラズマ窒化処理することを特徴とする,請求項1〜3のいずれかに記載の絶縁膜形成方法。
  5. 前記酸化膜は,熱酸化またはプラズマ酸化によって形成したものであることを特徴とする,請求項1〜4のいずれかに記載の絶縁膜形成方法。
  6. 前記プラズマ窒化処理された後の基板は,大気に曝されることなく減圧雰囲気のまま,アニール処理を行うアニール装置に搬入されてアニール処理されることを特徴とする,請求項1〜5のいずれかに記載の絶縁膜形成方法。
  7. コンピュータに,請求項1〜6のいずれかに記載の絶縁膜形成方法におけるアニール方法を,アニール装置において実行させるためのソフトウエアを含む,コンピュータ記録媒体。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008032745A1 (en) * 2006-09-13 2008-03-20 Canon Anelva Corporation Magnetoresistive element manufacturing method, and multi-chamber apparatus for manufacturing the magnetoresistive element
WO2008038788A1 (fr) * 2006-09-29 2008-04-03 Tokyo Electron Limited Procédé de formation d'un film d'oxyde de silicium, appareil de traitement au plasma et support de stockage
JP2008547220A (ja) * 2005-06-27 2008-12-25 アプライド マテリアルズ インコーポレイテッド プラズマ窒化したゲート誘電体を2段階式で窒化後アニーリングするための改善された製造方法
JP2009532915A (ja) * 2006-04-03 2009-09-10 アプライド マテリアルズ インコーポレイテッド 複数のアニールステップを用いた酸窒化シリコンゲート誘電体の形成
US8026187B2 (en) 2009-01-21 2011-09-27 Tokyo Electron Limited Method of forming silicon oxide film and method of production of semiconductor memory device using this method
JP2015046593A (ja) * 2013-08-02 2015-03-12 スタンレー電気株式会社 p型ZnO系半導体層の製造方法、及び、ZnO系半導体素子の製造方法
JP2015170662A (ja) * 2014-03-05 2015-09-28 株式会社東芝 半導体製造装置及び半導体装置の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003060198A (ja) * 2001-08-10 2003-02-28 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
WO2004008519A1 (ja) * 2002-07-17 2004-01-22 Tokyo Electron Limited 酸化膜形成方法および電子デバイス材料
JP2004119899A (ja) * 2002-09-27 2004-04-15 Toshiba Corp 半導体装置の製造方法および半導体装置
JP2004247528A (ja) * 2003-02-14 2004-09-02 Sony Corp 半導体装置の製造方法
JP2005518087A (ja) * 2001-07-24 2005-06-16 アプライド マテリアルズ インコーポレイテッド Bpsg膜のcvdの為の方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005518087A (ja) * 2001-07-24 2005-06-16 アプライド マテリアルズ インコーポレイテッド Bpsg膜のcvdの為の方法
JP2003060198A (ja) * 2001-08-10 2003-02-28 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
WO2004008519A1 (ja) * 2002-07-17 2004-01-22 Tokyo Electron Limited 酸化膜形成方法および電子デバイス材料
JP2004119899A (ja) * 2002-09-27 2004-04-15 Toshiba Corp 半導体装置の製造方法および半導体装置
JP2004247528A (ja) * 2003-02-14 2004-09-02 Sony Corp 半導体装置の製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008547220A (ja) * 2005-06-27 2008-12-25 アプライド マテリアルズ インコーポレイテッド プラズマ窒化したゲート誘電体を2段階式で窒化後アニーリングするための改善された製造方法
JP2009532915A (ja) * 2006-04-03 2009-09-10 アプライド マテリアルズ インコーポレイテッド 複数のアニールステップを用いた酸窒化シリコンゲート誘電体の形成
WO2008032745A1 (en) * 2006-09-13 2008-03-20 Canon Anelva Corporation Magnetoresistive element manufacturing method, and multi-chamber apparatus for manufacturing the magnetoresistive element
US8119018B2 (en) 2006-09-13 2012-02-21 Canon Anelva Corporation Magnetoresistive effect element manufacturing method and multi-chamber apparatus for manufacturing magnetoresistive effect element
WO2008038788A1 (fr) * 2006-09-29 2008-04-03 Tokyo Electron Limited Procédé de formation d'un film d'oxyde de silicium, appareil de traitement au plasma et support de stockage
US7972973B2 (en) 2006-09-29 2011-07-05 Tokyo Electron Limited Method for forming silicon oxide film, plasma processing apparatus and storage medium
US8026187B2 (en) 2009-01-21 2011-09-27 Tokyo Electron Limited Method of forming silicon oxide film and method of production of semiconductor memory device using this method
JP2015046593A (ja) * 2013-08-02 2015-03-12 スタンレー電気株式会社 p型ZnO系半導体層の製造方法、及び、ZnO系半導体素子の製造方法
JP2015170662A (ja) * 2014-03-05 2015-09-28 株式会社東芝 半導体製造装置及び半導体装置の製造方法

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