JP2008547220A - プラズマ窒化したゲート誘電体を２段階式で窒化後アニーリングするための改善された製造方法 - Google Patents

プラズマ窒化したゲート誘電体を２段階式で窒化後アニーリングするための改善された製造方法 Download PDF

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Abstract

シリコンオキシナイトライドゲート誘電体の形成方法である。この方法は、シリコンオキシナイトライド膜を形成するために、プラズマ窒化処理を使用して誘電体膜内に窒素を組み込むステップを含む。シリコンオキシナイトライド膜は、第１環境内でアニーリングされる。第１環境は、第１温度にある第1酸素部分圧を伴った不活性環境を備える。次に、シリコンオキシナイトライド膜は、第２温度にある第２酸素部分圧を備える第２環境内でアニーリングされる。第２酸素部分圧は第１酸素部分圧よりも高い。
【選択図】 図２

Description

発明の背景
発明の分野
[0001]本発明の実施形態は、一般的に半導体製造の分野に関する。より具体的には、本発明はシリコンオキシニトライド（ＳｉＯｘＮｙ）ゲート誘電体の形成方法と、さらに、これを、プラズマ窒化および２段階式のプラズマ窒化後アニーリング（ＰＮＡ）処理を使用してゲートスタック内に統合する方法とに関する。
関連技術の説明
[0002]集積回路は、トランジスタ、キャパシタ、抵抗器のような基本構成部品として機能する、文字通り多数の動的または静的デバイスで作成されている。一般的に、トランジスタはソース、ドレイン、ゲートスタックを含む。ゲートスタックは基板（シリコン）からなり、この基板の頂部に誘電体（通常は二酸化シリコン：ＳｉＯ２）を成長させて、これを電極（例えば多結晶シリコン）で覆っている。
[0003]集積回路のサイズと、この上のトランジスタのサイズが小型化するに従い、トランジスタの速度を増加させるのに必要なゲート駆動電流も増加している。駆動電流はゲート静電容量の増加と共に増加し、静電容量はゲート誘電体の厚さに対して反比例するため、誘電体の厚さは駆動電流を増加させる１つの方法である。
[0004]ＳｉＯ２ゲート誘電体の厚さを２０Åよりも低減しようとする試みがなされてきた。しかし、多くの場合、２０Å未満の薄型ＳｉＯ２ゲート誘電体を使用することによって、ゲート性能および耐久性に望ましくない効果が生じることがわかった。例えば、ホウ素ドープしたゲート電極から出たホウ素は、薄型ＳｉＯ２ゲート誘電体を貫通して、この下のシリコン基板内にまで到達する。さらに、典型的には、薄型の誘電体の場合にはゲート漏出、即ちトネリングが増加し、ゲートの消費電力量が増加する。薄型ＳｉＯ２ゲート誘電体はホットキャリアの損傷を受け易く、この場合、誘電体を横断して移動する高いエネルギーキャリアがゲートを損傷または破壊してしまう可能性がある。薄型ＳｉＯ２ゲート誘電体はまた、負のバイアス温度不安程性（ＮＢＴＩ）も受け易く、この場合には閾電圧または駆動電流がゲートの動作と共にドリフトする。
[0005]この結果、漏電密度を低減しながら、高いゲート静電容量を提供する、十分な物理的厚さにおいて使用できる代替のゲート誘電体材料が必要である。これを達成するために、別のゲート誘電性材料は、二酸化シリコンのものよりも高い誘電定数を有している必要がある。典型的には、こうした代替的な誘電材料層は等化酸化膜厚（ＥＯＴ）という用語で表現される。そのため、具体的なキャパシタにおける代替的な誘電層のＥＯＴは、誘電定数が二酸化シリコンの誘電定数である場合に、代替的な誘電層が有する厚さである。
[0006]薄型ＳｉＯ２ゲート誘電体に伴う問題を指摘するために使用されてきた１つの方法は、ＳｉＯ２層内に窒素を組み込むことでＳｉＯｘＮｙゲート誘電体を形成するというものである。ＳｉＯ２層内に窒素を組み込むことで、これの下のシリコン基板にホウ素が貫通することを防止し、ゲート誘電体の誘電定数が上昇し、より厚い誘電体層の使用が可能になる。
[0007]数年間、熱的に成長させたシリコンオキシナイトライドは、０．２〜０．１３μｍのデバイスを生成するためにゲート誘電体として使用されてきた。デバイス技術が０．２から０．１μｍまでへと進化するに従って、酸化ゲートは、＞２５Åから＜１２Åまで薄型化された。ホウ素を遮断し、ゲート漏出を低減するために、膜内の窒素の量を２５ÅのＳｉｏｘＮｙ層の場合には＜３％、ＳｉＯｘＮｙ層の場合には５〜１０％増加させてきた。一酸化窒素（ＮＯ）と二酸化窒素（Ｎ２Ｏ）を使用してオキシナイトライドゲート誘電体を成長させる場合には、窒素がオキシナイトライドの成長と同時に誘電体膜内に組み込まれ、これにより、窒素が膜中に均等に分布する。温度上昇させた既存のＳｉＯ２層をアニーリングすることにより、ＮＯまたはＮ２Ｏを使用してシリコンオキシナイトライドを形成する場合には、Ｓｉ基板／酸化物の界面にＳｉＯＮを成長させることによって窒素が組み込まれる。後者の場合における窒素量（＜２％）は前者の場合（４〜５％）の窒素量よりも少ない。
[0008]近年は、プラズマ窒化（ＰＮ）を使用して酸化ゲートの窒化（窒化を組み込む）が行われてきた。この技術を用いることで、ポリゲート／酸化物の界面での窒素濃縮が高くなり、これにより酸化誘電体内へのホウ素貫通が防止される。これと同時に、プラズマ窒化処理中に、酸化誘電体の大部分が関連性のない窒素で軽度にドープされ、これにより、開始酸化物の上の電気酸化物の厚さ（ＥＯＴ）が低減する。これにより、同じＥＯＴでのゲート漏出低減率が従来の熱処理よりも高くなる。この誘電体をＥＯＴ＜１２Åの範囲で計測する一方で、優れた化学移動性と駆動電流（Ｉｄｓａｔ）を保持することは産業上困難であった。
[0009]ＥＯＴの増加によって、チャネル移動性のプロキシとしてのピーク相互コンダクタンスを向上させる方法として、高温でのシリコンオキシニトライドの窒化後アニーリング（ＰＮＡ）が示されてきた。これらの結果は、Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．に譲渡された２００４年３月４日に提出の米国特許出願公告２００４／０１７５９６１、「低いＥＯＴプラズマ窒化ゲート誘電体のための２段階式窒化後アニーリング（Ｔｗｏ−Ｓｔｅｐ Ｐｏｓｔ Ｎｉｔｒｉｄａｔｉｏｎ Ａｎｎｅａｌｉｎｇ Ｆｏｒ Ｌｏｗｅｒ ＥＯＴ Ｐｌａｓｍａ Ｎｉｔｒｉｄｅｄ Ｇａｔｅ Ｄｉｅｌｅｃｔｒｉｃｓ）」において実証されている。上記の関連出願の全体は、本出願と矛盾しない範囲で参照として本明細書に組み込まれる。
[0010]低圧および高温において、ＳｉＯ２はＳｉＯに分割してシリコン表面から脱離し、ピッティングと呼ばれる現象が起こる。
[0011]そのため、一酸化シリコンの脱離の問題を明らかにすると同時に、移動性を向上させたより薄型のＥＯＴを有するシリコンオキシナイトライドゲート誘電体を堆積させることが可能な向上したポストアニール方法が依然として必要である。
発明の概要
[0012]一般的に、本発明の実施形態は、ＳｉＯｘＮｙゲート誘電体を形成する方法を提供する。この方法は、シリコンオキシナイトライド膜を形成するために、プラズマ窒化処理を使用して、誘電体膜内に窒素を組み込むことを備える。次に、シリコンオキシナイトライド膜は２段階式のプラズマ後アニーリングに露出される。第１段階は、第１環境内においてシリコンオキシナイトライド膜をアニーリングすることに関与し、この第１環境は、第１温度における第1酸素部分圧を伴った不活性環境を備えている。第２段階は、第２環境内でシリコンオキシナイトライド膜をアニーリングすることに関与し、この第２環境は、第２温度における第２酸素部分圧を備えており、第２酸素部分圧は第１酸素部分圧よりも高い。一実施形態では、第１酸素部分圧は約１〜１００ミリトールであり、第２酸素部分圧は約０．１〜１００トールである。
[0013]別の実施形態では、２段階式プラズマ後アニーリングの後に、ゲート電極をシリコンオキシナイトライド膜上に堆積させる。一実施形態では、ゲート電極はポリシリコン膜を備えている。別の実施形態では、ゲート電極はアモルファスシリコン膜を備えている。別の実施形態では、ゲート電極は金属電極を備えている。
[0014]本発明の実施形態はまた、統合型の処理システム内でＳｉＯｘＮｙゲート誘電体を形成する方法を提供する。統合型の処理システムの第１処理チャンバ内にシリコン基板を導入し、ここで二酸化シリコン膜を基板上に形成させる。次に、基板は、統合型の処理システムの第２処理チャンバへ移送され、ここで基板は窒素源を備えるプラズマに露出される。その後、基板は統合型処理システムの第３処理チャンバへ移送され、ここで基板は２段階式のプラズマ後アニーリングに露出される。第１段階はシリコンオキシナイトライド膜を第１環境内でアニーリングすることに関与しており、第１環境は、第１温度にある第１酸素部分圧を伴った不活性環境を備えている。第２段階は、シリコンオキシナイトライド膜を第２環境内でアニーリングすることに関与しており、この第２環境は、第２温度にある第２酸素部分圧を備えており、第２酸素部分圧は第１酸素部分圧よりも高い。別の実施形態では、プラズマ窒化処理は枚葉式プラズマ窒化を含む。
[0015]別の実施形態では、ＳｉＯｘＮｙゲート誘電体は、窒素を酸化シリコン膜中に組み込むために、シリコン基板上に酸化シリコン膜を備える構造をＮＨ３を備える雰囲気内で加熱し、次に、この基板上にＳｉＯｘＮｙゲート誘電体を形成するために、窒素源を備えるプラズマに構造を露出させる方法により形成される。
[0016]上で参照した本発明の特徴を詳細に理解する方法はより具体的に理解でき、上で簡単に要約した本発明のより具体的な記述は実施形態を参照することで得られる。この実施形態の幾つかは添付の図面に図示されている。しかし、添付の図面は本発明の典型的な実施形態を図示するものであり、したがって、本発明は他の同等に有効な実施形態も許可するため、本発明の範囲を限定するものとして考慮されるべきではないことに注意されたい。
詳細な説明
[0021]本発明の実施形態は、窒素プラズマ（またはプラズマ窒化）処理を使用して、窒素、例えばＳｉＯＮまたはＳｉＯｘＮｙ（シリコンオキシナイトライド）を含む誘電体を形成する方法を含む。次に、シリコンオキシナイトライドに、２段階式のプラズマ窒化後アニーリング処理が施される。実施形態により、シリコンオキシナイトライド膜のＥＯＴおよび窒素濃度プロフィールの制御が可能となる。
[0022]以下の記述では、本発明を完全に理解できるよう、例証の目的で様々な具体的な詳細について述べている。しかし、当業者には、これらの具体的な詳細を用いなくても本発明を実践できることが明らかであろう。別の例では、本発明が不明瞭にならないように、具体的な装置構造および方法について記述していない。以下の記述および図面は、本発明の例証であり、また、本発明を限定するものとして解釈されるべきではない。
[0023]一実施形態では、枚葉式プラズマ窒化（ＤＰＮ）のようなプラズマ窒化処理を使用して、シリコンオキシナイトライド誘電膜を形成する方法を提供する。プラズマ窒化後に、シリコンオキシナイトライドに対して、２段階式のプラズマ窒化後アニーリング（ＰＮＡ）処理を施す。シリコンオキシナイトライドを高密度化するために、不活性試薬を微量の酸素と組み合わせて使用し、第１ＰＮＡ段階を実行する。また、窒素濃度プロフィールを修正するために、酸化試薬によって第２ＰＮＡ段階を実行する。この２段階式ＰＮＡ処理によって、窒素がシリコンオキシナイトライドの表面および基板へと移動され、ホウ素がより効率的に阻止される。これに加え、窒素の濃度プロフィールはシリコンオキシナイトライドの表面において最大となる。
[0024]別の実施形態では、プラズマ窒化処理と、この後の２段階式ＰＮＡ処理とを使用して形成したシリコンオキシナイトライド膜をゲートスタック内に統合して、トランジスタのような半導体デバイスを形成する方法を提供している。
[0025]別の実施形態では、二酸化シリコン膜をシリコンオキシナイトライド膜に変換するために、基板の上に形成された二酸化シリコン膜に対してプラズマ窒化処理が施される。一実施形態では、使用するプラズマ窒化処理は技術上知られている枚葉式プラズマ窒化（ＤＰＮ）である。ＤＰＮは、窒素プラズマを生成するために誘導結合を使用し、酸化膜に高レベルの窒素を組み込む技術である。ＤＰＮでは、例えばＳｉＯ２膜のような表面膜に窒素イオンで衝撃を与えることで、シリコンオキシナイトライド膜を形成しているＳｉＯ２膜を破壊する。一実施形態では、ＤＰＮはチャンバ内において、約５〜２０ミリトールまたは約１０〜２０ミリトールの範囲内の圧力、２００〜８００ワットのプラズマパワーで実行される。チャンバ内に、約１００〜２００ｓｃｃｍの範囲内の流量で窒素ガスを流すことができる。一実施形態では、ＤＰＮは、約１０〜２０ＭＨｚのパルス無線周波数プラズマ処理と、約５〜１５ｋＨｚのプラズマを使用する。ＤＰＮ処理パラメータは、チャンバの大きさと容量と、望ましい誘電膜の厚さとに応じて修正することができる。
[0026]その他の枚葉式プラズマ窒化チャンバに関する詳細が、Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．に譲渡された米国特許出願公報２００４／０２４２０２１号の「振幅変調した無線周波数エネルギーを使用してゲート誘電体をプラズマ窒化する方法および装置（Ｍｅｔｈｏｄ Ａｎｄ Ａｐｐａｒａｔｕｓ Ｆｏｒ Ｐｌａｓｍａ Ｎｉｔｒｉｄａｔｉｏｎ Ｏｆ Ｇａｔｅ Ｄｉｅｌｅｃｔｒｉｃｓ Ｕｓｉｎｇ Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｅｄ Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｅｎｅｒｇｙ）」に記載されている。上記の関連出願の全体は、本発明と矛盾しない範囲で参照として本明細書に組み込まれる。好適なＤＰＮチャンバの例には、カリフォルニア州サンタクララにあるＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．より市販されているＤＰＮ Ｃｅｎｔｕｒａ（商標）が含まれる。
[0027]一実施形態では、シリコンオキシナイトライド膜を２回アニーリングする。第１アニーリング段階では、シリコンオキシナイトライドを、窒素濃度を高密度化すべくアニーリングする。この第１アニーリング段階は不活性環境内で、Ｎ２、Ｈｅ、Ａｒ、またはこれらの組み合わせのような不活性ガスを微量の酸素と共に使用して実施される。一実施形態では、第１アニーリング段階はプラズマ窒化処理の直後に実施される。一実施形態では、第１ＰＮＡ段階は約７００〜１１００℃の温度、例えば約９５０〜１１００℃において、約１００ミリトール〜８００トールの範囲内の圧力下で、１〜１２０秒間、微量の酸素を用いて実施される。この微量の酸素は、約１〜１００ミリトールの範囲内の部分圧、例えば約１ミリトール〜５０トールの部分圧にある。別の実施形態では、微量の酸素は、約１〜３０ミリトールの範囲内の部分圧にある。第１ＰＮＡ段階の後に第２ＰＮＡ段階が続く。一実施形態では、第１ＰＮＡ段階の後、アニーリング環境は、Ｏ２、Ｏ２／Ｎ２、Ｏ２／Ａｒ、Ｏ２／Ｈｅ、Ｎ２Ｏ、ＮＯのような酸化試薬（または、酸素を備える試薬）を含有するアニーリング環境に変更される。第２ＰＮＡ段階は約１０ミリトール〜１００トールに低減させた圧力で、約３００〜１１００℃、または約１０００〜１０５０℃の温度において実施される。第２ＰＮＡ段階は約１〜１２０秒間かけて実施される。一実施形態では、第２ＰＮＡ段階の温度、時間、圧力を制御することで、シリコンオキシナイトライドのＥＯＴを０．１〜２Å増加させている。
[0028]一実施形態では、第１ＰＮＡ段階と第２ＰＮＡ段階の両方は、急速加熱アニーリング（ＲＴＡ）処理を実施するように構成されたシングルウェーハ急速加熱処理（ＲＴＰ）チャンバ内で実行される。市販の減圧（ＲＴＰ）チャンバハードウェア、例えばＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．製のＸＥ、ＸＥ Ｐｌｕｓ、Ｒａｄｉａｎｃｅを使用して、第１、第２ＰＮＡ処理を実施することができる。
[0029]好ましくは、ここで説明しているＳｉＯｘＮｙゲート誘電体は、少なくとも５原子パーセントの窒素を備えている。一実施形態では、ＳｉＯｘＮｙゲート誘電体は約５〜１５原子パーセントの窒素を備えている。
[0030]この構造をプラズマに露出させてアニーリングした後に、ゲート電極、例えばポリシリコン層、アモルファスシリコン層、金属層をＳｉＯｘＮｙゲート誘電体上に堆積させて、ゲートスタックを完成させることができる。
[0031]統合型処理シーケンス
[0032]さらなる実施形態では、ＳｉＯｘＮｙゲート誘電体が、統合型半導体処理システムのような統合型処理システム内の基板上に形成される。この形成は、ＳｉＯｘＮｙゲート誘電体が形成されるまで、統合型処理システムから基板を除去しない方法において行われる。使用できる統合型処理システム１００の１例には、図１に示した、カリフォルニア州サンタクララにあるＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．より市販されているゲート・スタック・センチュラ（Ｇａｔｅ Ｓｔａｃｋ Ｃｅｎｔｕｒａ）（登録商標）システムがある。統合型処理システム１００は、中央移送チャンバ１０２、移送ロボット１０３、負荷ロック１０４、１０６、冷却チャンバ１０８、堆積チャンバ１１０、プラズマ処理チャンバ１１４、２つの急速加熱処理（ＲＴＰ）チャンバ１１６、１１８を含む。堆積チャンバ１１０は、当分野において既知の、膜または層の形成に使用できる従来の化学または物理気相堆積であってもよい。一実施形態では、ＣＶＤ処理チャンバ１１０は低圧化学気相堆積チャンバ（ＬＰＣＶＤ）、例えばＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ社から入手可能なＰＯＬＹｇｅｎチャンバである。ＲＴＰチャンバ１１６、１１８は、低下した圧力または超低圧（例えば、１０トールと等しい、またはこれよりも低い圧力）で急速加熱アニーリング（ＲＴＡ）処理を遂行できるチャンバである。
[0033]別の実施形態では、基板を統合型処理システム内に導入し、基板を統合型処理システムから除去することなく、基板上に酸化シリコン膜、ＳｉＯｘＮｙゲート誘電体、ゲート電極を堆積させる。この実施形態について、以下で図１、図２を参照しながら記述する。
[0034]統合型処理システム内でＳｉＯｘＮｙゲート誘電体が形成される実施形態の処理条件は、上述した酸化シリコンおよびＳｉＯｘＮｙゲート誘電体の形成条件と同じである。図２の段階２００、２０２に示すように、シリコン基板が負荷ロック１０４、１０６を介して統合型処理システム１００内に導入され、ＲＴＰチャンバ１１６内に置かれ、このチャンバ内でシリコン基板上に酸化シリコン膜が形成される。段階２０４、２０６に示すように、基板と酸化シリコン膜を含むこの構造が、次にプラズマ処理チャンバ１１４へ移送され、このチャンバにおいて構造は、窒素を酸化シリコン膜内に組み込むための窒素源を備えるプラズマに露出され、ＳｉＯｘＮｙゲート誘電体が形成される。段階２０８に示すように、この構造はＲＴＰチャンバ１１６を移送され、段階２１０、２１２に示すように、ここでアニーリングされる。次に、段階２１４に示すように、構造はＣＶＤ処理チャンバ１１０へ移送され、段階２１６に示すように、構造上にポリシリコン層やアモルファスシリコン層のようなゲート電極が堆積される。次に、構造は負荷ロック１０４、１０６を介して統合型処理システム１００から除去される。
[0035]図１、図２に関連して上述した実施形態では、１つの段階でＲＴＰチャンバ１１６内で基板上に酸化シリコン膜が形成され、別の段階でＲＴＰチャンバ内で構造がアニーリングされる。代替的な実施形態では、１つのＲＴＰチャンバは酸化シリコン膜を形成するように、また、２段階式のプラズマ後アニーリングを実行するように構成されている。
[0036]別の実施形態では、シリコン基板上に二酸化シリコン膜を備える構造を、統合型処理システムの第１処理チャンバ内部のＮＨ３を備える雰囲気中で加熱し、酸化シリコン膜中に窒素を組み込む。基板は、統合型処理システム内のＮＨ３を備える雰囲気中に露出されるため、典型的には、ＮＨ３を備える雰囲気中での加熱中に、汚染物質としての酸素は構造内に組み込まれない。次に、構造は統合型処理システムの第２処理チャンバへ移送され、第２処理チャンバ内の窒素源を備えるプラズマに露出される。構造をプラズマに露出した後に、構造は統合型処理システムの第３処理チャンバへ移送され、この内部においてアニーリングされる。
[0037]窒素を備えるプラズマで処置する前の構造を、ＮＨ３を備える雰囲気中で構造を加熱することにより、ゲート誘電体とこれの下のシリコン基板との間の界面が滑らかになり、この結果デバイスの性能および信頼性が拡張すると考えられる。また、構造を、プラズマ処置する前に、ＮＨ３を備える雰囲気中で加熱することで若干厚い酸化膜が形成され、ＰＭＯＳデバイスの性能特徴が拡張するとも考えられる。
[0038]図３は、本発明の実施形態に従ってゲートスタックを形成する例証的なシーケンスを図示している。基板３０２は、典型的に半導体デバイスの作成に使用される単結晶シリコンまたは半導体ウェーハであってもよい。一実施形態では、ＳｉＯ２膜３０４は約４〜１５Åの物理厚さを有する。
[0039]一実施形態では、ＳｉＯ２膜３０４は、統合型処理システム１００（図１）のＲＴＰチャンバ１１６のような減圧ＲＴＰチャンバを使用して成長させる。ＳｉＯ２膜３０４は、急速加熱酸化によって形成される。この急速加熱酸化は、チャンバがランプを使用して基板表面の迅速な加熱および乾燥を行うことにより、酸素が存在する中で酸化した層を形成する酸化処理である。シリコン基板（またはウェーハ）の急速加熱酸化は、Ｏ２、Ｏ２＋Ｎ２、Ｏ２＋Ａｒ、Ｎ２Ｏ、Ｎ２Ｏ＋Ｎ２ガス混合物が存在する状態で乾燥処理の急速加熱酸化を使用して実施する。ガスまたはガス混合物の総流量は約１〜５ｓｌｍであってもよい。あるいは、例えば総流量約１〜５ｓｌｍで、１〜１３％のＨ２を伴った、Ｏ２＋Ｈ２、Ｏ２＋Ｈ２＋Ｎ２、Ｎ２Ｏ＋Ｈ２が存在する状態で、イン・シトゥ蒸気生成（ＩＳＳＧ）のような湿式処理を使用して、シリコン基板の急速加熱酸化を実施する。一実施形態では、ＳｉＯ２誘電膜の形成に使用される急速加熱酸化処理を、約７５０〜１０００℃の処理温度で、約０．５〜５０トールの圧力が存在する状態において、約５〜９０秒間実行した結果、約４〜１５Åの範囲内のＳｉＯ２厚さを有する誘電体膜を得た。
[0040]一実施形態では、ＳｉＯ２膜３０４はＲＴＰチャンバ１１６内で形成され、基板３０２は、不活性（例えばＮ２またはＡｒ）環境下にあり、移送チャンバ圧力がプラズマ窒化処理の圧力とほぼ同じ状態で、統合型処理システム１００のＤＰＮチャンバ１１４へ移送される。プラズマ窒化処理はＳｉＯ２膜３０４を窒化プラズマに露出させ、ＳｉＯ２膜３０４中に窒素を組み込んでシリコンオキシナイトライド膜３０４を形成する。一実施形態では、ＤＰＮチャンバ１１４は、Ｎ２、Ｈｅ、Ａｒのような不活性ガスを収容できる減圧誘電結合ＲＦプラズマ反応室である。
[0041]次に、シリコンオキシナイトライド膜３０４は、統合型処理システム１００のＲＴＰチャンバ１１８のようなＲＴＰチャンバ内で２段階式の窒化後アニーリング（ＰＮＡ）処理に露出される。ＲＴＰチャンバ１１８は、Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ社製の反応室ＸＥ、ＸＥ Ｐｌｕｓ、Ｒａｄｉａｎｃｅのような減圧チャンバ反応室であってもよい。窒素プラズマ処置した膜（シリコンオキシナイトライド膜３０４）を約７００℃と等しい、またはこれよりも高い温度で高密度化するために、まず穏やかな酸化環境（不活性環境）内でＰＮＡが生じ、次に、約９００度と等しい、またはこれよりも高い温度の酸化環境内で第２アニールが生じる。第１ＰＮＡ段階の場合、シリコンオキシナイトライド膜３０４を高密度化するために、微量のＯ２を伴った不活性ガス（例えばＮ２またはＡｒ）がＲＴＰチャンバ内に流される。一実施形態は、第１ＰＮＡは、シリコンオキシナイトライド膜３０４を有する基板を、約５トールと等しい、またはこれよりも低い総圧力において、約７００℃またはこれよりも高い適切なアニーリング温度にまで加熱することを含む。一実施形態では、約１ｓｌｍのＮ２ガスのような不活性ガスを、約６０〜１２０秒間ＲＴＰチャンバ内に流し、次に、微量の酸素を約３０ｓｃｃｍの流量、約５トールの圧力においてチャンバ内に流す。第１ＰＮＡの後、ＲＴＰチャンバから不活性ガスが排除され、次に、第２ＰＮＡのためにＯ２のような酸化ガスがＲＴＰチャンバ内に流される。約９００℃よりも高い温度に変更される。酸化ガスが約１ｓｌｍの総流量で約１５秒間、ＲＴＰチャンバ内に流入される。先述の流量は、単に、具体的な反応室または処理チャンバサイズ（例えば２００ｍｍ反応室）の数例であることが理解されるべきである。容量が異なる別サイズの反応室についても、それぞれに見合った形で流量が調整される。
[0042]２段階式ＰＮＡ処理に従った一実施形態では、シリコンオキシナイトライド膜３０４が、ポリシリコン膜３０６のような伝導層で覆われている。ポリシリコン膜３０６は、統合型処理システム１００の堆積チャンバ１１０（図１）のような堆積チャンバ内で形成されている。ポリシリコンの代わりに、膜３０６をアモルファスシリコン膜または他の適切な伝導性材料とすることができる。さらに、この膜の上に、チタン、窒化チタン、タンタラム、窒化タンタラム、タングステン、窒化タングステン、他の高融点金属、または他の適切な電極材料を堆積させることができる。堆積チャンバ１１０は、統合型処理システム１００内に組み込むことが可能な低圧化学気相堆積チャンバ（ＬＰＣＶＤ）であってもよい。ポリシリコン膜３０６の形成後に、ゲートスタックを冷却チャンバ１０８へ移送し、次に、負荷ロック１０４、１０６のような保管範囲へ移送されて、さらなる処理、試験、または当分野で既知のその他の処理が施される。
[0043]ゲート誘電体膜とポリシリコンキャップ膜を含むゲートスタックを、先述の統合型処理システム１００に必ずしも組み込まれていなくてもよい、幾つかの処理チャンバ内で形成することができることがわかる。例えば、ＳｉＯ２膜を、まず１つのチャンバ内で形成できる。プラズマ窒化チャンバ内で、ＳｉＯ２膜をシリコンオキシナイトライドに変換できる。次に、シリコンオキシナイトライドチャンバを、ＲＴＰチャンバを使用して、２段階式ＰＮＡ処理においてアニーリングする。同じＲＴＰチャンバ内において、ＳｉＯＮまたはＳｉＯｘＮｙ膜の上にポリシリコン膜が形成される。
[0044]ポストアニールＳｉＯ ｘ Ｎ ｙ ゲート誘電体の性能
[0045]図４に示すように、シリコンオキシナイトライドの２段階式ポストアニールの第１段階に微量の酸素を含ませることで、ＮＭＯＳゲート漏出に対するＮＭＯＳ駆動電流が向上する。図４では、ｘ軸がＮＭＯＳゲート漏出を表し、ｙ軸がＮＭＯＳ駆動電流を表わす。一例として、約１０ÅのＳｉＯ２膜がベース酸化物として使用されている。プラズマ窒化後に、様々なポストアニーリング条件を使用して膜のアニーリングを行う。例えば、１０００℃の温度で、３０秒間、窒素ガスが存在する状態で１５ミリトールの酸素部分圧におけるアニーリングが関与する第１段階の後に、１０００℃の温度で１５秒間、１０トールの酸素圧におけるアニーリングが関与する第２段階が続く。別の例では、１０００℃の温度で１５秒間、窒素ガスが存在する状態で１５ミリトールの酸素圧におけるアニーリングが関与する第１段階の後に、１０５０℃の温度で１５秒間、１．５トールの酸素圧におけるアニーリングが関与する第２段階が続く。また別の例では、１０５０℃の温度で３０秒間、窒素ガスが存在する状態で１５ミリトールの酸素圧におけるアニーリングが関与する第１段階の後に、１０５０℃の温度で１５秒間、０．５トールの酸素圧におけるアニーリングが関与する第２段階が続く。別の例では、１０００℃の温度で、３０秒間、窒素ガスが存在する状態で０．０１５ミリトールの酸素圧におけるアニーリングが関与する第１段階の後に、１１００℃の温度で、５秒間、０．０５トールの酸素圧におけるアニーリングが関与する第２段階が続く。図１に示すように、第１ステップ内に微量の酸素を含有する２段階式ポストアニールは、第１段階中に微量の酸素を設けていない２段階式ポストアニールと比べ、ＮＭＯＳ Ｉｄｓａｔの４％の向上を呈した。
[0046]本発明の任意の具体的な理論に限定されることを意図せず、２段階式プラズマ窒化後アニーリングの第１段階に微量の酸素を追加することで、誘電体をエッチングおよび損傷してしまうＳｉＯ形成が防止されると考えられている。
[0047]前出の記述は本発明の実施形態に関するものであるが、本発明の基本範囲から逸脱しない限り、本発明のその他またはさらなる実施形態の考案が可能であり、この範囲は請求項によって決定される。
統合型処理システムの頂部略図である。 本発明の実施形態を描いたフローチャートである。 本発明の実施形態による、ゲートスタックを形成するための例証的なシーケンスを図示する。 ＳｉＯｘＮｙゲート誘電体を備えるゲートスタックのＮ型金属酸化膜半導体（ＮＭＯＳ）ゲート漏出に関連したＮ型金属酸化膜半導体（ＮＭＯＳ）駆動電流を示すグラフである。
符号の説明
１００・・・統合型処理システム、１０２・・・中央移送チャンバ、１０３・・・移送ロボット、１０４、１０６・・・負荷ロック、１０８・・・冷却チャンバ、１１０・・・堆積チャンバ、１１４・・・プラズマ処理チャンバ、１１６、１１８・・・２つの急速加熱処理（ＲＴＰ）チャンバ、３０４・・・シリコンオキシナイトライド膜。

Claims (20)

  1. シリコンオキシナイトライドゲート誘電体を形成する方法であって、
    シリコンオキシナイトライド膜を形成するために、プラズマ窒化処理を使用して窒素を誘電体膜内に組み込むステップと、
    第１温度にある第１酸素部分圧を伴った不活性環境を備える第１環境内において、前記シリコンオキシナイトライド膜をアニーリングするステップと、
    第２温度にある第２酸素部分圧を伴った第２環境内において、前記シリコンオキシナイトライド膜をアニーリングするステップと、
    を備え、前記第２酸素部分圧が前記第１酸素部分圧よりも高い方法。
  2. 前記第１温度範囲が約７００〜１１００℃であり、前記第２温度範囲が約９００〜１１００℃である、請求項１に記載の方法。
  3. 前記第１酸素部分圧が約１〜１００ミリトールであり、前記第２酸素部分圧が約０．１〜１００トールである、請求項２に記載の方法。
  4. 前記シリコンオキシナイトライド膜を第１環境内でアニーリングするステップが、約１５ミリトールの前記第１酸素部分圧において、約１０５０℃の前記第１温度で、約３０秒間の第１期間について生じ、また、前記シリコンオキシナイトライド膜を第２環境内でアニーリングするステップが、約０．５トールの第２酸素部分圧において、約１０５０℃の第２温度で、約１５秒間の第２期間について生じる、請求項３に記載の方法。
  5. 第２環境内で前記シリコンオキシナイトライド膜をアニーリングするステップが、前記シリコンオキシナイトライド膜を酸素または酸素を備えるガスでアニーリングするステップを備える、請求項１に記載の方法。
  6. 前記誘電体膜が二酸化シリコンである、請求項１に記載の方法。
  7. 前記誘電体膜内に組み込まれた前記窒素が、前記シリコンオキシナイトライドゲート誘電体の頂面において最大の窒素濃縮が形成される、請求項１に記載の方法。
  8. 前記誘電体膜内に組み込まれた前記窒素が、５％と等しい、またはこれよりも高い窒素濃度を有する、請求項１に記載の方法。
  9. シリコンオキシナイトライドゲート誘電体を形成する方法であって、
    シリコン基板上に二酸化シリコン膜が形成された構造を提供するステップと、
    前記基板上にシリコンオキシナイトライド膜を形成するために、前記構造を窒素源を備えるプラズマに露出させるステップと、
    前記シリコンオキシナイトライド膜を、約７００〜１１００℃の範囲内の温度の第１酸素部分圧を伴う不活性環境を備える第１環境内でアニーリングするステップと、
    前記シリコンオキシナイトライド膜を、約９００〜１１００℃の範囲内の温度の第２酸素部分圧を備える第２環境内でアニーリングするステップであって、前記第２部分圧が前記第１部分圧よりも高いステップと、
    前記シリコンオキシナイトライド膜上にゲート電極を堆積させるステップと、を備える方法。
  10. 前記第１酸素部分圧が約１〜１００ミリトールであり、前記第２酸素部分圧が約０．１〜１００トールである、請求項９に記載の方法。
  11. 前記シリコンオキシナイトライド膜を第１環境内でアニーリングするステップが、約１５ミリトールの前記第１酸素部分圧で、約１０５０℃の第１温度において、約３０秒間の第１期間について生じ、また、前記シリコンオキシナイトライド膜を第２環境内でアニーリングするステップが、約０．５トールの前記第２酸素部分圧で、約１０５０℃の第２温度において、約１５秒間の第２期間について生じる、請求項１０に記載の方法。
  12. 前記構造をプラズマに露出させる際に組み込まれる窒素が、５％と等しい、またはこれよりも高い窒素濃度を有する、請求項９に記載の方法。
  13. 前記シリコンオキシナイトライド膜を第１環境内でアニーリングするステップが、前記シリコンオキシナイトライド膜を不活性ガスまたは不活性ガスの混合物内でアニーリングするステップを含む、請求項９に記載の方法。
  14. 第２酸素部分圧を備える第２環境内でアニーリングする前記ステップが、酸素または酸素を備えるガスで前記シリコンオキシナイトライド膜をアニーリングする工程を含む、請求項９に記載の方法。
  15. 前記シリコンオキシナイトライドゲート誘電体の厚さが、約９Åと等しいか、これよりも薄い、請求項９に記載の方法。
  16. 前記ゲート電極がポリシリコン膜、アモルファスシリコン膜、金属電極のうちの１つである、請求項９に記載の方法。
  17. 統合型処理システム内にシリコンオキシナイトライドゲート誘電体を形成する方法であって、
    シリコンを備える基板を、統合型処理システムの第１処理チャンバ内に導入するステップと、
    前記シリコン基板上に二酸化シリコン膜を形成するステップと、
    前記基板を、前記統合型処理システムの第２処理チャンバへ移送するステップと、
    前記基板を、窒素源を備えるプラズマに露出させるステップと、
    前記基板を、前記統合型処理システムの第３処理チャンバへ移送するステップと、
    前記基板を、約７００〜１１００℃の範囲内の温度の、第１酸素部分圧を伴う不活性環境を備える第１環境内でアニーリングするステップと、
    前記基板を、約９００〜１１００℃の温度の、第２酸素部分圧を備える第２環境内でアニーリングするステップであって、前記第２酸素部分圧が前記第１酸素部分圧よりも高いステップと、
    を備える方法。
  18. 前記基板を、前記統合型処理システムの第４処理チャンバへ移送するステップと、
    前記基板上にポリシリコン層を堆積させるステップと、
    をさらに備える、請求項１７に記載の方法。
  19. 前記基板を第２プラズマに露出した後に、前記基板を、前記統合型処理システム外部の第４処理チャンバへ移送するステップと、
    前記基板上にポリシリコン層を堆積させるステップと、
    をさらに備える、請求項１７に記載の方法。
  20. 前記窒化プラズマ処理が枚葉式窒化プラズマを含む、請求項１に記載の方法。
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