CN103887337A - 半导体结构及其制作工艺 - Google Patents
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Abstract
本发明公开一种半导体结构及其制作工艺。半导体结构包含有一介电层位于一基底上，其中介电层包含氮原子，且当介电层中对于基底的距离小于介电层厚度的20％时，介电层中的氮原子的浓度则小于5％。此外，本发明也提供一种半导体制作工艺，包含有下述步骤。首先，形成一介电层于一基底上。接着，原位进行二退火制作工艺于介电层，其中二退火制作工艺具有不同的通入气体以及不同的退火温度。
Description
技术领域
本发明涉及一种半导体结构及其制作工艺，且特别是涉及一种原位进行二退火制作工艺于介电层中的半导体结构及其制作工艺。
背景技术
在现有半导体产业中，多晶硅广泛地应用于半导体元件如金氧化物半导体(metal-oxide-semiconductor，MOS)晶体管中，作为标准的栅极填充材料选择。然而，随着MOS晶体管尺寸持续地微缩，传统多晶硅栅极因硼穿透(boronpenetration)效应导致元件效能降低，及其难以避免的空乏效应(depletioneffect)等问题，使得等效的栅极介电层厚度增加、栅极电容值下降，进而导致元件驱动能力的衰退等困境。因此，半导体业界更尝试以新的栅极填充材料，例如利用功函数(work function)金属来取代传统的多晶硅栅极，而形成金属栅极。
然而，不论使用多晶硅栅极或者金属栅极，二者皆需要介电层介于多晶硅与基底，或者金属与基底之间。一般而言，多晶硅栅极的介电层为一氧化层，而金属栅极的介电层则可包含一缓冲层或一高介电常数介电层等。当半导体元件日趋缩小，介电层的尺寸要求、所需的材料特性等也日益严苛，因此如何形成介电层，其能符合所需的电性品现，甚至是进一步能提升制作工艺效率以降低成本等，皆成为现今半导体产业中一至关重要的议题。
发明内容
本发明的目的在于提供一种半导体结构及其制作工艺，其通过原位进行具有不同通入气体以及不同退火温度的二退火制作工艺于介电层中，以改善制作工艺效率以及所形成的结构的电性表现。
为达上述目的，本发明提供一种半导体结构，包含有一介电层位于一基底上，其中介电层包含氮原子，且当介电层中对于基底的距离小于介电层厚度的20％时，介电层中的氮原子的浓度则小于5％。
本发明还提供一种半导体制作工艺，包含有下述步骤。首先，形成一介电层于一基底上。接着，原位进行二退火制作工艺于介电层，其中二退火制作工艺具有不同的通入气体以及不同的温度。
基于上述，本发明提出一种半导体结构及其制作工艺，其原位进行二退火制作工艺于介电层上，且此二退火制作工艺具有不同的通入气体以及不同的退火温度。如此一来，本发明可通过进行具有不同的通入气体以及不同的退火温度的退火制作工艺以有效地修补介电层及基底，并且降低漏电流密度。再者，本发明在进行二退火制作工艺时，仅需进行一次的预热或者加热步骤，即可直接进行不同退火温度及不同的通入气体的退火制作工艺，进而可缩短退火制作工艺的时间。并且，采用本发明的介电层也较不会在各退火制作工艺中因更换腔体而产生其他污染，因为本发明的二退火制作工艺于同一制作工艺腔体中进行。
另外，依据本发明的半导体制作工艺所形成的半导体结构，其介电层则会包含氮原子，且当介电层中对于基底的距离小于介电层厚度的20％时，介电层中的氮原子的浓度则会小于5％。是以，本发明可降低等离子体或掺入的杂质等损害或污染基底，因此本发明可提升所形成的半导体结构的可靠度。
附图说明
图1-图4是本发明一实施例的半导体制作工艺的剖面示意图；
图5-图10是本发明一实施例的半导体制作工艺的剖面示意图；
图11是本发明一实施例的氮及硅原子的浓度对于介电层的深度的曲线图；
图12-图14是本发明一实施例的半导体制作工艺的剖面示意图。
主要元件符号说明
20：绝缘结构
110、210：基底
120：介电层
130：栅极导电层
222、422：栅极介电层
224：牺牲电极层
230：间隙壁
240：源/漏极区
250：层间介电层
310、310’、422a：缓冲层
320、320’、422b：高介电常数栅极介电层
330、330’：底阻障层
340、340’：功函数层
350、350’：低电阻率材料
360：盖层
G：牺牲栅极
M：金属栅极
P1：采用等离子体的处理制作工艺
P2：第一退火制作工艺
P3：第二退火制作工艺
r、r1：凹槽
S1：表面
具体实施方式
图1-图4是绘示本发明一实施例的半导体制作工艺的剖面示意图。如图1所示，提供一基底110。基底110例如是一硅基底、一含硅基底、一三五族覆硅基底(例如GaN-on-silicon)、一石墨烯覆硅基底(graphene-on-silicon)或一硅覆绝缘(silicon-on-insulator，SOI)基底等半导体基底。形成一介电层120于基底110上。介电层120可例如为一氧化硅层、一氮氧化硅层或一二氧化铪层或其任意组合等，但本发明不以此为限。再者，本发明的半导体制作工艺可适用于一多晶硅栅极制作工艺，一后栅极（Gate Last）制作工艺或一前栅极（Gate First）制作工艺等栅极制作工艺，其中后栅极制作工艺又可包含一前置缓冲层及前置高介电常数介电层之后栅极制作工艺、一前置缓冲层及后置高介电常数介电层之后栅极制作工艺、一后置缓冲层及后置高介电常数介电层之后栅极制作工艺等，因此本发明的介电层120可包含一栅极介电层、一缓冲层或一高介电常数介电层等，但本发明不以此为限。在本实施例中，介电层120为一栅极介电层，而本实施例的半导体制作工艺为一多晶硅栅极制作工艺。并且，介电层120为一氧化硅层，其可由临场蒸气产生（InSitu Steam Generated，ISSG）制作工艺或干式氧化制作工艺所形成，但本发明不以此为限。
如图2所示，选择性地进行一采用等离子体的处理制作工艺P1于介电层120。采用等离子体的处理制作工艺P1可例如为一等离子体氮化制作工艺，但本发明不以此为限。在本实施例中，采用等离子体的处理制作工艺P1为一去耦合等离子体氮化（decoupled plasma nitridation,DPN）制作工艺，其氮化介电层120的表面S1，使介电层120的表面S1含有氮原子，但不致严重扩散至基底110，因而可避免等离子体损伤基底110，而能增加所形成的半导体装置的可靠度。
如图3所示，紧接着再原位（in-situ）且连续的进行一第一退火制作工艺P2以及一第二退火制作工艺P3于介电层120上，其中第一退火制作工艺P2以及第二退火制作工艺P3具有不同的通入气体以及不同的退火温度。如此，通过进行具有不同的通入气体以及不同的退火温度的退火制作工艺，以有效地修补因前述的制作工艺中所损害的介电层120或基底110的表面。在一较佳的实施例中，第一退火制作工艺P2以及第二退火制作工艺P3分别为一不含氧的退火制作工艺以及一含氧的退火制作工艺。在本实施例中，依序进行第一退火制作工艺P2以及第二退火制作工艺P3于介电层120上；再者，第一退火制作工艺P2所通入的气体包含氮气，其为一不含氧的退火制作工艺，且第一退火制作工艺P2的退火温度较佳为800℃~1040℃，而第二退火制作工艺P3所通入的气体则包含氧气，其则为一含氧的退火制作工艺，且第二退火制作工艺P3的退火温度较佳为600℃~700℃，但本发明不以此为限。再者，在一较佳的实施例中，当进行第二退火制作工艺P3（即含氧退火制作工艺）时，仍持续通入氮气。如此一来，可进一步避免介电层120氧化过快。在其他实施例中，第一退火制作工艺P2所通入的气体也可为氦气、氢气，或者其他的惰性气体。
在此强调，本发明同位进行第一退火制作工艺P2以及第二退火制作工艺P3，以修补前述制作工艺所造成的介电层120以及基底110的损害并致密化介电层120，以降低漏电流密度（leakage current density，Jg）。特别是，本发明的第一退火制作工艺P2以及第二退火制作工艺P3于同一制作工艺腔体中进行。在本实施例中，进行第一退火制作工艺P2以及第二退火制作工艺P3的制作工艺腔体为同一制作工艺腔室，原位(in-situly)实施。或者在其他实施例中，以不破真空的方式进行等离子体氮化制作工艺、第一退火制作工艺P2、第二退火制作工艺P3与形成介电层120的制作工艺，例如在同一丛集式设备(cluster tool)中进行上述制作工艺。或者在其他实施例中，进行等离子体氮化制作工艺、第一退火制作工艺P2以及第二退火制作工艺P3的制作工艺腔体与形成介电层120的制作工艺腔体为同一制作工艺腔体，原位（in-situly）实施。如此一来，本发明即可省去更换不同腔体进行退火制作工艺所耗费的时间。尤其，在更换不同腔体重新进行各退火制作工艺时，其在到达所需的退火温度（例如第一退火制作工艺P2的退火温度为800℃，第二退火制作工艺P3的退火温度为700℃）之前，需经过一段预热或者加热的时间，方可渐进式地达到所需的退火温度。采用本发明直接原位进行第一退火制作工艺P2以及第二退火制作工艺P3则可不需再重新进行预热或者加热；亦即，采用本发明原位进行第一退火制作工艺P2以及第二退火制作工艺P3，仅需在进行第一退火制作工艺P1时，进行一次预热或者加热，而进行第二退火制作工艺P3时可直接由第一退火制作工艺P1的退火温度达到所需的第二退火制作工艺P3的退火温度（本实施例中为700℃）即可。如此，可大幅缩短退火制作工艺的时间，且采用本发明所形成的介电层120也较不会在各退火制作工艺中因更换腔体而产生其他污染。
如图4所示，形成一栅极导电层130于介电层120上。本发明的栅极导电层130可与介电层120在同一丛集式设备中进行；亦即，在形成介电层120并且进行第一退火制作工艺P2以及第二退火制作工艺P3之后，不破真空即可原位形成栅极导电层130于介电层120上，但形成介电层120与形成栅极导电层130的制作工艺腔体不同。本实施例的栅极导电层130为一含硅栅极导电层例如多晶硅栅极导电层，而本发明的半导体制作工艺可用以形成具有一多晶硅栅极的MOS晶体管等半导体结构，但本发明不以此为限。
承上，以本发明的方法所形成的半导体结构，其介电层120会包含氮原子，而此氮原子的分布集中分布于表面S1，使氮原子尽可能远离基底110，进而可增加所形成的半导体装置的可靠度。因此，氮原子的浓度会随着距离表面S1的深度增加而遽减。具体而言，采用本发明的方法，当介电层120中对于基底110的距离小于介电层120厚度的20％时，介电层120中的氮原子的浓度可小于5％（可如图11所示）。图11是绘示本发明一实施例的氮及硅原子的浓度对于介电层的深度的曲线图，其中介电层的厚度约为18埃（angstroms），可对应此位置的硅含量遽增，表示在此处为介电层衔接至硅基底，而氮原子的浓度在约13埃（angstroms）处则降至5％以下。
此外，本发明的半导体制作工艺除了可应用于多晶硅栅极的半导体制作工艺外，也可应用于其他半导体制作工艺，以下再提出一本发明的半导体制作工艺应用于一后置缓冲层及后置高介电常数介电层之后栅极制作工艺的实施例，但本发明的应用非局限于此。
图5-图10是绘示本发明一实施例的半导体制作工艺的剖面示意图。如图5所示，提供一基底210，基底210例如是一硅基底、一含硅基底、一三五族覆硅基底(例如GaN-on-silicon)、一石墨烯覆硅基底(graphene-on-silicon)或一硅覆绝缘(silicon-on-insulator，SOI)基底等半导体基底。形成一绝缘结构20于基底210中，以电性绝缘各晶体管。绝缘结构20例如为一浅沟隔离（shallow trench isolation,STI）结构，其例如以一浅沟隔离制作工艺形成，详细形成方法为本领域所熟知故不再赘述，但本发明不以此为限。
接续，由下而上依序形成一栅极介电层（未绘示）、一牺牲电极层（未绘示）以及一盖层（未绘示）覆盖基底210；随之，将盖层（未绘示）、牺牲电极层（未绘示）以及栅极介电层（未绘示）图案化，以形成一栅极介电层222、一牺牲电极层224以及一盖层（未绘示）于基底210上。此时则由栅极介电层222、牺牲电极层224以及盖层（未绘示），形成一牺牲栅极G。
然后，形成一间隙壁230于牺牲栅极G侧边的基底210上，再进行一离子注入制作工艺，以自动对准地于其侧边的基底210中形成一源/漏极区240。间隙壁230例如是以氮化硅或氧化硅等材质所组成的单层或多层复合结构。源/漏极区240的掺杂杂质可包含硼或磷等三价或五价的离子，视所形成的半导体元件的电性而定。之后，可选择性地进行一自动对准金属硅化物（Salicide）制作工艺以形成一金属硅化物（未绘示）于源/漏极区240上。而后，可选择性地全面覆盖一接触洞蚀刻停止层（contact etch stop layer,CESL）（未绘示）于牺牲栅极G、间隙壁230以及基底210上。当然，在进行离子注入制作工艺以形成源/漏极区240之前，可另外再形成一衬层并进行一离子注入制作工艺，以形成一轻掺杂源/漏极区（未绘示）。
接着，全面覆盖一层间介电层（未绘示）于基底210以及牺牲栅极G上，再将其平坦化至移除牺牲电极层224上的接触洞蚀刻停止层（contact etchstop layer,CESL）（未绘示）以及盖层（未绘示），而形成一层间介电层250并曝露牺牲电极层224。接着，移除牺牲电极层224以及栅极介电层222，而如图6所示形成一凹槽r并暴露出基底210。
如图7所示，全面覆盖一缓冲层310于基底210、间隙壁230以及层间介电层250。缓冲层310可为一氧化层，其例如以热氧化制作工艺或化学氧化制作工艺形成，但本发明不以此为限。在本实施例中，缓冲层310则由临场蒸气产生（In Situ Steam Generated，ISSG）制作工艺所形成。接着，可选择性地进行本发明的半导体制作工艺以改善缓冲层310的电性表现，亦即选择性地进行等离子体氮化制作工艺（未绘示）并再同位进行具有不同的通入气体以及不同的退火温度的第一退火制作工艺P2以及第二退火制作工艺P3于缓冲层310，以有效地修补缓冲层310及基底110在前述制作工艺中所造成的损害并且降低其漏电流密度。举例而言，可在等离子体氮化制作工艺之后，先进行第一退火制作工艺P2于缓冲层310上，其中第一退火制作工艺P2可例如为通入氮气的不含氧的退火制作工艺，其退火温度较佳为800℃~1040℃；然后，再进行第二退火制作工艺P3于缓冲层310上，其中第二退火制作工艺P3可例如为通入氧气的含氧的退火制作工艺，其退火温度较佳为600℃~700℃，但本发明不以此为限。
在此强调，本发明的同位进行第一退火制作工艺P2以及第二退火制作工艺P3于同一制作工艺腔体中进行；特别是，在同一丛集式设备中进行等离子体氮化制作工艺、第一退火制作工艺P2、第二退火制作工艺P3与形成缓冲层310的制作工艺。如此一来，本发明即可省去更换不同腔体进行退火制作工艺所耗费的时间。尤其，在更换不同腔体重新进行各退火制作工艺时，其在到达所需的退火温度（例如第一退火制作工艺P2的退火温度为800℃，第二退火制作工艺P3的退火温度为700℃）之前，需经过一段预热或者加热的时间，方可渐进式地达到所需的退火温度。采用本发明直接原位进行第一退火制作工艺P2以及第二退火制作工艺P3则可不需再重新进行预热或者加热；亦即，采用本发明原位进行第一退火制作工艺P2以及第二退火制作工艺P3，仅需在进行第一退火制作工艺P2时，进行一次预热或者加热，而进行第二退火制作工艺P3时可直接由第一退火制作工艺P2的退火温度达到所需的第二退火制作工艺P3的退火温度（本实施例中为700℃）即可。如此，可大幅缩短退火制作工艺的时间，且采用本发明的缓冲层310也较不会在各退火制作工艺中因更换腔体而产生其他污染。
接着，如图8所示，全面覆盖一高介电常数栅极介电层320于缓冲层310上，其中高介电常数栅极介电层320可选自氧化铪(hafnium oxide，HfO2)、硅酸铪氧化合物(hafnium silicon oxide，HfSiO4)、硅酸铪氮氧化合物(hafniumsilicon oxynitride，HfSiON)、氧化铝(aluminum oxide，Al2O3)、氧化镧(lanthanum oxide，La2O3)、氧化钽(tantalum oxide，Ta2O5)、氧化钇(yttriumoxide，Y2O3)、氧化锆(zirconium oxide，ZrO2)、钛酸锶（strontium titanate oxide，SrTiO3）、硅酸锆氧化合物(zirconium silicon oxide，ZrSiO4)、锆酸铪(hafniumzirconium oxide，HfZrO4)、锶铋钽氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、锆钛酸铅(lead zirconate titanate,PbZrxTi1-xO3,PZT)与钛酸钡锶(barium strontium titanate,BaxSr1-xTiO3,BST)所组成的群组，但本发明不以此为限。
接续，可选择性地进行本发明的半导体制作工艺以改善高介电常数栅极介电层320的电性表现，亦即选择性地进行等离子体氮化制作工艺（未绘示）并再同位进行具有不同的通入气体以及不同的退火温度的第一退火制作工艺P2以及第二退火制作工艺P3于高介电常数栅极介电层320，以修补高介电常数栅极介电层320在前述制作工艺中所造成的损害并且降低其漏电流密度。举例而言，在选择性的进行等离子体氮化制作工艺之后，先进行第一退火制作工艺P2于高介电常数栅极介电层320上，其中第一退火制作工艺P2可例如为通入氮气的不含氧的退火制作工艺，其退火温度较佳为800℃；然后，再进行第二退火制作工艺P3于高介电常数栅极介电层320上，其中第二退火制作工艺P3可例如为通入氧气的含氧的退火制作工艺，其退火温度较佳为700℃，但本发明不以此为限。
在此强调，本发明的同位进行第一退火制作工艺P2以及第二退火制作工艺P3于同一制作工艺腔体中进行；特别是，在同一丛集式设备中进行等离子体氮化制作工艺、第一退火制作工艺P2、第二退火制作工艺P3与形成高介电常数栅极介电层320的制作工艺。如此一来，本发明即可省去更换不同腔体进行退火制作工艺所耗费的时间。尤其，在更换不同腔体重新进行各退火制作工艺时，其在到达所需的退火温度（例如第一退火制作工艺P2的退火温度为800℃，第二退火制作工艺P3的退火温度为700℃）之前，需经过一段预热或者加热的时间，方可渐进式地达到所需的退火温度。采用本发明直接原位进行第一退火制作工艺P2以及第二退火制作工艺P3则可不需再重新进行预热或者加热；亦即，采用本发明原位进行第一退火制作工艺P2以及第二退火制作工艺P3，仅需在进行第一退火制作工艺P2时，进行一次预热或者加热，而进行第二退火制作工艺P3时可直接达到其所需的退火温度（本实施例中为700℃）即可。如此，可大幅缩短退火制作工艺的时间，且采用本发明的高介电常数栅极介电层320也较不会在各退火制作工艺中因更换腔体而产生其他污染。
再者，本发明的半导体制作工艺（即进行采用等离子体的处理制作工艺P1、进行第一退火制作工艺P2及第二退火制作工艺P3），可仅在形成缓冲层130后进行或者仅在形成高介电常数栅极介电层320后进行；亦或者，在形成缓冲层130后以及形成高介电常数栅极介电层320后皆分别进行，视实际情况而定。
接续，如图9所示，选择性形成一底阻障层330于高介电常数栅极介电层320上，用以防止后续位于其上的金属成分向下扩散污染高介电常数栅极介电层320。底阻障层330例如为氮化钽(tantalum nitride，TaN)、氮化钛(titanium nitride，TiN)等单层结构或复合层结构。而后，形成一功函数层340覆盖底阻障层330。功函数层340可为一铝钛层或一氮化钛层等，视所形成的晶体管等半导体结构的电性而定，但本发明不以此为限。而后，可选择性形成一顶阻障层（未绘示）于功函数层340上。顶阻障层（未绘示）可为一氮化钛层等，用以防止后续形成于其上的材料层中的成分向下扩散至功函数层340、底阻障层330或高介电常数栅极介电层320等，降低晶体管的功函数值或增加其漏电流等电性问题。之后，形成一低电阻率材料350于顶阻障层（未绘示）或者功函数层340上。低电阻率材料350可包含由铝或钨等材料所组成，但本发明不以此为限。
如图10所示，进行一例如化学机械研磨（chemical mechanical polishing,CMP）制作工艺等平坦化制作工艺，均匀地平坦化至暴露出层间介电层250，并形成一金属栅极M，其包含平坦化后的一缓冲层310’、一高介电常数栅极介电层320’、一底阻障层330’、一功函数层340’与一低电阻率材料350’。
接着，可再进行后续的半导体制作工艺等，例如选择性再形成一顶层间介电层（未绘示）于层间介电层250之上，并形成多个接触洞（未绘示）于顶层间介电层与层间介电层250中，因而暴露出源/漏极区240（或金属硅化物）。之后，填入例如钨、铜等金属，以于接触洞（未绘示）中形成接触插塞（未绘示），将源/漏极区240向外电连接其他半导体元件。同时，接触插塞（未绘示）也会形成于金属栅极M的上方，以将金属栅极M向外电连接其他半导体元件。
以下再提出一本发明的半导体制作工艺应用于一前置缓冲层及前置高介电常数介电层之后栅极制作工艺的实施例，但本发明的应用非局限于此。
图12-图14是绘示本发明一实施例的半导体制作工艺的剖面示意图。首先，可如图12所示，本实施例的结构与图5大致相同，唯本实施例应用于一前置缓冲层及前置高介电常数介电层的后栅极制作工艺，是以图5的栅极介电层222在本实施例是为一栅极介电层422，其由下而上依序包含一缓冲层422a以及一高介电常数栅极介电层422b，而本发明的方法可选择性分别适用于缓冲层422a及高介电常数栅极介电层422b上。详细而言，可在形成缓冲层422a之后或/且在形成高介电常数栅极介电层422b之后，紧接着原位（in-situ）且连续的进行前述实施例的第一退火制作工艺P2以及第二退火制作工艺P3于缓冲层422a或/且高介电常数栅极介电层422b上，其中第一退火制作工艺P2以及第二退火制作工艺P3具有不同的通入气体以及不同的退火温度。如此，通过进行具有不同的通入气体以及不同的退火温度的退火制作工艺，以有效地修补因前述的制作工艺步骤中所损害的缓冲层422a、高介电常数栅极介电层422b或基底210的表面。本发明的详细制作工艺方法例如通入的气体及较佳的适用温度等、所能达到的功效，以及缓冲层422a及高介电常数栅极介电层422b的材质等已于前述实施例说明，故不再赘述。可选择性地在高介电常数栅极介电层422b与牺牲电极层224间设置一底阻障层，以防止后续位于其上的金属成分向下扩散污染高介电常数栅极介电层422b。
接着，移除牺牲电极层224，而如图13所示，形成一凹槽r1并暴露出所保留的栅极介电层422。如图14所示，选择性形成一盖层360于选择性的底阻障层(未图示)/高介电常数栅极介电层422b上，作为蚀刻阻挡层，盖层360的材料例如是氮化钽（TaN）。而后，形成一功函数层340覆盖盖层360。之后，可选择性形成一顶阻障层（未绘示）于功函数层340上，用以防止后续形成于其上的材料层中的成分向下扩散至功函数层340、盖层360或高介电常数栅极介电层422b等，降低晶体管的功函数值或增加其漏电流等电性问题。之后，形成一低电阻率材料350于顶阻障层（未绘示）或者功函数层340上。底阻障层（未绘示）、功函数层340、顶阻障层（未绘示）或低电阻率材料350的材质已于前实施例中说明，不再赘述。
接着，可进行一例如化学机械研磨（chemical mechanical polishing,CMP）制作工艺等平坦化制作工艺，均匀地平坦化至暴露出层间介电层250，并形成一金属栅极（未绘示）。之后，可再进行后续的半导体制作工艺等，例如选择性再形成一顶层间介电层（未绘示）于层间介电层250之上，并形成多个接触洞（未绘示）于顶层间介电层与层间介电层250中，因而暴露出源/漏极区240（或金属硅化物）。之后，填入例如钨、铜等金属，以于接触洞（未绘示）中形成接触插塞（未绘示），将源/漏极区240向外电连接其他半导体元件。同时，接触插塞（未绘示）也会形成于金属栅极（未绘示）的上方，以将金属栅极（未绘示）向外电连接其他半导体元件。
综上所述，本发明提出一种半导体结构及其制作工艺，其原位进行一第一退火制作工艺以及一第二退火制作工艺于介电层上，且此二退火制作工艺具有不同的通入气体以及不同的退火温度。如此一来，本发明可通过进行具有不同的通入气体以及不同的退火温度的退火制作工艺以有效地修补介电层及基底，并且降低漏电流密度。再者，本发明仅需在进行第一退火制作工艺时进行一次的预热或者加热的步骤，然后即可直接将退火温度调整至第二退火制作工艺的退火温度，而不须再重新进行预热或者加热，因此可缩短退火制作工艺的时间。并且，采用本发明所形成的介电层也较不会在各退火制作工艺中因更换腔体而产生其他污染，因为本发明的二退火制作工艺于同一制作工艺腔体中进行。
更进一步而言，本发明所适用的介电层可为一多晶硅栅极的介电层、或者一金属栅极的缓冲层或高介电常数栅极介电层等。再者，本发明所进行的第一及第二退火制作工艺可包含依序进行一不含氧的退火制作工艺以及一含氧的退火制作工艺，其中不含氧的退火制作工艺可包含通入氮气、氢气、氦气或其他惰性气体，而含氧的退火制作工艺则可包含通入氧气。另外，在形成退火制作工艺之前，可更包含进行一采用等离子体的处理制作工艺于介电层上，以集中掺杂杂质于介电层的表面，进而调变介电层的材料电性，但不会污染到基底。
依据本发明的半导体制作工艺所形成的半导体结构，其介电层则会包含氮原子，且当介电层中对于基底的距离小于介电层厚度的20％时，介电层中的氮原子的浓度则会小于5％。是以，本发明可降低等离子体或掺入的杂质等损害或污染基底，因此本发明可提升所形成的半导体结构的可靠度。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (20)
1.一种半导体结构，包含有：
介电层，位于一基底上，其中该介电层包含氮原子，且当该介电层中对于该基底的距离小于该介电层厚度的20％时，该介电层中的氮原子的浓度则小于5％。
2.如权利要求1所述的半导体结构，其中该介电层包含氧化硅层、氮氧化硅层或二氧化铪层。
3.如权利要求1所述的半导体结构，其中该介电层包含栅极介电层、缓冲层或高介电常数介电层。
4.一种半导体制作工艺，包含有：
形成一介电层于一基底上；以及
原位进行二退火制作工艺于该介电层，其中该二退火制作工艺具有不同的通入气体以及不同的退火温度。
5.如权利要求4所述的半导体制作工艺，其中该介电层包含氧化硅层、氮氧化硅层或二氧化铪层。
6.如权利要求4所述的半导体制作工艺，其中该介电层包含栅极介电层、缓冲层或高介电常数介电层。
7.如权利要求4所述的半导体制作工艺，其中该介电层由临场蒸气产生（In Situ Steam Generated，ISSG）制作工艺所形成。
8.如权利要求4所述的半导体制作工艺，其中该二退火制作工艺包含不含氧的退火制作工艺以及含氧的退火制作工艺。
9.如权利要求4所述的半导体制作工艺，其中该二退火制作工艺包含第一退火制作工艺以及第二退火制作工艺。
10.如权利要求9所述的半导体制作工艺，其中该第一退火制作工艺所通入的气体包含氦气或氢气。
11.如权利要求9所述的半导体制作工艺，其中该第一退火制作工艺所通入的气体包含氮气。
12.如权利要求11所述的半导体制作工艺，其中该第一退火制作工艺的退火温度为800℃~1040℃。
13.如权利要求9所述的半导体制作工艺，其中该第二退火制作工艺所通入的气体包含氧气。
14.如权利要求13所述的半导体制作工艺，其中该第二退火制作工艺的退火温度为600℃~700℃。
15.如权利要求9所述的半导体制作工艺，其中进行该二退火制作工艺的步骤包含依序进行该第一退火制作工艺以及该第二退火制作工艺。
16.如权利要求10所述的半导体制作工艺，其中该第一退火制作工艺以及该第二退火制作工艺于同一制作工艺腔体进行。
17.如权利要求4所述的半导体制作工艺，其中在进行该二退火制作工艺之前，还包含：
进行一采用等离子体的处理制作工艺于该介电层。
18.如权利要求17所述的半导体制作工艺，其中该采用等离子体的处理制作工艺包含一去耦合等离子体氮化（decoupled plasma nitridation,DPN）制作工艺。
19.如权利要求4所述的半导体制作工艺，其中在进行该二退火制作工艺之后，还包含：
形成一栅极导电层于该介电层上。
20.如权利要求19所述的半导体制作工艺，其中形成该栅极导电层以及形成该介电层于同一丛集式设备进行。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020197883A1 (en) * | 2001-06-20 | 2002-12-26 | Hiroaki Niimi | Method of ammonia annealing of ultra-thin silicon dioxide layers for uniform nitrogen profile |
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| CN101208782A (zh) * | 2005-06-27 | 2008-06-25 | 应用材料股份有限公司 | 用于等离子氮化栅极介电层的氮化后二阶段退火的方法 |
| CN102427043A (zh) * | 2011-08-04 | 2012-04-25 | 上海华力微电子有限公司 | 一种改善pmos器件载流子迁移率的方法 |
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- 2012-12-21 CN CN201210562735.4A patent/CN103887337A/zh active Pending
Patent Citations (4)
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| RJ01 | Rejection of invention patent application after publication |
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