TWI608614B - 半導體結構及其製程 - Google Patents

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半導體結構及其製程
本發明係關於一種半導體結構及其製程，且特別係關於一種原位進行二退火製程於介電層中之半導體結構及其製程。
在習知半導體產業中，多晶矽係廣泛地應用於半導體元件如金氧半導體(metal-oxide-semiconductor，MOS)電晶體中，作為標準的閘極填充材料選擇。然而，隨著MOS電晶體尺寸持續地微縮，傳統多晶矽閘極因硼穿透(boron penetration)效應導致元件效能降低，及其難以避免的空乏效應(depletion effect)等問題，使得等效的閘極介電層厚度增加、閘極電容值下降，進而導致元件驅動能力的衰退等困境。因此，半導體業界更嘗試以新的閘極填充材料，例如利用功函數(work function)金屬來取代傳統的多晶矽閘極，而形成金屬閘極。
然而，不論使用多晶矽閘極或者金屬閘極，二者皆需要介電層介於多晶矽與基底，或者金屬與基底之間。一般而言，多晶矽閘極之介電層為一氧化層，而金屬閘極之介電層則可包含一緩衝層或一高介電常數介電層等。當半導體元件日趨縮小，介電層之尺寸要求、所需之材料特性等也日益嚴苛，因此如何形成介電層，其能符合所需之電性品現，甚至是進一步能提升製程效率以降低成本等，皆成為現今半導體產業中一至關重要的議題。
本發明提出一種半導體結構及其製程，其藉由原位進行具有不同通入氣體以及不同退火溫度之二退火製程於介電層中，以改善製程效率以及所形成之結構之電性表現。
本發明提供一種半導體結構，包含有一介電層位於一基底上，其中介電層包含氮原子，且當介電層中對於基底的距離小於介電層厚度的20%時，介電層中的氮原子的濃度則小於5%。
本發明提供一種半導體製程，包含有下述步驟。首先，形成一介電層於一基底上。接著，原位進行二退火製程於介電層，其中二退火製程具有不同的通入氣體以及不同的溫度。
基於上述，本發明提出一種半導體結構及其製程，其原位進行二退火製程於介電層上，且此二退火製程具有不同之通入氣體以及不同之退火溫度。如此一來，本發明可藉由進行具有不同之通入氣體以及不同之退火溫度之退火製程以有效地修補介電層及基底，並且降低漏電流密度。再者，本發明在進行二退火製程時，僅需進行一次的預熱或者加熱步驟，即可直接進行不同退火溫度及不同之通入氣體之退火製程，進而可縮短退火製程之時間。並且，採用本發明之介電層亦較不會在各退火製程中因更換腔體而產生其他污染，因為本發明之二退火製程係於同一製程腔體中進行。
另外，依據本發明之半導體製程所形成之半導體結構，其介電層則會包含氮原子，且當介電層中對於基底的距離小於介電層厚度的20%時，介電層中的氮原子的濃度則會小於5%。是以，本發明可降低電漿或摻入之雜質等損害或污染基底，因此本發明可提升所形成之半導體結構之可靠度。
第1-4圖係繪示本發明一實施例之半導體製程之剖面示意圖。如第1圖所示，提供一基底110。基底110例如是一矽基底、一含矽基底、一三五族覆矽基底(例如GaN-on-silicon)、一石墨烯覆矽基底(graphene-on-silicon)或一矽覆絕緣(silicon-on-insulator，SOI)基底等半導體基底。形成一介電層120於基底110上。介電層120可例如為一氧化矽層、一氮氧化矽層或一二氧化鉿層或其任意組合等，但本發明不以此為限。再者，本發明之半導體製程可適用於一多晶矽閘極製程，一後閘極(Gate Last)製程或一前閘極(Gate First)製程等閘極製程，其中後閘極製程又可包含一前置緩衝層及前置高介電常數介電層之後閘極製程、一前置緩衝層及後置高介電常數介電層之後閘極製程、一後置緩衝層及後置高介電常數介電層之後閘極製程等，因此本發明之介電層120可包含一閘極介電層、一緩衝層或一高介電常數介電層等，但本發明不以此為限。在本實施例中，介電層120為一閘極介電層，而本實施例之半導體製程係為一多晶矽閘極製程。並且，介電層120為一氧化矽層，其可由臨場蒸氣產生(In Situ Steam Generated，ISSG)製程或乾式氧化製程所形成， 但本發明不以此為限。
如第2圖所示，選擇性地進行一採用電漿的處理製程P1於介電層120。採用電漿的處理製程P1可例如為一電漿氮化製程，但本發明不以此為限。在本實施例中，採用電漿的處理製程P1為一去耦合電漿氮化(decoupled plasma nitridation,DPN)製程，其氮化介電層120之表面S1，俾使介電層120的表面S1含有氮原子，但不致嚴重擴散至基底110，因而可避免電漿損傷基底110，而能增加所形成之半導體裝置之可靠度。
如第3圖所示，緊接著再原位(in-situ)且連續的進行一第一退火製程P2以及一第二退火製程P3於介電層120上，其中第一退火製程P2以及第二退火製程P3具有不同的通入氣體以及不同的退火溫度。如此，俾藉由進行具有不同的通入氣體以及不同的退火溫度之退火製程，以有效地修補因前述之製程中所損害之介電層120或基底110的表面。在一較佳的實施例中，第一退火製程P2以及第二退火製程P3分別為一不含氧的退火製程以及一含氧的退火製程。在本實施例中，係依序進行第一退火製程P2以及第二退火製程P3於介電層120上；再者，第一退火製程P2所通入的氣體包含氮氣，其為一不含氧的退火製程，且第一退火製程P2之退火溫度較佳為800℃~1040℃，而第二退火製程P3所通入的氣體則包含氧氣，其則為一含氧的退火製程，且第二退火製程P3之退火溫度較佳為600℃~700℃，但本發明不以此為限。再者，在一較佳的實施例中，當進行第二退火製程P3(即含氧退火製程)時，仍持續通入氮氣。如此一來，可進一步避免介電層120氧化過快。在其他實施例中， 第一退火製程P2所通入的氣體亦可為氦氣、氫氣，或者其他之惰性氣體。
在此強調，本發明係同位進行第一退火製程P2以及第二退火製程P3，以修補前述製程所造成之介電層120以及基底110之損害並緻密化介電層120，以降低漏電流密度(leakage current density,Jg)。特別是，本發明之第一退火製程P2以及第二退火製程P3係於同一製程腔體中進行。在本實施例中，進行第一退火製程P2以及第二退火製程P3之製程腔體為同一製程腔室，原位(in-situly)實施。或者在其他實施例中，以不破真空的方式進行電漿氮化製程、第一退火製程P2、第二退火製程P3與形成介電層120之製程，例如在同一叢集式設備(cluster tool)中進行上述製程。或者在其他實施例中，進行電漿氮化製程、第一退火製程P2以及第二退火製程P3之製程腔體係與形成介電層120之製程腔體為同一製程腔體，原位(in-situly)實施。如此一來，本發明即可省去更換不同腔體進行退火製程所耗費的時間。尤其，在更換不同腔體重新進行各退火製程時，其在到達所需之退火溫度(例如第一退火製程P2之退火溫度為800℃，第二退火製程P3之退火溫度為700℃)之前，需經過一段預熱或者加熱的時間，方可漸進式地達到所需之退火溫度。採用本發明直接原位進行第一退火製程P2以及第二退火製程P3則可不需再重新進行預熱或者加熱；亦即，採用本發明原位進行第一退火製程P2以及第二退火製程P3，僅需在進行第一退火製程P1時，進行一次預熱或者加熱，而進行第二退火製程P3時可直接由第一退火製程P1之退火溫度達到所需之第二退火製程P3之退火溫度(本實施例中為 700℃)即可。如此，可大幅縮短退火製程之時間，且採用本發明所形成之介電層120亦較不會在各退火製程中因更換腔體而產生其他污染。
如第4圖所示，形成一閘極導電層130於介電層12()上。本發明之閘極導電層130可與介電層120在同一叢集式設備中進行；亦即，在形成介電層120並且進行第一退火製程P2以及第二退火製程P3之後，不破真空即可原位形成閘極導電層130於介電層120上，但形成介電層120與形成閘極導電層130之製程腔體不同。本實施例之閘極導電層130為一含矽閘極導電層例如多晶矽閘極導電層，而本發明之半導體製程係可用以形成具有一多晶矽閘極的MOS電晶體等半導體結構，但本發明不以此為限。
承上，以本發明之方法所形成之半導體結構，其介電層120會包含氮原子，而此氮原子之分佈係集中分佈於表面S1，俾使氮原子盡可能遠離基底110，進而可增加所形成之半導體裝置之可靠度。因此，氮原子的濃度會隨著距離表面S1的深度增加而遽減。具體而言，採用本發明之方法，當介電層120中對於基底110的距離小於介電層120厚度的20%時，介電層120中的氮原子的濃度可小於5%(可如第11圖所示)。第11圖係繪示本發明一實施例之氮及矽原子之濃度對於介電層的深度的曲線圖，其中介電層的厚度約為18埃(angstroms)，可對應此位置之矽含量遽增，表示在此處為介電層銜接至矽基底，而氮原子的濃度在約13埃(angstroms)處則降至5%以下。
此外，本發明之半導體製程除了可應用於多晶矽閘極的半導體製程外，亦可應用於其他半導體製程，以下再提出一本發明之半導體製程應用於一後置緩衝層及後置高介電常數介電層之後閘極製程之實施例，但本發明之應用非侷限於此。
第5-10圖係繪示本發明一實施例之半導體製程之剖面示意圖。如第5圖所示，提供一基底210，基底210例如是一矽基底、一含矽基底、一三五族覆矽基底(例如GaN-on-silicon)、一石墨烯覆矽基底(graphene-on-silicon)或一矽覆絕緣(silicon-on-insulator，SOI)基底等半導體基底。形成一絕緣結構20於基底210中，以電性絕緣各電晶體。絕緣結構20例如為一淺溝隔離(shallow trench isolation,STI)結構，其例如以一淺溝隔離製程形成，詳細形成方法為本領域所熟知故不再贅述，但本發明不以此為限。
接續，由下而上依序形成一閘極介電層(未繪示)、一犧牲電極層(未繪示)以及一蓋層(未繪示)覆蓋基底210；隨之，將蓋層(未繪示)、犧牲電極層(未繪示)以及閘極介電層(未繪示)圖案化，以形成一閘極介電層222、一犧牲電極層224以及一蓋層(未繪示)於基底210上。此時則由閘極介電層222、犧牲電極層224以及蓋層(未繪示)，形成一犧牲閘極G。
然後，形成一間隙壁230於犧牲閘極G側邊的基底210上，再進行一離子佈植製程，以自動對準地於其側邊的基底210中形成一源/汲極區240。間隙壁230例如是以氮化矽或氧化矽等材質所組成 之單層或多層複合結構。源/汲極區240之摻雜雜質可包含硼或磷等三價或五價的離子，視所形成之半導體元件之電性而定。之後，可選擇性地進行一自動對準金屬矽化物(Salicide)製程以形成一金屬矽化物(未繪示)於源/汲極區240上。而後，可選擇性地全面覆蓋一接觸洞蝕刻停止層(contact etch stop layer,CESL)(未繪示)於犧牲閘極G、間隙壁230以及基底210上。當然，在進行離子佈植製程以形成源/汲極區240之前，可另外再形成一襯層並進行一離子佈植製程，以形成一輕摻雜源/汲極區(未繪示)。
接著，全面覆蓋一層間介電層(未繪示)於基底210以及犧牲閘極G上，再將其平坦化至移除犧牲電極層224上之接觸洞蝕刻停止層(contact etch stop layer,CESL)(未繪示)以及蓋層(未繪示)，而形成一層間介電層250並曝露犧牲電極層224。接著，移除犧牲電極層224以及閘極介電層222，而如第6圖所示形成一凹槽r並暴露出基底210。
如第7圖所示，全面覆蓋一緩衝層310於基底210、間隙壁230以及層間介電層250。緩衝層310可為一氧化層，其例如以熱氧化製程或化學氧化製程形成，但本發明不以此為限。在本實施例中，緩衝層310則由臨場蒸氣產生(In Situ Steam Generated，ISSG)製程所形成。接著，可選擇性地進行本發明之半導體製程以改善緩衝層310之電性表現，亦即選擇性地進行電漿氮化製程(未繪示)並再同位進行具有不同的通入氣體以及不同的退火溫度的第一退火製程P2以及第二退火製程P3於緩衝層310，以有效地修補緩衝層310及基底110在前述製程中所造成之損害並且降低其漏電流密度。舉 例而言，可在電漿氮化製程之後，先進行第一退火製程P2於緩衝層310上，其中第一退火製程P2可例如為通入氮氣之不含氧的退火製程，其退火溫度較佳為800℃~1040℃；然後，再進行第二退火製程P3於緩衝層310上，其中第二退火製程P3可例如為通入氧氣之含氧的退火製程，其退火溫度較佳為600℃~700℃，但本發明不以此為限。
在此強調，本發明之同位進行第一退火製程P2以及第二退火製程P3係於同一製程腔體中進行；特別是，在同一叢集式設備中進行電漿氮化製程、第一退火製程P2、第二退火製程P3與形成緩衝層310之製程。如此一來，本發明即可省去更換不同腔體進行退火製程所耗費的時間。尤其，在更換不同腔體重新進行各退火製程時，其在到達所需之退火溫度(例如第一退火製程P2之退火溫度為800℃，第二退火製程P3之退火溫度為700℃)之前，需經過一段預熱或者加熱的時間，方可漸進式地達到所需之退火溫度。採用本發明直接原位進行第一退火製程P2以及第二退火製程P3則可不需再重新進行預熱或者加熱；亦即，採用本發明原位進行第一退火製程P2以及第二退火製程P3，僅需在進行第一退火製程P2時，進行一次預熱或者加熱，而進行第二退火製程P3時可直接由第一退火製程P2之退火溫度達到所需之第二退火製程P3之退火溫度(本實施例中為700℃)即可。如此，可大幅縮短退火製程之時間，且採用本發明之緩衝層310亦較不會在各退火製程中因更換腔體而產生其他污染。
接著，如第8圖所示，全面覆蓋一高介電常數閘極介電層320於緩衝層310上，其中高介電常數閘極介電層320可選自氧化鉿(hafnium oxide，HfO2)、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO4)、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al2O3)、氧化鑭(lanthanum oxide，La2O3)、氧化鉭(tantalum oxide，Ta2O5)、氧化釔(yttrium oxide，Y2O3)、氧化鋯(zirconium oxide，ZrO2)、鈦酸鍶(strontium titanate oxide，SrTiO3)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO4)、鋯酸鉿(hafnium zirconium oxide，HfZrO4)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi2Ta2O9,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZrxTi1-xO3,PZT)與鈦酸鋇鍶(barium strontium titanate,BaxSr1-xTiO3,BST)所組成之群組，但本發明不以此為限。
接續，可選擇性地進行本發明之半導體製程以改善高介電常數閘極介電層320之電性表現，亦即選擇性地進行電漿氮化製程(未繪示)並再同位進行具有不同的通入氣體以及不同的退火溫度的第一退火製程P2以及第二退火製程P3於高介電常數閘極介電層320，以修補高介電常數閘極介電層320在前述製程中所造成之損害並且降低其漏電流密度。舉例而言，在選擇性的進行電漿氮化製程之後，先進行第一退火製程P2於高介電常數閘極介電層320上，其中第一退火製程P2可例如為通入氮氣之不含氧的退火製程，其退火溫度較佳為800℃；然後，再進行第二退火製程P3於高介電常數閘極介電層320上，其中第二退火製程P3可例如為通入氧氣之含氧的退火製程，其退火溫度較佳為700℃，但本發明不以此為限。
在此強調，本發明之同位進行第一退火製程P2以及第二退火製程P3係於同一製程腔體中進行；特別是，在同一叢集式設備中進行電漿氮化製程、第一退火製程P2、第二退火製程P3與形成高介電常數閘極介電層320之製程。如此一來，本發明即可省去更換不同腔體進行退火製程所耗費的時間。尤其，在更換不同腔體重新進行各退火製程時，其在到達所需之退火溫度(例如第一退火製程P2之退火溫度為800℃，第二退火製程P3之退火溫度為700℃)之前，需經過一段預熱或者加熱的時間，方可漸進式地達到所需之退火溫度。採用本發明直接原位進行第一退火製程P2以及第二退火製程P3則可不需再重新進行預熱或者加熱；亦即，採用本發明原位進行第一退火製程P2以及第二退火製程P3，僅需在進行第一退火製程P2時，進行一次預熱或者加熱，而進行第二退火製程P3時可直接達到其所需之退火溫度(本實施例中為700℃)即可。如此，可大幅縮短退火製程之時間，且採用本發明之高介電常數閘極介電層320亦較不會在各退火製程中因更換腔體而產生其他污染。
再者，本發明之半導體製程(，即進行採用電漿的處理製程P1、進行第一退火製程P2及第二退火製程P3)，可僅在形成緩衝層130後進行或者僅在形成高介電常數閘極介電層320後進行；亦或者，在形成緩衝層130後以及形成高介電常數閘極介電層320後皆分別進行，視實際情況而定。
接續，如第9圖所示，選擇性形成一底阻障層330於高介電常數 閘極介電層320上，用以防止後續位於其上之金屬成分向下擴散污染高介電常數閘極介電層320。底阻障層330例如為氮化鉭(tantalum nitride，TaN)、氮化鈦(titanium nitride，TiN)等單層結構或複合層結構。而後，形成一功函數層340覆蓋底阻障層330。功函數層340可為一鋁鈦層或一氮化鈦層等，視所形成之電晶體等半導體結構之電性而定，但本發明不以此為限。而後，可選擇性形成一頂阻障層(未繪示)於功函數層340上。頂阻障層(未繪示)可為一氮化鈦層等，用以防止後續形成於其上之材料層中的成分向下擴散至功函數層340、底阻障層330或高介電常數閘極介電層320等，降低電晶體之功函數值或增加其漏電流等電性問題。之後，形成一低電阻率材料350於頂阻障層(未繪示)或者功函數層340上。低電阻率材料350可包含由鋁或鎢等材料所組成，但本發明不以此為限。
如第10圖所示，進行一例如化學機械研磨(chemical mechanical polishing,CMP)製程等平坦化製程，均勻地平坦化至暴露出層間介電層250，並形成一金屬閘極M，其包含平坦化後的一緩衝層310’、一高介電常數閘極介電層320’、一底阻障層330’、一功函數層340’與一低電阻率材料350’。
接著，可再進行後續之半導體製程等，例如選擇性再形成一頂層間介電層(未繪示)於層間介電層250之上，並形成複數個接觸洞(未繪示)於頂層間介電層與層間介電層250中，因而暴露出源/汲極區240(或金屬矽化物)。之後，填入例如鎢、銅等金屬，以於接觸洞(未繪示)中形成接觸插 塞(未繪示)，將源/汲極區240向外電連接其他半導體元件。同時，接觸插塞(未繪示)亦會形成於金屬閘極M之上方，以將金屬閘極M向外電連接其他半導體元件。
以下再提出一本發明之半導體製程應用於一前置緩衝層及前置高介電常數介電層之後閘極製程之實施例，但本發明之應用非侷限於此。
第12-14圖係繪示本發明一實施例之半導體製程之剖面示意圖。首先，可如第12圖所示，本實施例之結構與第5圖大致相同，唯本實施例係應用於一前置緩衝層及前置高介電常數介電層之後閘極製程，是以第5圖之閘極介電層222在本實施例是為一閘極介電層422，其由下而上依序包含一緩衝層422a以及一高介電常數閘極介電層422b，而本發明之方法可選擇性分別適用於緩衝層422a及高介電常數閘極介電層422b上。詳細而言，可在形成緩衝層422a之後或/且在形成高介電常數閘極介電層422b之後，緊接著原位(in-situ)且連續的進行前述實施例之第一退火製程P2以及第二退火製程P3於緩衝層422a或/且高介電常數閘極介電層422b上，其中第一退火製程P2以及第二退火製程P3具有不同的通入氣體以及不同的退火溫度。如此，俾藉由進行具有不同的通入氣體以及不同的退火溫度之退火製程，以有效地修補因前述之製程步驟中所損害之緩衝層422a、高介電常數閘極介電層422b或基底210的表面。本發明之詳細製程方法例如通入的氣體及較佳之適用溫度等、所能達到之功效，以及緩衝層422a及高介電常數閘極介電層422b之材質等已於前述實施例說明，故不再贅述。可選擇性地在高介電常數 閘極介電層422b與犧牲電極層224間設置一底阻障層，以防止後續位於其上之金屬成分向下擴散污染高介電常數閘極介電層422b。
接著，移除犧牲電極層224，而如第13圖所示，形成一凹槽r1並暴露出所保留之閘極介電層422。如第14圖所示，選擇性形成一蓋層360於選擇性的底阻障層(未圖示)/高介電常數閘極介電層422b上，作為蝕刻阻擋層，蓋層360的材料例如是氮化鉭(TaN)。而後，形成一功函數層340覆蓋蓋層360。之後，可選擇性形成一頂阻障層(未繪示)於功函數層340上，用以防止後續形成於其上之材料層中的成分向下擴散至功函數層340、蓋層360或高介電常數閘極介電層422b等，降低電晶體之功函數值或增加其漏電流等電性問題。之後，形成一低電阻率材料350於頂阻障層(未繪示)或者功函數層340上。底阻障層(未繪示)、功函數層340、頂阻障層(未繪示)或低電阻率材料350之材質已於前實施例中說明，不再贅述。
接著，可進行一例如化學機械研磨(chemical mechanical polishing,CMP)製程等平坦化製程，均勻地平坦化至暴露出層間介電層250，並形成一金屬閘極(未繪示)。之後，可再進行後續之半導體製程等，例如選擇性再形成一頂層間介電層(未繪示)於層間介電層250之上，並形成複數個接觸洞(未繪示)於頂層間介電層與層間介電層250中，因而暴露出源/汲極區240(或金屬矽化物)。之後，填入例如鎢、銅等金屬，以於接觸洞(未繪示)中形成接觸插塞(未繪示)，將源/汲極區 240向外電連接其他半導體元件。同時，接觸插塞(未繪示)亦會形成於金屬閘極(未繪示)之上方，以將金屬閘極(未繪示)向外電連接其他半導體元件。
綜上所述，本發明提出一種半導體結構及其製程，其原位進行一第一退火製程以及一第二退火製程於介電層上，且此二退火製程具有不同之通入氣體以及不同之退火溫度。如此一來，本發明可藉由進行具有不同之通入氣體以及不同之退火溫度之退火製程以有效地修補介電層及基底，並且降低漏電流密度。再者，本發明僅需在進行第一退火製程時進行一次的預熱或者加熱的步驟，然後即可直接將退火溫度調整至第二退火製程之退火溫度，而不須再重新進行預熱或者加熱，因此可縮短退火製程之時間。並且，採用本發明所形成之介電層亦較不會在各退火製程中因更換腔體而產生其他污染，因為本發明之二退火製程係於同一製程腔體中進行。
更進一步而言，本發明所適用之介電層可為一多晶矽閘極之介電層、或者一金屬閘極之緩衝層或高介電常數閘極介電層等。再者，本發明所進行之第一及第二退火製程可包含依序進行一不含氧的退火製程以及一含氧的退火製程，其中不含氧的退火製程可包含通入氮氣、氫氣、氦氣或其他惰性氣體，而含氧的退火製程則可包含通入氧氣。另外，在形成退火製程之前，可更包含進行一採用電漿的處理製程於介電層上，以集中摻雜雜質於介電層之表面，進而調變介電層之材料電性，但不會污染到基底。
依據本發明之半導體製程所形成之半導體結構，其介電層則會包 含氮原子，且當介電層中對於基底的距離小於介電層厚度的20%時，介電層中的氮原子的濃度則會小於5%。是以，本發明可降低電漿或摻入之雜質等損害或污染基底，因此本發明可提升所形成之半導體結構之可靠度。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
20‧‧‧絕緣結構
110、210‧‧‧基底
120‧‧‧介電層
130‧‧‧閘極導電層
222、422‧‧‧閘極介電層
224‧‧‧犧牲電極層
230‧‧‧間隙壁
240‧‧‧源/汲極區
250‧‧‧層間介電層
310、310’、422a‧‧‧緩衝層
320、320’、422b‧‧‧高介電常數閘極介電層
330、330’‧‧‧底阻障層
340、340’‧‧‧功函數層
350、350’‧‧‧低電阻率材料
360‧‧‧蓋層
G‧‧‧犧牲閘極
M‧‧‧金屬閘極
P1‧‧‧採用電漿的處理製程
P2‧‧‧第一退火製程
P3‧‧‧第二退火製程
r、r1‧‧‧凹槽
S1‧‧‧表面
第1-4圖係繪示本發明一實施例之半導體製程之剖面示意圖。
第5-10圖係繪示本發明一實施例之半導體製程之剖面示意圖。
第11圖係繪示本發明一實施例之氮及矽原子之濃度對於介電層的深度的曲線圖。
第12-14圖係繪示本發明一實施例之半導體製程之剖面示意圖。
110‧‧‧基底
120‧‧‧介電層
P2‧‧‧第一退火製程
P3‧‧‧第二退火製程
S1‧‧‧表面

Claims (14)

  1. 一種半導體製程，包含有：形成一介電層於一基底上，其中該介電層包含一緩衝層及一高介電常數介電層；以及在形成該緩衝層後以及形成該高介電常數閘極介電層後皆分別原位進行二退火製程於該介電層，其中該二退火製程具有不同的通入氣體以及不同的退火溫度，其中該二退火製程包含一第一退火製程以及一第二退火製程，且該第一退火製程所通入的氣體包含氫氣。
  2. 如申請專利範圍第1項所述之半導體製程，其中該介電層包含一氧化矽層、一氮氧化矽層或一二氧化鉿層。
  3. 如申請專利範圍第1項所述之半導體製程，其中該介電層係由臨場蒸氣產生(In Situ Steam Generated，ISSG)製程所形成。
  4. 如申請專利範圍第1項所述之半導體製程，其中該二退火製程包含一不含氧的退火製程以及一含氧的退火製程。
  5. 如申請專利範圍第1項所述之半導體製程，其中該第一退火製程所通入的氣體包含氮氣。
  6. 如申請專利範圍第5項所述之半導體製程，其中該第一退火製程 的退火溫度為800℃~1040℃。
  7. 如申請專利範圍第1項所述之半導體製程，其中該第二退火製程所通入的氣體包含氧氣。
  8. 如申請專利範圍第7項所述之半導體製程，其中該第二退火製程的退火溫度為600℃~700℃。
  9. 如申請專利範圍第1項所述之半導體製程，其中進行該二退火製程的步驟包含依序進行該第一退火製程以及該第二退火製程。
  10. 如申請專利範圍第1項所述之半導體製程，其中該第一退火製程以及該第二退火製程係於同一製程腔體進行。
  11. 如申請專利範圍第1項所述之半導體製程，其中在進行該二退火製程之前，更包含：進行一採用電漿的處理製程於該介電層。
  12. 如申請專利範圍第11項所述之半導體製程，其中該採用電漿的處理製程包含一去耦合電漿氮化(decoupled plasma nitridation,DPN)製程。
  13. 如申請專利範圍第1項所述之半導體製程，其中在進行該二退火製程之後，更包含： 形成一閘極導電層於該介電層上。
  14. 如申請專利範圍第13項所述之半導體製程，其中形成該閘極導電層以及形成該介電層係於同一叢集式設備進行。
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* Cited by examiner, † Cited by third party
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US20050130442A1 (en) * 2003-12-11 2005-06-16 Visokay Mark R. Method for fabricating transistor gate structures and gate dielectrics thereof
US20080200000A1 (en) * 2007-02-19 2008-08-21 Fujitsu Limited Method for manufacturing semiconductor device

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