CN102222610B - 半导体装置的制造方法 - Google Patents

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Abstract

本发明提供一种半导体装置的制造方法。上述半导体装置的制造方法包括提供半导体基板。于半导体基板上形成一第一高介电常数介电层。对第一高介电常数介电层进行一第一处理工艺。在一实施例中，上述处理工艺可包括于氧气及/或在臭氧环境下的紫外线辐射工艺。于处理后第一高介电常数介电层上形成一第二高介电常数介电层。以及对第二高介电常数介电层进行一第二处理工艺。在一实施例中，上述高介电常数介电层形成一场效应晶体管的一栅极介电层。本发明的优点包括增强减少半导体装置的等效氧化层厚度(EOT)。

Description

半导体装置的制造方法
技术领域
本发明涉及一种半导体装置的制造方法，特别涉及一种半导体装置的介电层(例如一场效应晶体管的一栅极介电层)的形成方法。
背景技术
当一些集成电路(IC)设计的技术节点微缩时，会致使想要以一金属栅极取代一公知多晶硅栅极以在微缩元件尺寸时改善元件性能。用于形成一金属栅极结构(例如具有一金属栅极)的一工艺可称为一“栅极后置(gate last)”工艺，其中于“最后”形成最终的栅极堆叠结构。上述工艺可减少包括必须于形成栅极结构之后进行的高温工艺的后续工艺数目。当晶体管的尺寸持续微缩时通常需要降低栅极氧化物的厚度以维持其性能。为了降低栅极漏电，通常需要使用高介电常数(high-k)栅极介电层，以允许在维持相同于较大技术节点使用一般的栅极介电层的相同等效厚度时，可有较大的物理厚度。栅极后置(gate last)和高介电常数(high-k)栅极介电层的其他优点包括可抑制位于栅极介电层下方的界面层的再生长(re-growth)，其可有益于等效氧化层厚度(EOT)，降低漏电和允许金属栅极有适当的功函数。
然而，于公知半导体装置工艺中提供这种元件和工艺会面临许多挑战。沉积完毕的高介电常数(high-k)介电层会包括例如氧空缺或杂质之前存在的捕捉陷阱(pre-existing traps)。上述之前存在的捕捉陷阱会影响最终半导体装置的性能。通常会进行退火工艺以改善高介电常数(high-k)介电层的性能。然而，退火工艺会增加热预算(thermal budget)而不利于半导体装置工艺。举例来说，退火工艺会使界面层再生长(re-growth)而导致等效氧化层厚度(EOT)的增加。
因此，在此技术领域中，有需要一种半导体装置的制造方法，以满足上述需求且克服公知技术的缺点。
发明内容
有鉴于此，本发明一实施例提供一种半导体装置的制造方法。上述半导体装置的制造方法包括提供一半导体基板。且于上述半导体基板上形成一第一高介电常数介电层。对上述第一高介电常数介电层进行一第一处理工艺，因而形成一处理后第一高介电常数介电层。于上述处理后第一高介电常数介电层上形成一第二高介电常数介电层。之后，对上述第二高介电常数介电层进行一第二处理工艺。
本发明另一实施例提供一种半导体装置的制造方法。上述半导体装置制造方法包括于一半导体基板上形成一栅极介电层的一第一部分。对上述栅极介电层的上述第一部分进行一第一处理工艺。之后，于处理后的上述第一部分正上方形成上述栅极介电层的一第二部分。然后，对上述栅极介电层的上述第二部分进行一第二处理工艺。
本发明又另一实施例提供一种半导体装置的制造方法。上述半导体装置制造方法包括于一半导体基板上形成一虚设栅极结构。形成一源极区和一漏极区邻接上述虚设栅极结构。然后移除上述虚设栅极结构以形成一沟槽。于上述半导体基板上且包括于上述沟槽中沉积一高介电常数介电层的一第一部分。处理上述高介电常数介电层的上述第一部分。于处理后的上述高介电常数介电层的上述第一部分正上方形成上述高介电常数介电层的一第二部分。处理上述高介电常数介电层的上述第二部分。于处理后的上述高介电常数介电层的上述第二部分上形成一金属栅极。
本发明的优点包括增强减少半导体装置的等效氧化层厚度(EOT)。
附图说明
图1为依据本发明实施例的于一基板上形成一介电层的方法的流程图。
图2、图3、图4、图5、图6为依据图1的方法形成的半导体装置的工艺剖面图。
图7为依据本发明实施例的“栅极后置”工艺的流程图，其包括形成一介电层。
图8、图9、图10、图11、图12、图13为依据图7的方法形成的半导体装置的工艺剖面图。
图14为依据本发明实施例的“栅极后置”工艺的流程图，其包括形成一后置栅极介电层和一介电层。
图15、图16、图17、图18、图19为依据图14的方法形成的半导体装置的工艺剖面图。
其中，附图标记说明如下：
100、700、1400～方法；
102、104、106、108、110、112、702、704、706、708、710、712、714、716、718、720、722、1402、1404、1406、1408、1410、1412、1414、1416、1418、1420、1422～步骤；
202～基板；
204、402、806、902、1002～高介电常数介电层；
302、502～处理工艺；
204b、402b、806b、902b～处理后高介电常数介电层；
600～半导体装置；
602～栅极介电层；
604～栅极；
802～隔绝物；
804～界面层；
1004～蚀刻停止层；
1006～虚设栅极；
1102～源极和漏极区；
1104a～源极和漏极区；
1104b～源极和漏极区；
1106～间隙壁；
1202～层间介电层；
1204、1602～沟槽；
1300～装置；
1302、1802～金属栅极；
1500～装置；
1502～虚设栅极介电质；
1702～高介电常数栅极介电层；
1902～接触孔插塞；
1904～介层孔插塞；
1906～导线。
具体实施方式
以下以各实施例详细说明并伴随着附图说明的范例，做为本发明的参考依据。在附图或说明书描述中，相似或相同的部分皆使用相同的图号。且在附图中，实施例的形状或是厚度可扩大，并以简化或是方便标示。再者，附图中各元件的部分将以分别描述说明之，值得注意的是，图中未示出或描述的元件，为所属技术领域中的技术人员所知的形式。
请参考图1，其显示一方法100的流程图。方法100用以形成包括一介电层的一半导体装置的元件。图2、图3、图4、图5、图6为依据图1的方法100形成的半导体装置的工艺剖面图。
方法100起始于步骤102，步骤102提供一基板。上述基板通常为半导体基板。请参考图2的实施例，显示基板202。在一实施例中，基板202可包括一结晶硅基板(晶圆)。基板202可依据设计需求而包括不同掺杂成分(例如p型基板或n型基板)。在其他实施例中，基板202可包括例如锗或钻石的其他元素半导体。在其他实施例中，基板202可包括例如碳化硅(siliconcarbide)、砷化镓(gallium arsenic)、砷化铟(indium arsenide)或磷化铟(indiumphosphide)的化合物半导体。此外，上述基板202可选择性包括一外延层，其可受到应力以增强其性能及/或可包括绝缘层上覆硅(silicon on insulator，SOI)结构。在本发明一实施例中，基板202可包括形成于其上的一界面层。上述界面层可包括氧化硅、氮氧化硅、碳化硅、化学氧化物及/或其他适当材料。可利用任何适合的沉积及/或氧化工艺形成上述界面层。
然后进行方法100的步骤104，于上述基板上形成一介电层的一第一部分。上述介电层为一半导体装置(例如位于场效应晶体管(FET)的栅极和基板之间的介电层)的一栅极结构的栅极介电层。在本发明一实施例中，上述介电层可包括一高介电常数(high-k或HK)材料。上述高介电常数材料可包括金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物、金属的氮氧化物、金属铝酸盐、锆硅酸盐、锆铝酸盐、上述组合及/或其他适当材料。一实施例的上述高介电常数介电层可包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、HfAlON、上述组合及/或其他适合的材料。在其他实施例中，上述高介电常数介电层可选择性包括例如LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO3(BST)、Al2O3、Si3N4及/或其他适当材料。请参考图2，于基板上沉积一高介电常数介电层204(虽然本发明实施例包括一高介电常数材料，但是本发明实施例也可包括其他介电质)。此处的高介电常数介电层204为一介电层的一部分(亦即高介电常数介电层204和后续图4所述的高介电常数介电层402的结合，可提供一最终单一层)。在本发明一实施例中，高介电常数介电层204可形成于一界面层的正上方。可利用原子层沉积(ALD)法及/或其他适当方式形成上述高介电常数介电层204。
在本发明一实施例中，高介电常数介电层204可为利用原子层沉积(ALD)法形成的HfO2。上述ALD工艺可包括提供的HfCl2及水气(H2O)的脉冲。上述ALD工艺的一工艺循环(例如HfCl2的一脉冲和水气(H2O)的一脉冲)可于基板上形成一层HfO2的单一层(或原子层)。在本发明一实施例中，可使用两个工艺循环的ALD工艺形成上述高介电常数介电层204(例如高介电常数介电层204厚度为两层单一层)。然而，在本发明实施例范围中也可使用较大厚度的高介电常数介电层204。
接着进行方法100的步骤106，在于步骤104所述的介电层上进行一第一处理工艺。在本发明一实施例中，上述处理工艺可包括于一氧气(O2)中的一辐射(例如紫外线)处理工艺。举例来说，上述处理工艺可包括在一氧气(O2)环境下的一紫外线辐射工艺(以下简称UV/O2处理工艺)及/或在一臭氧(O3)环境下的一紫外线辐射工艺(以下简称UV/O3处理工艺)。可于室温下进行上述UV/O2处理工艺及/或UV/O3处理工艺。实施例的上述处理工艺的持续时间可包括30秒、1分钟、2分钟或大于2分钟。然而，本发明实施例范围中也可使用许多不同的持续时间。
在本发明另一实施例中，于进行上述辐射处理工艺的场所或除了进行上述辐射处理工艺的场所之外，上述处理工艺可使用热退火工艺。在本发明一实施例中，上述热退火工艺包括低于约700℃的一热处理工艺上述热退火工艺的持续时间可包括30秒至60秒之间。这些参数仅做为实施例但并未限制本发明。在本发明又另一实施例中，于进行上述处理工艺的场所或除了进行上述处理工艺的场所之外，上述处理工艺可为一化学处理工艺，其将介电层暴露于臭氧(稀释臭氧)环境中。请参考图3的实施例，可对高介电常数介电层204进行一处理工艺302。上述处理工艺302(例如UV/O2处理工艺、UV/O3处理工艺或其他上述处理工艺)可将高介电常数介电层204转变为处理后高介电常数介电层204b。处理后高介电常数介电层204b与高介电常数介电层204的不同处可为处理后高介电常数介电层204b可减少捕捉陷阱(氧空缺或杂质)。
接着进行方法100的步骤108，于上述基板上形成一介电层的一第二部分。上述介电层的第一部分和第二部分可一起形成一半导体装置的一栅极结构的一栅极介电质。在本发明一实施例中，于步骤108形成的上述介电层可为一高介电常数材料。上述高介电常数材料可包括金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物、金属的氮氧化物、金属铝酸盐、锆硅酸盐、锆铝酸盐、上述组合及/或其他适当材料。一实施例的上述高介电常数介电层可包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、HfAlON、上述组合及/或其他适合的材料。在其他实施例中，上述高介电常数介电层可选择性包括例如LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO3(BST)、Al2O3、Si3N4及/或其他适当材料。
上述介电层的第二部分可形成于处理后高介电常数介电层的正上方。上述介电层的第二部分和上述介电层的第一部分可包括相同的成分或不同成分。
请参考图4的实施例，可于上述基板202上沉积一高介电常数介电层402。此处所述的高介电常数介电层402可为一介电层的一部分(如上述可与高介电常数介电层204结合)。在本发明一实施例中，高介电常数介电层402可形成于可形成于处理后高介电常数介电层204b的正上方。可利用原子层沉积(ALD)法及/或其他适当方式形成上述高介电常数介电层402。
在本发明一实施例中，高介电常数介电层402可为利用原子层沉积(ALD)法形成的HfO2。上述ALD工艺可包括提供的HfCl2及水气(H2O)的脉冲。上述ALD工艺的一工艺循环(例如HfCl2的一脉冲和水气(H2O)的一脉冲)可于基板202上形成一层HfO2的单一层(或原子层)。在本发明一实施例中，可使用两个工艺循环的ALD工艺形成上述高介电常数介电层402(例如高介电常数介电层402厚度为两层单一层)。然而，在本发明实施例范围中也可使用较大厚度的高介电常数介电层402。
接着进行方法100的步骤110，在于步骤108所述的介电层上进行一第二处理工艺。上述处理工艺可类似于方法100的步骤106所述的处理工艺。举例来说，在本发明一实施例中，上述处理工艺可包括UV/O2处理工艺及/或UV/O3处理工艺。可于室温下进行上述UV/O2处理工艺及/或UV/O3处理工艺。实施例的上述处理工艺的持续时间可包括30秒、1分钟、2分钟或大于2分钟。然而，本发明实施例范围中也可使用许多不同的持续时间。
本发明其他实施例的处理工艺可包括热退火工艺或例如将介电层暴露于臭氧(稀释臭氧)环境中的化学处理工艺。在本发明一实施例中，上述热退火工艺包括低于约700℃的一热处理工艺上述热退火工艺的持续时间可包括30秒至60秒之间。这些参数仅做为实施例但并未限制本发明。此处所述的处理工艺可相同或不同于步骤106所述的处理工艺。请参考图5的实施例，可对高介电常数介电层204进行一处理工艺302。上述处理工艺502(例如UV/O2处理工艺、UV/O3处理工艺或其他上述处理工艺)可将高介电常数介电层402转变为处理后高介电常数介电层402b。处理后高介电常数介电层402b与高介电常数介电层402的不同处可为处理后高介电常数介电层402b可减少捕捉陷阱(氧空缺或杂质)。
虽然方法100显示提供两个“工艺循环”，或换句话说为两道沉积工艺(例如步骤104和108)和两道处理工艺(例如步骤106和110)，但是，为了达到想要的最终厚度，可以重复任意数目的工艺循环，来沉积一介电层的一部分和后续的处理工艺(例如可进行沉积第三部分和第三处理工艺)。
在本发明一实施例中，接着进行方法100的步骤112，于上述介电层上形成一元件。在本发明一实施例中，上述元件可为一栅极且上述介电层提供为一栅极介电层。请参考图6的实施例，显示一栅极介电层602，其可为高介电常数介电层204b和高介电常数介电层402b的结合。于栅极介电层602上形成一栅极604。栅极604和栅极介电层602可形成半导体装置600的一栅极堆叠结构，或其一部分。在本发明一实施例中，栅极604可为一金属栅极。上述金属栅极可包括一或多层例如对栅极提供适当功函数的衬垫层、栅极材料及/或其他适当材料的材料层。本发明实施例的(金属)栅极604可包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、碳化钽(TaC)、TaSiN、钨(W)、氮化钨(WN)、氮化钼(MoN)、氮氧化钼(MoON)、RuO2及/或其他适当材料。可利用化学气相沉积(CVD)法、物理气相沉积(PVD)法、原子层沉积(ALD)法、电镀法、其他适合的方式形成包括一或多层的栅极604。可使用p型金属材料及/或n型金属材料。p型金属材料可包括例如Ru、Pd、Pt、Co、Ni、导电金属氧化物及/或其他适当材料的成分。n型金属材料可包括例如铪(Hf)、锆(Zr)、钛(Ti)、钽(Ta)、铝(Al)、金属碳化物(例如碳化铪(HfC)、碳化锆(ZrC)、碳化钛(TiC)、碳化铝(AlC))、铝化物(aluminides)及/或其他适当材料的成分。
半导体装置600可为集成电路或为其一部分的工艺期间制造的中间装置，半导体装置600可包括存储器单元及/或逻辑电路。半导体装置600可包括例如电阻、电容、电感及/或保险丝的无源元件、例如P型沟道场效应晶体管(PFET)、N型沟道场效应晶体管(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补式金属氧化物半导体晶体管(CMOS)、高压元件及/或高频晶体管、其他存储器单元及/或上述组合的有源元件。
请参考图7，其显示一方法700的流程图。方法700用以形成于一半导体基板上形成一金属栅极的栅极后置(gate last)工艺的一实施例。图8、图9、图10、图11、图12、图13为依据图7的方法700形成的半导体装置的工艺剖面图。
方法700起始于步骤702，步骤702提供一基板。提供的上述基板可大体上类似于图1和图2所述的基板202。接着进行方法700的步骤704，于上述基板上沉积一界面层。请参考图8的实施例，显示一基板202。上述基板202可包括所示的P型阱(P-well)和N型阱(N-well)，然而也可形成许多不同的实施例。上述P型阱(P-well)和N型阱(N-well)可通过一隔绝物802分开。于基板202上形成一界面层804。在本发明一实施例中，界面层804可包括一氧化硅层(例如热氧化物或化学氧化物)，且界面层804的厚度范围可介于约
Figure BSA00000316697000091
至
Figure BSA00000316697000092
在本发明其他实施例中，界面层804可选择性包括利用ALD法、CVD法、PVD法、热氧化和氮化法、电浆氧化和氮化法或上述组合形成的HfSiO、ZrSiO、SiON或其他适当材料。隔绝物802可包括形成于基板202中的一浅沟槽隔绝物(STI)且可将一或多个元件彼此隔开。隔绝物802可包括氧化硅、氮化硅、氮氧化硅、掺氟硅玻璃(FSG)及/或一低介电常数介电材料。除了浅沟槽隔绝物(STI)之外，可使用其他隔绝方法及/或隔绝物。可使用例如对基板202进行反应式离子蚀刻(RIE)工艺以形成沟槽，接着利用沉积工艺以绝缘材料填充沟槽，之后进行一化学机械研磨(CMP)工艺等工艺形成隔绝物802。
然后进行方法700的步骤706，于上述基板上形成一高介电常数介电层的一第一部分。上述高介电常数介电层可提供为一半导体装置的一栅极介电层。上述高介电常数介电层的上述第一部分可大体上类似于上述方法100的步骤104所述的介电层。上述高介电常数材料可包括金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物、金属的氮氧化物、金属铝酸盐、锆硅酸盐、锆铝酸盐、上述组合及/或其他适当材料。一实施例的上述高介电常数介电层可包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、HfAlON、上述组合及/或其他适合的材料。在其他实施例中，上述高介电常数介电层可选择性包括例如LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO3(BST)、Al2O3、Si3N4及/或其他适当材料。请参考图8的实施例，于界面层804上沉积一高介电常数介电层806。上述高介电常数介电层806的厚度可为两层或多层单一层的厚度。上述高介电常数介电层204提供为一最终高介电常数介电层(例如栅极介电层)的一部分。
接着进行方法700的步骤708，于上述高介电常数介电层的上述第一部分上进行一处理工艺。上述处理工艺可大体上类似于上述方法100的步骤106所述的处理工艺。举例来说，在本发明一实施例中，上述处理工艺可包括将介电层暴露于氧气(O2)及/或臭氧(O3)环境下的一辐射(例如紫外线)处理工艺。本发明其他实施例的处理工艺可包括热退火工艺或例如将介电层暴露于臭氧(例如稀释臭氧)环境中的化学处理工艺。请参考图8、图9的实施例，上述处理工艺可将高介电常数介电层806(图8)转变为处理后高介电常数介电层806b(图9)。处理后高介电常数介电层806b与高介电常数介电层806的不同处可为处理后高介电常数介电层806b可减少捕捉陷阱。
接着进行方法700的步骤710，于上述基板上形成一高介电常数介电层的一第二部分。上述第二部分和步骤706所述的上述介电层的第一部分可一起形成一半导体装置的一栅极结构的一栅极介电层(需注意的是，虽然显示利用两个“工艺循环”形成高介电常数介电层，但是为了达到想要的最终厚度，可以重复任意数目的工艺时间(循环))。上述高介电常数介电层的上述第二部分大体上类似于上述方法100的步骤108所述的如图1和图4所示的上述介电层。请参考图9的实施例，于处理后高介电常数介电层806b上形成高介电常数介电层902。
接着进行方法700的步骤712，于上述高介电常数介电层的上述第二部分上进行一处理工艺。上述处理工艺可大体上类似于上述方法100的步骤110及/或步骤106且如图1所述的处理工艺。举例来说，在本发明一实施例中，上述处理工艺可为于氧气(O2)及/或臭氧(O3)环境下的一辐射(例如紫外线)处理工艺。请参考图9、图10的实施例，上述处理工艺可将高介电常数介电层902(图8)转变为处理后高介电常数介电层902b(图9)。处理后高介电常数介电层806b和处理后高介电常数介电层902b可具有相同成分，且此处可视为一高介电常数介电层1002的部分(请参考图10)。
接着进行方法700的步骤714，于上述高介电常数介电层上形成一蚀刻停止层和一虚设栅极。请参考图10的实施例，于上述高介电常数介电层1002上形成一蚀刻停止层(ESL)1004。于上述蚀刻停止层(ESL)1004上设置一虚设栅极1006。上述虚设栅极1006可为一牺牲层。上述虚设栅极1006可包括多晶硅。在本发明一实施例中，上述虚设栅极1006可包括非晶硅。在本发明一实施例中，上述蚀刻停止层(ESL)1004可包括氮化钛(TiN)。
接着进行方法700的步骤716，于上述基板中形成源极和漏极。请参考图11的实施例，于基板202的P型阱(P-well)中形成源极和漏极区1102，且于基板202的N型阱(N-well)中形成源极和漏极区1104a和1104b。上述源极和漏极区1102可包括N+掺杂区。源极和漏极区1104a可为利用常用工艺生长的SiGe区。源极和漏极区1104b可为包括p型掺杂区的源极和漏极延伸区。上述源极和漏极区仅为实施例，且在其他实施例中，可利用任何适合的工艺形成包括任何轻掺杂源/漏极(LDD)区及/或重掺杂源/漏极区，可选择上述轻掺杂源/漏极(LDD)区及/或重掺杂源/漏极区以形成想要的晶体管成分。可形成间隙壁1106邻接于虚设栅极1006。本发明实施例的间隙壁1106可包括氧化硅、氮化硅、氮氧化硅、碳化硅、掺氟硅玻璃(FSG)一低介电常数介电材料、上述组合及/或其他适当材料。可利用包括沉积适当材料且异向性蚀刻上述材料以形成间隙壁1106的轮廓的工艺来形成间隙壁1106。
接着进行方法700的步骤718，形成一层间介电层(ILD layer)且后续进行一化学机械研磨(CMP)工艺。请参考图12的实施例，于上述基板202上形成一层间介电层(ILD layer)1202。可利用包括CVD法、HDPCVD法、旋涂法、溅镀法及/或其他适当工艺形成上述层间介电层(ILD layer)1202。上述层间介电层(ILD layer)1202可包括氧化硅、氮氧化硅、一低介电常数介电材料及/或其他适当材料。可利用一化学机械研磨(CMP)工艺平坦化上述层间介电层(ILD layer)1202直到到达虚设栅极1006为止。
接着进行方法700的步骤720，从上述基板移除上述虚设栅极。请参考图12的实施例，移除上述虚设栅极1006(请参考图10)而留下沟槽1204。选择性的移除上述虚设栅极1006于其中提供可形成金属栅极的沟槽1204。可利用一干蚀刻工艺及/或一湿蚀刻工艺移除上述虚设栅极1006。在本发明一实施例中，上述湿蚀刻工艺可包括暴露于一含氢氧基溶液(例如氢氧化铵(ammonium hydroxide))、去离子水及/或其他适当蚀刻剂溶液。上述蚀刻停止层(ESL)1004提供移除上述虚设栅极1006的一终点。在本发明一实施例中，在移除上述虚设栅极1006的期间消耗上述虚设栅极1006。
接着进行方法700的步骤722，于上述沟槽中形成一金属栅极。图13显示于上述沟槽1202(请参考图12)形成包括一金属栅极1302的一装置1300。上述金属栅极1302可包括上述金属栅极可包括一或多层例如对栅极提供适当功函数的衬垫层、栅极材料及/或其他适当材料的材料层。上述沉积金属材料可为适合于形成一金属栅极或为其一部分，包括功函数层、衬垫层、界面层、种晶层、粘着层、阻挡层等的任何金属材料。上述金属栅极可包括包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、碳化钽(TaC)、TaSiN、钨(W)、氮化钨(WN)、氮化钼(MoN)、氮氧化钼(MoON)、RuO2及/或其他适当材料的一或多层。可利用化学气相沉积(CVD)法、物理气相沉积(PVD)法、原子层沉积(ALD)法、电镀法及/或其他适合的方式形成包括一或多层的金属栅极。可使用p型金属材料及/或n型金属材料。p型金属材料可包括例如Ru、Pd、Pt、Co、Ni、导电金属氧化物及/或其他适当材料的成分。n型金属材料可包括例如铪(Hf)、锆(Zr)、钛(Ti)、钽(Ta)、铝(Al)、金属碳化物(例如碳化铪(HfC)、碳化锆(ZrC)、碳化钛(TiC)、碳化铝(AlC))、铝化物(aluminides)及/或其他适当材料的成分。也可沉积一填充金属以大体上或完全填充剩余的上述沟槽。上述填充金属可包括氮化钛(TiN)、钨(W)、钛(Ti)、铝(Al)、钽(Ta)、氮化钽(TaN)、钴、铜(Cu)、镍及/或其他适合的材料。可利用化学气相沉积(CVD)法、物理气相沉积(PVD)法、电镀法及/或其他适合的方式形成上述填充金属。
请参考图14，其显示一方法1400的流程图。方法1400用以形成于一半导体基板上形成一金属栅极的“栅极后置(gate last)”工艺的一实施例，且也包括提供“后置”栅极介电质(例如移除牺牲栅极之后)。上述方法1400可提供如图1所示的上述方法100的一实施例。图15、图16、图17、图18、图19为依据图14的方法1400形成的半导体装置的工艺剖面图。
方法1400起始于步骤1402，步骤1402提供一基板。上述基板可大体上类似于图1和图4所述的方法100的步骤102的基板。接着进行方法1400的步骤1404，于上述基板上形成一虚设栅极介电质(例如氧化物)和一虚设栅极(例如一虚设栅极堆叠结构)。上述虚设栅极介电质和上述虚设栅极可为牺牲层。接着进行方法1400的步骤1406，形成邻接虚设栅极堆叠结构的源极和漏极区。可形成间隙壁且用做形成上述源极和漏极区的掩模元件。接着进行方法1400的步骤1408，形成层间介电层(ILD layer)。形成层间介电层(ILDlayer)之后，可进行化学机械研磨(CMP)工艺以平坦化上述层间介电层(ILDlayer)，且暴露虚设栅极堆叠结构的顶部。前述的图14的步骤显示为图15的一实施例。在图15中，显示一装置1500，其具有包括一P型阱(P-well)和一N型阱(N-well)的一基板202；一隔绝物802；源极和漏极区1102、1104a、1104b；一层间介电层1202；间隙壁1106；一虚设栅极1006；以及下方的虚设栅极介电质1502。装置1500可更包括一界面层。这些一或多层可大体上类似于图7-图13所述的一或多层。平坦化上述层间介电层1202以使包括虚设栅极1006的虚设栅极堆叠结构的顶部暴露出来。
接着进行方法1400的步骤1410，移除上述虚设栅极介电质和上述虚设栅极。移除上述虚设栅极可大体上类似于如图7所示的方法700的步骤720。请参考图16的实施例，移除上述虚设栅极堆叠结构以形成一沟槽1602。在本发明一实施例中，上述沟槽1602暴露基板202的一表面。
然后进行方法1400的步骤1412，于上述基板上形成一高介电常数栅极介电层的一第一部分。上述高介电常数栅极介电层的上述第一部分可大体上类似于如图1所示的上述方法100的步骤104所述的介电层及/或如图7所示的上述方法700的步骤706所述的高介电常数介电层。举例来说，上述高介电常数栅极介电层的上述第一部分可提供为一栅极介电层的一部分。接着进行方法1400的步骤1414，于上述高介电常数栅极介电层的上述第一部分上进行一处理工艺。上述处理工艺可大体上类似于如图1和图3所示的上述方法100的步骤106的处理工艺。举例来说，在本发明一实施例中，上述处理工艺可为于氧气(O2)及/或臭氧(O3)环境下的一辐射(例如紫外线)处理工艺。其他实施例的处理工艺可包括一热退火工艺和包含臭氧(O3)环境下的一化学处理工艺。
然后进行方法1400的步骤1416，于上述基板上形成上述高介电常数栅极介电层的一第二部分。上述高介电常数栅极介电层的上述第二部分可大体上类似于分别如图1和图7所示的上述方法100的步骤108所述的介电层及/或上述方法700的步骤710所述的高介电常数介电层。接着进行方法1400的步骤1418，于上述高介电常数栅极介电层(例如上述第二部分)上进行一第二处理工艺。上述处理工艺可大体上类似于如图1和图7所示的上述处理工艺。举例来说，在本发明一实施例中，上述处理工艺可为于氧气(O2)及/或臭氧(O3)环境下的一辐射(例如紫外线)处理工艺。其他实施例的处理工艺可包括一热退火工艺和包含臭氧(O3)环境下的一化学处理工艺。
请参考图17的实施例，于基板202上形成一高介电常数栅极介电层1702。于基板202上形成一界面层804，且上述界面层804位于高介电常数栅极介电层1702下方。上述高介电常数栅极介电层1702包括如上所述的一第一部分和一第二部分。形成(例如沉积)上述两个部分之后，上述两个部分皆各自进行处理工艺。可利用任何复数个“部分”形成上述高介电常数栅极介电层1702，且可利用包括形成一介电材料层和处理上述介电材料层的一工艺来提供上述高介电常数栅极介电层1702的每个“部分”。
接着进行方法1400的步骤1420，于上述基板上形成一金属栅极。请参考图18的实施例，于基板202上形成一金属栅极1802，且上述金属栅极1802位于高介电常数栅极介电层1702上方。上述金属栅极1802可大体上类似于分别如图7和图13所示的金属栅极1302。可使用一化学机械研磨(CMP)工艺以平坦化上述装置1500。
接着进行方法1400的步骤1422，于上述基板上形成接触孔插塞和内连线结构。请参考图19的实施例，于基板202上形成接触孔插塞1902和包括介层孔插塞1904和导线1906的内连线结构。耦接至上述源/漏极区1102、1104b的上述接触孔插塞1902可包括镍硅化物、钴硅化物、钨硅化物、钽硅化物、钛硅化物、铂硅化物、铒硅化物、钯硅化物或上述组合。可利用一硅化物工艺(自对准硅化物工艺)于上述源/漏极区1102、1104b上形成上述接触孔插塞1902。上述导线1906可包括例如铜(Cu)、钨(W)、铝(Al)、硅化物、上述组合及/或其他适合的材料的不同导电材料。在一实施例中，可利用镶嵌工艺以形成铜的多层内连线结构。
因此，本发明上述一或多个实施例公开栅极介电层(例如一高介电常数栅极介电层)的形成方法。本发明上述一或多个实施例提供多重沉积和多重处理步骤以形成上述高介电常数栅极介电层的方式。本发明上述一或多个实施例的优点包括增强减少半导体装置的等效氧化层厚度(EOT)。可利用减少形成栅极介电层需要的热预算(thermal budget)达到上述优点，且因此上述半导体装置为一般的半导体装置。其他优点包括使在栅极介电层中的之前存在的捕捉陷阱(trap)恢复原状，且可提升栅极介电层的品质。在一或多个实施例中，可以了解的是上述方法可抑制栅极漏电(Jg)，且可抑制界面层的再生长(re-growth)。这些为包括沉积后高温退火工艺的栅极介电层的公知技术的典型缺点。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视随附的权利要求所界定为准。

Claims (9)

1.一种半导体装置的制造方法，包括下列步骤：
提供一半导体基板；
于该半导体基板上形成一第一高介电常数介电层；
对该第一高介电常数介电层进行一第一处理工艺，因而形成一处理后第一高介电常数介电层；
于该处理后第一高介电常数介电层上形成一第二高介电常数介电层；以及
对该第二高介电常数介电层进行一第二处理工艺，因而形成一处理后第二高介电常数介电层，其中形成该第一高介电常数介电层为使用小于十个工艺循环的原子层沉积工艺沉积该第一高介电常数介电层。
2.如权利要求1所述的半导体装置的制造方法，其中该第一处理工艺和该第二处理工艺为在一氧气环境下的一紫外线辐射和一臭氧环境下的一紫外线辐射的至少一个。
3.如权利要求1所述的半导体装置的制造方法，其中该第一和第二高介电常数介电层具有相同成分。
4.如权利要求1所述的半导体装置的制造方法，还包括：
于形成该第一高介电常数介电层之前于该半导体基板上形成一虚设栅极结构；
于该半导体基板上形成一界面层，其位于该第一高介电常数介电层的下方；以及
于该第二高介电常数介电层上形成一金属栅极。
5.一种半导体装置的制造方法，包括下列步骤：
于一半导体基板上形成一栅极介电层的一第一部分；
对该栅极介电层的该第一部分进行一第一处理工艺；
于处理后的该第一部分正上方形成该栅极介电层的一第二部分；
对该栅极介电层的该第二部分进行一第二处理工艺；以及
于该栅极介电层上形成一栅极，其中形成该栅极介电层的该第一部分为使用小于十个工艺循环的原子层沉积工艺沉积该栅极介电层的该第一部分。
6.如权利要求5所述的半导体装置的制造方法，其中形成该栅极介电层的该第一部分和该第二部分包括进行至少两个循环的一原子层沉积法。
7.如权利要求5所述的半导体装置的制造方法，还包括：
于处理后的该第二部分正上方沉积该栅极介电层的一第三部分；
对该栅极介电层的该第三部分进行一第三处理工艺。
8.一种半导体装置的制造方法，包括下列步骤：
于一半导体基板上形成一虚设栅极结构；
形成一源极区和一漏极区邻接该虚设栅极结构；
然后移除该虚设栅极结构以形成一沟槽；
于该半导体基板上且包括于该沟槽中沉积一高介电常数介电层的一第一部分；
处理该高介电常数介电层的该第一部分；
于处理后的该高介电常数介电层的该第一部分正上方形成该高介电常数介电层的一第二部分；
处理该高介电常数介电层的该第二部分；以及
于处理后的该高介电常数介电层的该第二部分上形成一金属栅极，其中沉积该高介电常数介电层的该第一部分为使用小于十个工艺循环的原子层沉积工艺沉积该高介电常数介电层的该第一部分。
9.如权利要求8所述的半导体装置的制造方法，还包括：
于沉积该高介电常数介电层的该第一部分之前于该半导体基板上且该沟槽中形成一界面层。
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