KR20220038918A - 커패시터 및 이를 포함하는 디램 소자 - Google Patents
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Abstract
커패시터는 하부 전극, 상기 하부 전극 상에 구비되고, 제1 지르코늄 산화막, 하프늄 산화막 및 제2 지르코늄 산화막이 순차적으로 적층된 구조를 포함하는 유전막 구조물 및 상기 유전막 구조물 상에 구비되는 상부 전극을 포함한다. 상기 하프늄 산화막은 정방정계 결정상 또는 사방정계 결정상을 가진다. 상기 커패시터는 높은 정전용량을 가질 수 있다.
Description
본 발명은 커패시터 및 이를 포함하는 디램 소자에 관한 것이다. 보다 자세하게, 본 발명은 높은 정전용량을 가지는 커패시터 및 이를 포함하는 디램 소자에 관한 것이다.
디램 소자의 경우, 하나의 메모리 셀 내에 트랜지스터 및 커패시터가 포함될 수 있고 상기 커패시터는 높은 정전용량을 가지는 것이 요구된다. 그러나, 디램 소자의 고집적화에 따라, 상기 커패시터는 높은 정전용량 및 낮은 누설 전류를 가지는 것이 어렵다.
본 발명의 과제는 높은 정전용량을 가지는 커패시터를 제공하는데 있다.
본 발명의 과제는 높은 정전용량을 가지는 커패시터를 포함하는 디램 소자를 제공하는데 있다.
상기한 과제를 달성하기 위한 본 발명의 실시예들에 따른 커패시터는, 하부 전극, 상기 하부 전극 상에 구비되고, 제1 지르코늄 산화막, 하프늄 산화막 및 제2 지르코늄 산화막이 순차적으로 적층된 구조를 포함하는 유전막 구조물, 및 상기 유전막 구조물 상에 구비되는 상부 전극을 포함한다. 상기 하프늄 산화막은 정방정계 결정상 또는 사방정계 결정상을 가진다.
상기한 과제를 달성하기 위한 본 발명의 실시예들에 따른 커패시터는, 하부 전극, 상기 하부 전극 상에 구비되고, 제1 지르코늄 산화막, 하프늄 산화막 및 제2 지르코늄 산화막이 순차적으로 적층된 구조를 포함하는 유전막 구조물, 및 상기 유전막 구조물 상에 구비되는 상부 전극을 포함하고, 상기 유전막 구조물은 20Å 내지 60Å의 두께를 가지고, 상기 제1 지르코늄 산화막, 하프늄 산화막 및 제2 지르코늄 산화막은 결정질을 가진다.
상기한 과제를 달성하기 위한 본 발명의 실시예들에 따른 디램 소자는, 기판에 게이트 구조물, 제1 불순물 영역 및 제2 불순물 영역을 포함하는 셀 트랜지스터가 구비된다. 상기 제1 불순물 영역과 전기적으로 연결되는 비트 라인 구조물이 구비된다. 상기 비트 라인 구조물 상에 배치되고, 상기 제2 불순물 영역과 전기적으로 연결되는 커패시터가 구비된다. 상기 커패시터는, 하부 전극, 상기 하부 전극 상에 구비되고, 제1 지르코늄 산화막, 하프늄 산화막 및 제2 지르코늄 산화막이 순차적으로 적층된 구조를 포함하고, 20Å 내지 60Å의 두께를 가지는 유전막 구조물, 및 상기 유전막 구조물 상에 구비되는 상부 전극을 포함한다. 상기 하프늄 산화막은 정방정계 결정상 또는 사방정계 결정상을 가진다.
예시적인 실시예들에 따른 커패시터의 유전막 구조물은 동작 전압 범위, 예를들어, -1V 내지 1V 의 동작 전압 범위, 내에서 강유전체 특성을 가질 수 있다. 따라서, 상기 커패시터는 상기 동작 전압 범위 내에서 높은 정전 용량을 가질 수 있다.
도 1 내지 3는 각각 예시적인 실시예들에 따른 커패시터를 나타내는 단면도들이다.
도 4는 예시적인 실시예들에 따른 커패시터를 나타내는 단면도이다.
도 5는 커패시터의 인가 전압에 따른 정전용량을 나타내는 그래프이다.
도 6은 예시적인 실시예들에 따른 커패시터를 나타내는 확대된 단면도이다.
도 7은 예시적인 실시예들에 따른 커패시터를 나타내는 단면도이다.
도 8은 예시적인 실시예들에 따른 커패시터를 나타내는 단면도이다.
도 9는 예시적인 실시예들에 따른 커패시터를 나타내는 단면도이다.
도 10은 예시적인 실시예들에 따른 커패시터를 나타내는 단면도이다.
도 11은 예시적인 실시예들에 따른 커패시터를 나타내는 단면도이다.
도 12 내지 도 14은 예시적인 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 15는 본 발명의 일 실시예에 의한 커패시터 구조물을 구비하는 디램 소자를 나타내는 단면도이다.
도 4는 예시적인 실시예들에 따른 커패시터를 나타내는 단면도이다.
도 5는 커패시터의 인가 전압에 따른 정전용량을 나타내는 그래프이다.
도 6은 예시적인 실시예들에 따른 커패시터를 나타내는 확대된 단면도이다.
도 7은 예시적인 실시예들에 따른 커패시터를 나타내는 단면도이다.
도 8은 예시적인 실시예들에 따른 커패시터를 나타내는 단면도이다.
도 9는 예시적인 실시예들에 따른 커패시터를 나타내는 단면도이다.
도 10은 예시적인 실시예들에 따른 커패시터를 나타내는 단면도이다.
도 11은 예시적인 실시예들에 따른 커패시터를 나타내는 단면도이다.
도 12 내지 도 14은 예시적인 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 15는 본 발명의 일 실시예에 의한 커패시터 구조물을 구비하는 디램 소자를 나타내는 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1 내지 3는 각각 예시적인 실시예들에 따른 커패시터를 나타내는 단면도들이다. 도 4는 예시적인 실시예들에 따른 커패시터를 나타내는 단면도이다.
도 1 내지 3은 필러 형상의 하부 전극을 갖는 커패시터이다. 도 1은 수직 단면도이고, 도 2는 도 1의 I-I을 절단한 수평 단면도이다. 도 3은 도 1의 A 부위를 확대한 단면도이다. 도 4는 실린더 형상의 하부 전극을 갖는 커패시터이다.
도 1 내지 도 4를 참조하면, 커패시터(180)는 하부 전극(110), 유전막 구조물(140) 및 상부 전극(150)을 포함할 수 있다.
예시적인 실시예에서, 상기 커패시터(180)는 기판(100) 상에 형성되는 하부 구조물(102) 상에 형성될 수 있다. 도시하지는 않았지만, 상기 하부 구조물(102)은 트랜지스터, 콘택, 도전 라인 및 이들을 덮는 층간 절연막을 포함할 수 있다.
상기 하부 전극(110) 및 상부 전극(150)은 금속, 금속 질화물 또는 도전성 산화물을 포함할 수 있다. 예를들어, 상기 하부 전극(110) 및 상부 전극(150)은 티타늄 질화물(TiN), 티타늄(Ti), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 루테늄 (Ru), 텅스텐, 텅스텐 질화물, Nb, NbN, ITO(indium tin oxide), Ta doped SnO2, Nb doped SnO2, Sb doped SnO2, V doped SnO2 에서 선택된 적어도 하나를 포함할 수 있다. 상기 하부 전극(110) 및 상부 전극(150)은 서로 동일하거나 또는 서로 다를 수 있다.
상기 하부 전극(110) 다양한 입체 구조를 가질 수 있다.
예시적인 실시예에서, 상기 하부 전극(110)은 실린더나 필러(pillar) 형태와 같이 3차원 구조를 가질 수도 있다. 도 1 내지 도 3에 도시된 것과 같이, 상기 하부 전극(110)이 필러 형상을 가질 수 있다. 도 4에 도시된 것과 같이, 상기 하부 전극(110)이 실린더 형상을 질 수 있다.
또한, 상기 하부 전극(110)은 평판 형상의 2차원 형상을 가질 수 있고, 이 경우 커패시터는 도 3에 도시된 확대도와 유사한 형상을 가질 수 있다. 상기 커패시터(180)의 커패시턴스는 상기 하부전극(110)의 표면적 크기에 따라 결정되므로, 정전용량을 높일 수 있다면 다양한 변형구조를 가질 수 있다.
상기 유전막 구조물(140)은 상기 하부 전극(110) 및 상부 전극(150) 사이에 개재될 수 있다. 상기 유전막 구조물(140)은 상기 하부 전극(110)의 표면을 덮도록 상기 하부 전극(110)과 면접촉할 수 있고, 상기 하부 전극(110)의 형상 프로파일을 따라 배치될 수 있다. 예를들어, 상기 하부 전극(110)이 평판과 같이 2차원 형상을 갖는 경우, 상기 유전막 구조물(140)은 상기 하부 전극(110)의 상부면 상에 구비되어 2차원 형상을 가질 수 있다. 또는, 상기 하부 전극(110)이 필러 또는 실린더 형상을 갖는 경우, 상기 유전막 구조물(140)은 상기 하부 전극(110)의 표면을 따라 구비되어 3차원 형상을 가질 수 있다.
상기 커패시터(180)가 높은 정전용량을 갖도록 하기 위하여, 상기 유전막 구조물(140)은 높은 유전율을 가지도록 설계되어야 한다. 예시적인 실시예에서, 상기 유전막 구조물(140)은 커패시터의 등가 산화막의 두께가 5Å 이하, 바람직하게는 3.7 Å 이하가 되도록 설계될 수 있다.
상기 유전막 구조물(140)은 복수의 유전막들이 적층되는 구조를 가질 수 있다. 예시적인 실시예에서, 상기 유전막 구조물(140)은 20Å 내지 60Å의 두께를 가질 수 있다. 상기 유전막 구조물(140)이 20Å보다 얇으면 누설 전류가 커질 수 있다. 상기 유전막 구조물(140)이 60Å보다 두꺼우면 커패시터는 목표한 정전용량을 달성하기가 어려울 수 있고, 고 집적화된 반도체 소자에 사용하기 어려울 수 있다. 이하에서, 막의 두께는 막 아래의 하부 구조물의 표면으로부터 수직한 방향으로의 막의 두께를 의미할 수 있다.
커패시터(180)의 유전막 구조물(140)에 포함되는 주요 유전체막은 전기장에 따라 강유전특성 및 반강유전특성을 가질 수 있는 강유전체 물질일 수 있다. 상기 강유전체 물질은 강유전특성에서 반강유전 특성으로 전환되거나 또는 반강유전특성에서 강유전특성으로 전환되는 스위칭 전압 범위 내에서 유전율이 크게 상승할 수 있다. 이 때, 상기 스위칭 전압 범위가 상기 커패시터의 동작 전압 범위와 일치하거나 커패시터의 동작 전압 범위 내에 있는 경우, 상기 유전막 구조물의 유전율이 상승되어 상기 커패시터는 높은 정전 용량을 가질 수 있게 될 수 있다.
고집적화되는 반도체 소자(예를들어, 디램 소자)의 경우, 낮은 동작 전압 범위를 가지며 예를들어, -1V 내지 1V의 동작 전압 범위를 가질 수 있다. 일 예로, 고집적화된 디램 소자의 경우, -0.7V 내지 0.7V의 낮은 동작 전압 범위를 가질 수 있다. 따라서, 상기 커패시터(180)의 유전막 구조물(140)은 -1V 내지 1V의 동작 전압 범위에서 유전율이 높게 부스팅되도록 설계되어야 한다.
상기 유전막 구조물(140)은 하프늄 산화막(HfO2, 122) 및 상기 하프늄 산화막(122)의 상,하부면에 직접 접촉하도록 형성된 지르코늄 산화막(ZrO2, 120, 124)의 샌드위치 구조를 포함할 수 있다. 즉, 상기 유전막 구조물(140)은 제1 지르코늄 산화막(120)/하프늄 산화막(122)/제2 지르코늄 산화막(124)이 순차적으로 적층된 제1 적층 구조를 포함할 수 있다. 상기 제1 적층 구조에 포함되는 상기 제1 지르코늄 산화막(120),하프늄 산화막(122) 및 제2 지르코늄 산화막(124)은 결정화된 막일 수 있다.
상기 유전막 구조물(140)의 주요 유전체막은 하프늄 산화막(122)일 수 있다. 정방정계(tetragonal) 결정상 또는 사방정계(orthorhombic) 결정상을 갖는 하프늄 산화막(122)은 전기장에 따라 강유전특성 및 반강유전특성을 가질 수 있는 강유전체 물질일 수 있다. 또한, 정방정계(tetragonal) 결정상 또는 사방정계(orthorhombic) 결정상을 갖는 하프늄 산화막(122)은 70이상의 고유전율을 가질 수 있다.
본 실시예에서, 상기 하프늄 산화막(122)이 강유전체 특성을 가지는 것을 이용하여 상기 유전막 구조물(140)의 유전 상수를 상승시키고, 이에 따라 커패시터의 정전 용량을 상승시킨다. 그러므로, 상기 유전막 구조물(140)에 포함되는 상기 하프늄 산화막(122)은 정방정계(tetragonal) 결정상 또는 사방정계(orthorhombic) 결정상을 가질 수 있다.
한편, 단사정계(monoclinic) 결정상을 갖는 하프늄 산화막 또는 비정질의 하프늄 산화막은 강유전체 특성을 거의 가지지 않으므로, 상기 유전막 구조물(140)에 포함되는 하프늄 산화막(122)은 상기 monoclinic 결정상 또는 비정질을 갖지 않을 수 있다. 또한, 상기 하프늄 산화막(122)이 안정적으로 tetragonal 결정상 또는 orthorhombic 결정상을 가지도록 상기 유전막 구조물(140)의 적층 구조가 최적화되어야 한다.
또한, 상기 tetragonal 결정상 또는 orthorhombic 결정상의 하프늄 산화막(122)의 보자력(coercive field)은 -1V 내지 1V의 동작 전압 범위에 있을 수 있다. 따라서, 상기 하프늄 산화막(122)을 주요 유전체막으로 사용하는 경우, 상기 동작 전압 범위 내에서 커패시터(180)는 높은 정전용량을 가질 수 있다.
이하에서 설명하는 하프늄 산화막(122)은 tetragonal 결정상 또는 orthorhombic 결정상의 하프늄 산화막을 의미할 수 있다.
상기 하프늄 산화막(122)은 5Å 내지 18Å의 두께를 가질 수 있다. 상기 하프늄 산화막(122)을 5Å보다 얇게 형성하는 것은 공정상 용이하지 않고, 누설 전류가 발생될 수도 있다. 또한, 상기 하프늄 산화막(122)이 18Å보다 두꺼우면 monoclinic 결정상을 갖는 하프늄 산화막(122)으로 형성될 수 있으며, tetragonal 결정상 또는 orthorhombic 결정상을 갖는 막으로 형성하기가 어려울 수 있다.
상기 제1 및 제2 지르코늄 산화막(120, 124)은 상기 하프늄 산화막(122)과 격자 미스매치가 작다. 즉, 상기 제1 및 제2 지르코늄 산화막(120, 124)이 상기 하프늄 산화막(122)의 상, 하부면에 직접 접촉됨으로써, 상기 제1 지르코늄 산화막(120)/하프늄 산화막(122)/제2 지르코늄 산화막(124)의 적층 구조에서 잔류 스트레스가 감소될 수 있다.
이와는 달리, 상기 하프늄 산화막(122)이 하부 전극(110) 및 상부 전극(150)과 직접 접촉하면, 상기 하프늄 산화막(122)과 상기 하부 전극(110) 및 상부 전극(150)의 격자 미스매치에 의해 상기 하프늄 산화막(122)의 잔류 스트레스가 매우 높을 수 있다. 때문에, 상기 하프늄 산화막(122)이 상기 하부 전극(110) 및 상부 전극(150)과 직접 접촉하는 것은 바람직하지 않다.
만약, 상기 유전막 구조물(140)에 포함되는 유전막들이 결정화된 이후에 상기 유전막 구조물(140) 내에 잔류 스트레스가 높으면, 유전막(예를들어, 하프늄 산화막, 112) 내에 분극의 방향이 바뀌는데 요구되는 전기장이 커지게 된다. 따라서, 상기 유전막의 보자력(coercive field)이 증가하게 되고, 이에 따라 잔류 스트레스가 높은 유전막에 동일한 분극(polarization)값을 가지기 위하여 요구되는 전기장이 커지게 된다.
P=χe*ε0*E , χe =εr+1 (ε0 : 진공유전상수,εr : 유전상수)
C = ε0*εr*A/t (A :커패시터 면적,t : 유전물질 두께)
이와 같이, 동일한 분극을 갖는데 요구되는 전기장이 증가되므로, 의 증가에 따라 χe가 작아지고, 이에 따라 유전 상수가 더 작아지게 된다.
따라서, 낮은 동작 전압, 예를들어, -1V 내지 1V의 낮은 동작 전압에서 유전막 구조물(140)이 상승되지 않고, -1V보다 낮은 동작 전압 및 1V 보다 높은 동작 전압에서 유전율이 상승될 수 있다. 때문에, 상기 -1V 내지 1V의 낮은 동작 전압에서 높은 정전 용량을 갖도록 하기 위해서는, 상기 유전막 구조물(140)에 포함되는 잔류 스트레스는 감소되어야 한다.
상기 제1 및 제2 지르코늄 산화막(120, 124)은 결정질일 수 있다. 예시적인 실시예에서, 상기 제1 및 제2 지르코늄 산화막(120, 124)은 안정된 정방정계(tetragonal) 결정상을 가질 수 있다. 즉, 상기 하프늄 산화막(122)과 직접 접촉하는 제1 및 제2 지르코늄 산화막(120, 124)은 결정질을 가짐으로써, 상기 제1 및 제2 지르코늄 산화막(120, 124)은 상기 유전막 구조물의 형성 공정들 및 후속 열처리 공정을 진행하는 동안 상기 하프늄 산화막(122)이 안정적인 tetragonal 결정상 또는 orthorhombic 결정상을 갖도록 결정화를 유도할 수 있다.
상기 제1 및 제2 지르코늄 산화막(120, 124)은 서로 동일한 두께를 가질 수도 있고, 서로 다른 두께를 가질 수도 있다.
상기 제1 및 제2 지르코늄 산화막(120, 124)은 각각 5Å 내지 30Å의 두께를 가질 수 있다. 각각의 제1 및 제2 지르코늄 산화막(120, 124)이 5Å보다 얇은 경우, 하프늄 산화막(122)이 tetragonal 결정상 또는 orthorhombic 결정상을 갖도록 결정화를 유도하기 어려울 수 있다. 또한, 상기 제1 및 제2 지르코늄 산화막(120, 124) 중 적어도 하나가 30Å보다 두꺼운 경우, 커패시터는 목표한 정전용량을 달성하기가 어려울 수 있다.
도 5는 커패시터의 인가 전압에 따른 정전용량을 나타내는 그래프이다.
도 5에 도시된 것과 같이, 하부 전극(110), 유전막 구조물(140) 및 상부 전극(150)이 적층되는 커패시터(180)의 정전용량은 히스테리시스 특성을 가가질 수 있다. 또한, 도시된 것과 같이, 상기 -1V 내지 1V의 전압 범위 내에서 정전용량이 최대로 높아질 수 있다.
이하에서 설명하는 다른 실시예들에서, 유전막 구조물은 상기 제1 지르코늄 산화막(120)/하프늄 산화막(122)/제2 지르코늄 산화막(124)이 순차적으로 적층되는 상기 제1 적층 구조를 포함하고, 상기 제1 적층 구조의 상부 및/또는 하부에 각각 추가적으로 막들이 더 구비될 수 있다.
이하에서 설명하는 각 실시예들은 유전막 구조물을 제외하고는 도 1 내지 도 4를 참조로 설명한 커패시터와 동일하므로, 유전막 구조물만을 주로 설명한다.
도 6은 예시적인 실시예들에 따른 커패시터를 나타내는 확대된 단면도이다.
도 6을 참조하면, 커패시터(180a)는 하부 전극(110)/유전막 구조물(140a)/ 상부 전극(150)의 적층 구조를 가질 수 있다.
상기 유전막 구조물(140a)은 계면막(130) 및 상기 제1 지르코늄 산화막(120)/하프늄 산화막(122)/제2 지르코늄 산화막(124)이 적층된 구조를 가진다. 즉, 상기 하부 전극(110)과 상기 제1 지르코늄 산화막(120) 사이에 추가적으로 계면막(130)이 더 구비될 수 있다.
상기 설명한 것과 같이, 상기 유전막 구조물(140a)은 20Å 내지 60Å의 두께를 가질 수 있다.
상기 하프늄 산화막(122)은 5Å 내지 18Å의 두께를 가질 수 있다. 또한, 상기 제1 및 제2 지르코늄 산화막(120, 124)은 각각 5Å 내지 30Å의 두께를 가질 수 있다. 상기 계면막(130) 및 제1 지르코늄 산화막(120)/하프늄 산화막(122)/제2 지르코늄 산화막(124)을 포함하는 적층 구조의 두께 합이 60Å와 동일하거나 더 작게 되도록 상기 계면막(130)의 두께가 조절될 수 있다. 예시적인 실시예에서, 상기 계면막(130)은 상기 제1 지르코늄 산화막(120)보다 얇은 두께를 가질 수 있다.
상기 계면막(130)은 하부 전극(110)과 제1 지르코늄 산화막(120)이 직접 접촉하는 것을 방지하기 위하여 제공될 수 있다. 상기 계면막(130)은 상기 제1 지르코늄 산화막(120)과의 격자 미스매치가 작은 막으로 사용될 수 있다.
예시적인 실시예에서, 상기 계면막(130)은 ZrNbOx막 또는 TiNbOx막 을 포함할 수 있다. 일부 예시적인 실시예에서, 상기 계면막(130)은 TiNbOx막 및 상기 ZrNbOx막이 적층된 구조를 가질 수 있다.
상기 계면막(130)을 더 포함함으로써, 상기 유전막 구조물(140a)의 잔류 스트레스가 감소될 수 있고, 이에 따라 상기 유전막 구조물(140a)을 포함하는 커패시터는 높은 정전용량을 가질 수 있다.
도 7은 예시적인 실시예들에 따른 커패시터를 나타내는 단면도이다.
도 7을 참조하면, 커패시터(180b)는 하부 전극(110)/유전막 구조물(140b)/상부 전극(150)의 적층 구조를 가질 수 있다.
상기 유전막 구조물(140b)은 제1 적층 구조물(125), 삽입막(132) 및 제3 지르코늄 산화막(134)을 포함한다. 즉, 제2 지르코늄 산화막(124) 상에 삽입막(132) 및 제3 지르코늄 산화막(134)이 더 구비될 수 있다.
상기 유전막 구조물(140b)은 20Å 내지 60Å의 두께를 가질 수 있다. 상기 하프늄 산화막(122)은 5Å 내지 18Å의 두께를 가질 수 있다. 또한, 상기 제1 및 제2 지르코늄 산화막(120, 124)은 각각 5Å 내지 30Å의 두께를 가질 수 있다. 상기 제1 지르코늄 산화막(120)/하프늄 산화막(122)/제2 지르코늄 산화막(124)이 적층된 제1 적층 구조(125)와 상기 삽입막(132) 및 제3 지르코늄 산화막(134)의 두께 합이 60Å와 동일하거나 더 작게 되도록 상기 삽입막(132) 및 제3 지르코늄 산화막(134)의 두께가 각각 조절될 수 있다.
상기 삽입막(132)은 상기 제2 및 제3 지르코늄 산화막(124, 134) 사이에 삽입되는 구조를 가질 수 있다. 예시적인 실시예에서, 상기 제2 지르코늄 산화막(124)은 결정화된 막일 수 있고, 상기 제3 지르코늄 산화막(134)은 비정질막일 수 있다. 상기 삽입막(132)은 비정질막일 수 있고, 상기 삽입막(132)이 구비됨으로써, 상부에 비정질의 제3 지르코늄 산화막(134)이 형성될 수 있다.
상기 삽입막(132)은 금속 산화물을 포함하고, 예를들어, Al, Ta, Nb, Mo, W, Ru, V, Y, Sc, Gd 중에서 선택된 하나의 물질의 산화막을 포함할 수 있다. 예시적인 실시예에서, 상기 삽입막(132)은 상기 제2 및 제3 지르코늄 산화막(124, 134)의 두께보다 얇은 두께를 가질 수 있다.
상기 비정질의 제3 지르코늄 산화막(134)은 표면 거칠기 특성이 결정질의 지르코늄 산화막에 비해 우수하다. 따라서, 상기 유전막 구조물(140b)을 가지는 커패시터(180b)는 상기 표면 거칠기의 불량에 의한 전기장의 집중이 감소되어 누설 전류가 감소될 수 있다.
도 8은 예시적인 실시예들에 따른 커패시터를 나타내는 단면도이다.
도 8을 참조하면, 커패시터(180c)는 하부 전극(110)/유전막 구조물(140c)/ 상부 전극(150)의 적층 구조를 가질 수 있다.
상기 유전막 구조물(140c)은 계면막(130), 제1 적층 구조물(125), 삽입막(132) 및 제3 지르코늄 산화막(134)을 포함한다. 즉, 하부 전극(110)과 제1 지르코늄 산화막(120)사이에 계면막(130)이 구비되고, 제2 지르코늄 산화막(124) 상에 삽입막(132) 및 제3 지르코늄 산화막(134)이 더 구비될 수 있다.
상기 유전막 구조물(140c)은 20Å 내지 60Å의 두께를 가질 수 있다. 상기 하프늄 산화막(122)은 5Å 내지 18Å의 두께를 가질 수 있다. 또한, 상기 제1 및 제2 지르코늄 산화막(120, 124)은 각각 5Å 내지 30Å의 두께를 가질 수 있다. 상기 제1 지르코늄 산화막(120)/하프늄 산화막(122)/제2 지르코늄 산화막(124)의 적층 구조와 상기 삽입막(132) 및 제3 지르코늄 산화막(134)의 두께 합이 60Å와 동일하거나 더 작게 되도록 상기 계면막(130), 삽입막(132) 및 제3 지르코늄 산화막(134)의 두께가 각각 조절될 수 있다.
상기 계면막(130)으로 사용되는 물질은 도 6을 참조로 설명한 계면막의 물질과 동일할 수 있다. 상기 삽입막(132)으로 사용되는 물질은 도 7을 참조로 설명한 삽입막의 물질과 동일할 수 있다.
상기 유전막 구조물(140c)은 잔류 스트레스가 감소될 수 있다. 상기 유전막 구조물(140c)을 갖는 커패시터는 높은 정전용량을 가질 수 있고, 누설 전류가 감소될 수 있다.
도 9는 예시적인 실시예들에 따른 커패시터를 나타내는 단면도이다.
도 9를 참조하면, 커패시터(180d)는 하부 전극(110)/유전막 구조물(140d)/ 상부 전극(150)의 적층 구조를 가질 수 있다.
상기 유전막 구조물(140d)은 계면막(130), 제1 삽입막(132a), 제1 적층 구조물(125), 제2 삽입막(132b) 및 제3 지르코늄 산화막(134)을 포함한다. 즉, 상기 도 8의 커패시터 구조에서, 계면막(130) 및 제1 적층 구조물(125) 사이에 제1 삽입막(132a)이 더 포함될 수 있다. 상기 제1 삽입막(132a)으로 사용되는 물질은 도 7을 참조로 설명한 삽입막의 물질과 동일할 수 있다. 상기 제1 삽입막(132a)이 구비됨으로써, 제1 적층 구조물(125) 내의 물질들이 하부 전극(110)쪽으로 확산하는 것을 억제할 수 있다.
일부 실시예에서, 도시하지는 않았지만, 상기 제2 삽입막은 구비되지 않을 수도 있다.
도 10은 예시적인 실시예들에 따른 커패시터를 나타내는 단면도이다.
도 10을 참조하면, 커패시터(180e)는 하부 전극(110)/유전막 구조물(140e)/ 상부 전극(150)의 적층 구조를 가질 수 있다.
상기 유전막 구조물(140e)은 제1 삽입막(132a), 계면막(130), 제1 적층 구조물(125), 제2 삽입막(132b) 및 제3 지르코늄 산화막(134)을 포함한다. 즉, 상기 도 8의 커패시터 구조에서, 하부 전극(110) 및 계면막(130) 사이에 제1 삽입막(132a)이 더 포함될 수 있다. 상기 제1 삽입막(132a)으로 사용되는 물질은 도 7을 참조로 설명한 삽입막의 물질과 동일할 수 있다.
일부 실시예에서, 도시하지는 않았지만, 상기 제2 삽입막은 구비되지 않을 수도 있다.
일부 실시예에서, 도시하지는 않았지만, 도 10에 도시된 유전막 구조물(140e)에서, 상기 계면막(130) 및 제1 적층 구조물(125) 사이에 추가적으로 삽입막이 더 포함될 수도 있다. 즉, 상기 하부 전극(110)과 제1 적층 구조물(125) 사이에 삽입막/계면막/삽입막의 적층 구조가 개재될 수 있다.
도 11은 예시적인 실시예들에 따른 커패시터를 나타내는 단면도이다.
도 11을 참조하면, 커패시터(180f)는 하부 전극(110)/유전막 구조물(140f)/ 상부 전극(150)의 적층 구조를 가질 수 있다.
상기 유전막 구조물(140f)은 제1 삽입막(132a), 제1 적층 구조물(125), 제2 삽입막(132b) 및 제3 지르코늄 산화막(134)을 포함한다. 즉, 상기 도 8의 커패시터 구조에서, 계면막이 포함되지 않고 상기 하부 전극(110) 및 제1 적층 구조물(125) 사이에 제1 삽입막(132a)이 포함될 수 있다. 상기 제1 삽입막(132a)으로 사용되는 물질은 도 7을 참조로 설명한 삽입막의 물질과 동일할 수 있다. 일부 실시예에서, 도시하지는 않았지만, 상기 제2 삽입막(132b)은 구비되지 않을 수도 있다. 도 12 내지 도 14는 예시적인 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
이하에서는 하부 전극(110)이 필러 형상을 갖는 커패시터의 제조 방법의 일 예를 설명한다.
도 12를 참조하면, 기판(100) 상에 홀을 포함하는 몰드막(104)을 형성한다. 상기 홀은 하부 전극을 형성하기 위한 부위에 형성될 수 있다.
상기 몰드막(104)을 형성하기 이 전에, 상기 기판(100) 상에는 트랜지스터, 콘택 플러그 및 도전 라인을 포함하는 하부 회로들 및 상기 하부 회로들을 덮는 층간 절연막을 포함하는 하부 구조물(102)을 더 형성할 수 있다.
상기 홀 내부를 채우면서 상기 몰드막(104) 상에 하부 전극막을 형성한다. 상기 몰드막(104)의 상부면이 노출되도록 상기 하부 전극막을 연마하여 상기 홀 내에 하부 전극(110)을 형성한다.
예시적인 실시예에서, 상기 하부 전극막은 물리 기상 증착(Physical vapor deposition, PVD), 화학 기상 증착(chemical vapor deposition, CVD) 및 원자층 증착(atomic layer deposition, ALD) 공정과 같은 증착 공정에 의해 증착할 수 있다. 또한, 상기 연마 공정은 화학 기계적 연마 공정 및/또는 에치백 공정을 포함할 수 있다.
일부 예시적인 실시예에서, 상기 하부 구조물(102) 상에 하부 전극막을 형성하고, 상기 하부 전극막을 사진 식각 공정을 통해 패터닝하여 상기 하부 전극(110)을 형성할 수 있다. 이 경우, 상기 몰드막은 형성되지 않을 수 있다.
도 13을 참조하면, 상기 몰드막을 제거한다. 따라서, 필러 형상의 하부 전극(110)의 표면이 노출될 수 있다.
상기 하부 전극(110)의 표면 및 하부 구조물(102) 상에 균일한 두께로 제1 지르코늄 산화막(120)을 형성한다. 상기 제1 지르코늄 산화막(120) 상에 하프늄 산화막(122)을 형성한다. 또한, 상기 하프늄 산화막(122) 상에 제2 지르코늄 산화막(124)을 형성한다. 따라서, 제1 지르코늄 산화막(120)/하프늄 산화막(122)/제2 지르코늄 산화막(124)이 적층된 제1 적층 구조가 형성될 수 있다.
상기 하프늄 산화막(122)은 tetragonal 결정상 또는 orthorhombic 결정상을 갖도록 형성될 수 있다. 또한, 상기 제1 및 제2 지르코늄 산화막(120, 124)도 결정상을 갖도록 형성될 수 있다. 예를들어, 상기 제1 및 제2 지르코늄 산화막(120, 124)은 안정상인 tetragonal 결정상을 가질 수 있다.
상기 유전막 구조물(140)은 20Å 내지 60Å의 두께를 가질 수 있다. 상기 제1 및 제2 지르코늄 산화막(120, 124)은 각각 5Å 내지 30Å의 두께를 가질 수 있다. 상기 하프늄 산화막(122)은 5Å 내지 18Å의 두께를 가질 수 있다.
예시적인 실시예에서, 상기 제1 지르코늄 산화막(120), 하프늄 산화막(122) 및 제2 지르코늄 산화막(124)은 원자층 증착 공정을 통해 형성할 수 있다. 상기 제1 지르코늄 산화막(120), 하프늄 산화막(122) 및 제2 지르코늄 산화막(124)의 각각의 증착 공정은 200℃ 내지 450℃의 저온에서 수행될 수 있다. 상기 제1 지르코늄 산화막(120), 하프늄 산화막(122) 및 제2 지르코늄 산화막(124)의 증착 공정을 200℃이하에서 수행하면 각 전구체들이 열분해가 되지 않아서 막의 증착이 용이하지 않다. 또한, 상기 제1 지르코늄 산화막(120), 하프늄 산화막(122) 및 제2 지르코늄 산화막(124)의 증착 공정을 450℃이상에서 수행하면, 막들이 안정적으로 성장하기 어려울 수 있다. 바람직하게는 상기 제1 지르코늄 산화막(120), 하프늄 산화막(122) 및 제2 지르코늄 산화막(124)의 증착 공정은 200℃ 내지 320℃의 온도에서 수행될 수 있다.
예시적인 실시예에서, 제1 지르코늄 산화막(120), 하프늄 산화막(122) 및 제2 지르코늄 산화막(124)의 증착 공정에서, 산화제는 O3, H2O 또는 O2를 사용할 수 있다.
예시적인 실시예에서, 상기 제1 지르코늄 산화막(120), 하프늄 산화막(122) 및 제2 지르코늄 산화막(124)은 배치 타입의 증착 장치에서 형성할 수 있다. 일부 실시예에서, 제1 지르코늄 산화막(120), 하프늄 산화막(122) 및 제2 지르코늄 산화막(124)은 매엽식의 증착 장치에서 형성될 수 있다.
예시적인 실시예에서, 상기 제1 및 제2 지르코늄 산화막(120, 124)을 형성하는 증착 챔버와 상기 하프늄 산화막(122)을 형성하는 증착 챔버는 서로 다를 수 있다. 일부 예시적인 실시예에서, 상기 제1 및 제2 지르코늄 산화막(120, 124)을 형성하는 증착 챔버와 상기 하프늄 산화막(122)을 형성하는 증착 챔버는 서로 동일할 수도 있다.
상기 제1 및 제2 지르코늄 산화막(120, 124) 사이에 상기 하프늄 산화막(122)이 형성되므로, 상기 제1 지르코늄 산화막(120)/하프늄 산화막(122)/제2 지르코늄 산화막(124)의 적층 구조의 잔류 스트레스가 감소될 수 있다.
상기 하프늄 산화막(122)을 형성하는 동안과 상기 하프늄 산화막(122) 상에 제2 지르코늄 산화막(124)을 형성하는 동안, 상기 하프늄 산화막(122)은 저온 결정화가 이루어지게 되어 상기 하프늄 산화막(122)은 tetragonal 결정상 또는 orthorhombic 결정상을 가질 수 있다. 또한, 상기 제1 및 제2 지르코늄 산화막(120, 124) 및 하프늄 산화막(122)을 형성하는 동안, 상기 제1 및 제2 지르코늄 산화막(120, 124)도 결정화되어 안정적인 tetragonal 결정상을 가질 수 있다.
일부 예시적인 실시예에서, 상기 제1 지르코늄 산화막(120)을 형성하기 이 전에, 상기 하부 전극(110)의 표면 및 하부 구조물(102) 상에 균일한 두께로 상기 계면막(도 6, 130)을 더 형성할 수 있다. 예시적인 실시예에서, 상기 계면막(130)은 원자층 증착 공정을 통해 형성할 수 있다. 상기 계면막(130)의 증착 공정은 200℃ 내지 450℃의 저온에서 수행될 수 있다. 일 예로, 상기 계면막(130)의 증착 공정은 200℃ 내지 320℃의 온도에서 수행될 수 있다. 이 경우, 후속 공정을 통해 도 6에 도시된 것과 같은 커패시터를 형성할 수 있다.
일부 예시적인 실시예에서, 상기 제2 지르코늄 산화막(124) 상에 삽입막(132) 및 제3 지르코늄 산화막(134)을 더 형성할 수 있다. 상기 삽입막(132)은 금속 산화물을 포함하고, 예를들어, Al, Ta, Nb, Mo, W, Ru, V, Y, Sc, Gd의 산화막 중 어느 하나를 포함할 수 있다. 상기 삽입막(132)은 상기 제2 및 제3 지르코늄 산화막(124, 134)의 두께보다 얇은 두께를 갖도록 형성될 수 있다. 예시적인 실시예에서, 상에 삽입막(132) 및 제3 지르코늄 산화막(134)은 원자층 증착 공정을 통해 형성할 수 있다. 상기 삽입막(132) 및 제3 지르코늄 산화막(134)의 증착 공정은 200℃ 내지 450℃의 저온에서 수행될 수 있다. 일 예로, 상기 삽입막(132) 및 제3 지르코늄 산화막(134)의 증착 공정은 200℃ 내지 320℃의 온도에서 수행될 수 있다. 이 경우, 후속 공정을 통해 도 7에 도시된 것과 같은 커패시터를 형성할 수 있다.
일부 예시적인 실시예에서, 상기 제1 지르코늄 산화막(120)을 형성하기 이 전에, 상기 하부 전극(110)의 표면 및 하부 구조물(102) 상에 균일한 두께로 계면막(130)을 더 형성할 수 있다. 또한, 상기 제2 지르코늄 산화막(124) 상에 삽입막(132) 및 제3 지르코늄 산화막(134)을 더 형성할 수 있다. 이 경우, 후속 공정을 통해 도 8에 도시된 것과 같은 커패시터를 형성할 수 있다.
한편, 상기 계면막 및 삽입막들을 형성하는 공정들을 추가적으로 수행하고 후속 공정들을 진행함으로써, 도 9 내지 도 11에 도시된 커패시터들을 형성할 수 있다.
도 11을 참조하면, 상기 제2 지르코늄 산화막(124) 상에 상부 전극(150)을 형성 한다.
예시적인 실시예에서, 상기 상부 전극(150)은 상기 하부 전극(110)과 동일한 물질 또는 상기 하부 전극(110)과 다른 물질로 형성될 수 있다.
예시적인 실시예에서, 상기 상부 전극(150)은 물리 기상 증착(Physical vapor deposition, PVD), 화학 기상 증착(chemical vapor deposition, CVD) 및 원자층 증착(atomic layer deposition, ALD) 공정과 같은 증착공정에 의해 증착할 수 있다.
예시적인 실시예에서, 상기 상부 전극(150)을 형성한 다음, 열처리 공정을 더 포함할 수 있다. 상기 열처리 공정을 통해 상기 유전막 구조물(140) 내에 포함되는 제1 지르코늄 산화막(120)/하프늄 산화막(122)/제2 지르코늄 산화막(124)이 추가적으로 결정화될 수 있다. 예시적인 실시예에서, 상기 열처리 공정은 상기 유전막 구조물(140)의 증착 공정보다 높은 온도에서 수행될 수 있다.
설명한 것과 같이, 상기 유전막 구조물(140)에 포함되는 하프늄 산화막(122)은 tetragonal 결정상 또는 orthorhombic 결정상을 가질 수 있다. 또한, 상기 하프늄 산화막(122)의 상, 하부면에 지르코늄 산화막(120, 124)이 구비됨에 따라 유전막 구조물(140)의 잔류 스트레스가 감소될 수 있다. 따라서, 상기 유전막 구조물(140)은 낮은 보자력을 가짐으로써, 상기 유전막 구조물(140)을 포함하는 커패시터의 동작 전압 범위인 -1V 내지 1V의 범위 내에서 정전용량이 크게 증가될 수 있다.
도 15는 본 발명의 일실시예에 의한 커패시터 구조물을 구비하는 디램 소자를 나타내는 단면도이다.
도 15에서는 디램 메모리 소자가 개시되지만, 상기 커패시터를 데이터 저장부로 이용하는 모든 메모리 소자에 본 발명이 동일하게 적용될 수 있다.
도 15를 참조하면, 상기 디램 소자는 기판 상에 형성되는 셀 트랜지스터, 커패시터 및 비트 라인을 포함한다. 하나의 셀 트랜지스터 및 하나의 커패시터는 하나의 단위 셀을 구성할 수 있다.
상기 기판(200)은 액티브 영역 및 필드 영역을 포함할 수 있다. 상기 필드 영역은 상기 기판(200)에 포함되는 소자 분리용 트렌치 내부에 소자 분리막(220)이 형성된 영역일 수 있다. 상기 액티브 영역은 상기 필드 영역 이외의 영역일 수 있다.
상기 기판(200)에는 상기 기판(200) 상부면과 평행한 제1 방향으로 연장되는 게이트 트렌치(202)가 구비될 수 있다. 상기 게이트 트렌치(202) 내부에는 게이트 구조물(210)이 구비될 수 있다.
예시적인 실시예에서, 상기 게이트 구조물(210)은 게이트 절연막(204), 게이트 전극(206) 및 캡핑 절연 패턴(208)을 포함할 수 있다. 상기 게이트 구조물(210)은 상기 기판(200) 표면과 수평하고 상기 제1 방향과 수직한 제2 방향을 따라 복수 개로 형성될 수 있다.
상기 게이트 절연막(204)은 실리콘 산화물을 포함할 수 있다. 상기 게이트 전극(206)은 금속 물질 및/또는 폴리실리콘을 포함할 수 있다. 상기 캡핑 절연 패턴(208)은 실리콘 질화물을 포함할 수 있다.
상기 게이트 구조물들(210) 사이의 액티브 영역의 기판(100) 상부에는 소오스/드레인 영역으로 제공되는 불순물 영역(230)이 구비될 수 있다.
예를들어, 상기 기판(100)에는 비트 라인 구조물(260)과 전기적으로 연결되는 제1 불순물 영역(230a) 및 커패시터(180)와 전기적으로 연결되는 제2 불순물 영역(230b)이 구비될 수 있다.
상기 액티브 영역, 소자 분리막(220) 및 게이트 구조물(210) 상에, 패드 절연 패턴(240), 제1 식각 저지 패턴(242) 및 제1 도전 패턴(246)이 구비될 수 있다. 상기 패드 절연 패턴(240)은 예를 들어, 실리콘 산화물과 같은 산화물이 포함될 수 있고, 상기 제1 식각 저지 패턴(242)은 예를 들어, 실리콘 질화물과 같은 질화물이 포함될 수 있다. 상기 제1 도전 패턴(246)은 예를 들어, 불순물이 도핑된 폴리실리콘이 포함될 수 있다.
상기 패드 절연 패턴(240), 제1 식각 저지 패턴(242) 및 제1 도전 패턴(246)의 적층 구조 사이에는 리세스부가 포함될 수 있다. 상기 리세스부는 상기 게이트 구조물들 사이의 일부 기판(100) 부위에 배치될 수 있다. 상기 리세스부 저면에는 상기 제1 불순물 영역(230a)의 상부면이 노출될 수 있다.
상기 리세스부 내에는 제2 도전 패턴(248)이 구비될 수 있다. 상기 제2 도전 패턴(248)은 예를 들어, 불순물이 도핑된 폴리실리콘이 포함될 수 있다. 즉, 상기 제2 도전 패턴(248)은 상기 제1 불순물 영역(230a)과 접할 수 있다.
상기 제1 도전 패턴(246) 및 제2 도전 패턴(248) 상에는, 제3 도전 패턴(250)이 적층될 수 있다. 상기 제3 도전 패턴(250)은 예를 들어, 불순물이 도핑된 폴리실리콘이 포함될 수 있다. 즉, 상기 제1 내지 제3 도전 패턴(246, 248, 250)은 실질적으로 동일한 물질을 포함하므로, 하나의 패턴으로 병합될 수 있다. 상기 제3 도전 패턴(250) 상에, 베리어 금속 패턴(252), 금속 패턴(254) 및 하드 마스크 패턴(256)이 적층될 수 있다.
상기 제1 도전 패턴(246), 제2 도전 패턴(248), 제3 도전 패턴(250), 베리어 금속 패턴(252), 금속 패턴(254) 및 하드 마스크 패턴(256)의 적층 구조는 비트 라인 구조물(260)로 제공될 수 있다.
예를들어, 상기 제2 도전 패턴(248)은 비트 라인 콘택으로 제공되고, 상기 제1 도전 패턴(246), 제3 도전 패턴(250), 베리어 금속 패턴(252) 및 금속 패턴(254)은 비트 라인으로 제공될 수 있다. 상기 비트 라인 구조물(260)은 상기 제2 방향을 따라 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 비트 라인 구조물(260)의 측벽에는 스페이서(도시안됨)가 구비될 수 있다.
상기 비트 라인 구조물들(260) 사이를 채우는 제1 층간 절연막(도시안됨)이 구비될 수 있다.
상기 제1 층간 절연막, 제1 식각 저지 패턴(242) 및 패드 절연 패턴(240)을 관통하여 상기 제2 불순물 영역(230b)과 접촉하는 콘택 플러그(270)가 구비될 수 있다. 상기 콘택 플러그(270)는 상기 비트 라인 구조물들(260) 사이에 배치될 수 있다.
상기 콘택 플러그(270) 상에는 커패시터(180)가 구비될 수 있다.
상기 커패시터(180)는 하부 전극(110), 유전막 구조물(140) 및 상부 전극(150)을 포함할 수 있다. 상기 유전막 구조물은 제1 지르코늄 산화막(120)/하프늄 산화막(122)/제2 지르코늄 산화막(124)을 포함할 수 있다.
상기 커패시터(180)는 도 1을 참조로 설명한 것과 동일한 구조를 가지는 것으로 설명하지만, 다른 실시예로, 상기 커패시터는 도 6 내지 도 8을 참조로 설명한 커패시터들 중 하나의 구조를 가질 수 있다.
상기 상부 전극(150) 상에는 플레이트 전극(160)이 더 포함될 수 있다. 상기 플레이트 전극(160)은 도핑된 폴리실리콘을 포함할 수 있다.
상기 디램 소자는 -1V 내지 1V의 동작 전압 범위에서 동작될 수 있다. 상기 커패시터는 상기 -1V 내지 1V의 동작 전압 범위에서 상기 유전막 구조물의 유전율이 높게 부스팅될 수 있어서, 상기 커패시터의 정전용량이 크게 증가될 수 있다. 따라서, 상기 디램 소자는 우수한 전기적 특성을 가질 수 있다.
100 : 기판 110 : 하부 전극
120 : 제1 지르코늄 산화막 122 : 하프늄 산화막
124 : 제2 지르코늄 산화막 130 : 계면막
132 : 삽입막 134 : 제3 지르코늄 산화막
150 : 상부 전극 180 : 커패시터
120 : 제1 지르코늄 산화막 122 : 하프늄 산화막
124 : 제2 지르코늄 산화막 130 : 계면막
132 : 삽입막 134 : 제3 지르코늄 산화막
150 : 상부 전극 180 : 커패시터
Claims (20)
- 하부 전극;
상기 하부 전극 상에 구비되고, 제1 지르코늄 산화막, 하프늄 산화막 및 제2 지르코늄 산화막이 순차적으로 적층된 구조를 포함하는 유전막 구조물; 및
상기 유전막 구조물 상에 구비되는 상부 전극을 포함하고,
상기 하프늄 산화막은 정방정계 결정상 또는 사방정계 결정상을 가지는 커패시터. - 제1항에 있어서, 상기 제1 지르코늄 산화막 및 제2 지르코늄 산화막은 결정질을 갖는 커패시터.
- 제2항에 있어서, 상기 제1 지르코늄 산화막 및 제2 지르코늄 산화막은 사방정계 결정상을 갖는 커패시터.
- 제1항에 있어서, 상기 하프늄 산화막은 5Å 내지 18Å의 두께를 갖는 커패시터.
- 제1항에 있어서, 상기 제1 지르코늄 산화막의 두께 및 제2 지르코늄 산화막의 두께는 각각 5Å 내지 30Å의 두께를 갖는 커패시터.
- 제1항에 있어서, 상기 유전막 구조물의 두께는 20Å 내지 60Å의 두께를 갖는 커패시터.
- 제1항에 있어서, 상기 유전막 구조물에는 계면막이 더 포함되고, 상기 계면막은 상기 제1 지르코늄 산화막과 상기 하부 전극 사이에 구비되는 커패시터.
- 제7항에 있어서, 상기 계면막은 ZrNbOx막 또는 TiNbOx막을 포함하거나, 또는 TiNbOx막 및 ZrNbOx막이 적층된 구조를 갖는 커패시터.
- 제1항에 있어서, 상기 유전막 구조물에는 삽입막 및 제3 지르코늄 산화막이 더 포함되고, 상기 삽입막은 Al, Ta, Nb, Mo, W, Ru, V, Y, Sc, Gd에 서 선택된 어느 하나의 물질의 산화막인 커패시터.
- 제9항에 있어서, 상기 삽입막 및 제3 지르코늄 산화막은 비정질인 커패시터.
- 제1항에 있어서, 상기 하부 전극은 금속, 금속 질화물 또는 도전성 산화물을 포함하는 커패시터.
- 하부 전극;
상기 하부 전극 상에 구비되고, 제1 지르코늄 산화막, 하프늄 산화막 및 제2 지르코늄 산화막이 순차적으로 적층된 구조를 포함하는 유전막 구조물; 및
상기 유전막 구조물 상에 구비되는 상부 전극을 포함하고,
상기 유전막 구조물은 20Å 내지 60Å의 두께를 가지고,
상기 제1 지르코늄 산화막, 하프늄 산화막 및 제2 지르코늄 산화막은 결정질을 가지는 커패시터. - 제12항에 있어서, 상기 하프늄 산화막은 정방정계 결정상 또는 사방정계 결정상을 가지는 커패시터.
- 제12항에 있어서, 상기 제1 지르코늄 산화막 및 제2 지르코늄 산화막은 정방정계 결정상을 갖는 커패시터.
- 제12항에 있어서, 상기 하프늄 산화막은 5Å 내지 18Å의 두께를 갖는 커패시터.
- 제12항에 있어서, 상기 제1 지르코늄 산화막의 두께 및 제2 지르코늄 산화막의 두께는 각각 5Å 내지 30Å의 두께를 갖는 커패시터.
- 제12항에 있어서, 상기 유전막 구조물에는 삽입막 및 제3 지르코늄 산화막이 더 포함되고, 상기 삽입막은 Al, Ta, Nb, Mo, W, Ru, V, Y, Sc, Gd에 서 선택된 어느 하나의 물질의 산화막인 커패시터.
- 기판에 구비되고, 게이트 구조물, 제1 불순물 영역 및 제2 불순물 영역을 포함하는 셀 트랜지스터;
상기 제1 불순물 영역과 전기적으로 연결되는 비트 라인 구조물;
상기 비트 라인 구조물 상에 배치되고, 상기 제2 불순물 영역과 전기적으로 연결되는 커패시터를 포함하고,
상기 커패시터는,
하부 전극;
상기 하부 전극 상에 구비되고, 제1 지르코늄 산화막, 하프늄 산화막 및 제2 지르코늄 산화막이 순차적으로 적층된 구조를 포함하고, 20Å 내지 60Å의 두께를 가지는 유전막 구조물; 및
상기 유전막 구조물 상에 구비되는 상부 전극을 포함하고,
상기 하프늄 산화막은 정방정계 결정상 또는 사방정계 결정상을 가지는 디램 소자. - 제18항에 있어서, 상기 제1 지르코늄 산화막 및 제2 지르코늄 산화막은 결정질을 갖는 디램 소자.
- 제18항에 있어서, 상기 하프늄 산화막은 5Å 내지 18Å의 두께를 갖는 디램 소자.
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