CN116490059A - 半导体结构及其制备方法 - Google Patents
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Abstract
本公开涉及一种半导体结构及其制备方法。所述半导体结构的制备方法包括：提供衬底，在衬底上形成多个间隔排布的第一电极。在第一电极的表面形成介电层，其中，形成介电层所需的单次吹扫的时长大于或等于第一阈值。或，在第一电极的表面形成介电层的叠层，其中，形成第一层介电层所需的单次吹扫的时长大于或等于第一阈值。所述制备方法能够改善半导体结构中电容器的制备工艺，以避免出现漏电及电容值因介电层局部厚度较小而较小等不良，从而确保半导体结构的电学性能。
Description
技术领域
本公开涉及半导体集成电路制造技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)是计算机等电子设备中常用的半导体存储器，通常包括多个存储单元。其中，存储单元包括：电容器、以及与电容器电连接的晶体管。电容器通常由第一电极、第二电极以及位于第一电极和第二电极之间的介电层组成。
然而，随着DRAM相关技术的发展，追求高速度、高集成密度和低功耗已成为DRAM主流的发展趋势。但是，在不断微缩DRAM的结构尺寸后，尤其是在关键尺寸(CriticalDimension)小于20nm的DRAM中，介电层的厚度已经接近量子隧穿效应(Quantum tunnelingeffect)的限制，容易造成漏电等不良。
发明内容
基于此，本公开实施例提供了一种半导体结构及其制备方法，用于改善半导体结构中电容器的制备工艺，以避免出现漏电及电容值因介电层局部厚度较小而较小等不良，从而确保半导体结构的电学性能。
为了实现上述目的，本公开一些实施例提供了一种半导体结构的制备方法，该制备方法包括的步骤如下所述。
提供衬底，在衬底上形成多个间隔排布的第一电极。
在第一电极的表面形成介电层，其中，形成介电层所需的单次吹扫的时长大于或等于第一阈值。或，在第一电极的表面形成介电层的叠层，其中，形成第一层介电层所需的单次吹扫的时长大于或等于第一阈值。
在一些实施例中，形成介电层包括步骤如下。
沉积介电层前驱体。
吹扫沉积介电层前驱体后的结构。
使介电层前驱体发生氧化反应，并转化为介电层。
吹扫形成介电层后的结构。
在一些实施例中，介电层前驱体的沉积温度小于或等于第二阈值。
可选的，第二阈值包括260℃。
在一些实施例中，介电层前驱体的沉积温度的取值范围包括：230℃～250℃。
在一些实施例中，形成介电层过程中使用的吹扫气体，包括：氮气或氩气。
在一些实施例中，形成介电层过程中，吹扫气体的流量的取值范围为：800sccm～1600sccm；吹扫气体的压力的取值范围为：0.2torr～2torr。
在一些实施例中，形成介电层过程中，吹扫气体的温度的取值范围为：200℃～350℃。
可选的，第一阈值包括90s或100s。
在一些实施例中，在第一电极的表面形成介电层的情况下，形成介电层所需的单次吹扫的时长的取值范围包括：90s～120s。
在第一电极的表面形成介电层的叠层的情况下，形成第一层介电层所需的单次吹扫的时长的取值范围包括：90s～120s。
在一些实施例中，在第一电极的表面形成介电层的叠层的情况下，形成第一层以外其他层介电层所需的单次吹扫的时长小于形成第一层介电层所需的单次吹扫的时长。
在一些实施例中，在第一电极的表面形成介电层的叠层，包括：在第一电极的表面形成多层相间设置的氧化锆介电层和氧化铝介电层；其中，第一层介电层为氧化锆介电层。
可选的，氧化锆介电层的介电层前驱体包括金属锆源。氧化铝介电层的介电层前驱体包括金属铝源。
在一些实施例中，在第一电极的表面形成介电层的叠层的情况下，相邻两层介电层的材料不同，且相邻两层介电层包括至少一层宽带隙介电层。
可选的，宽带隙介电层包括：氧化铝介电层。
在一些实施例中，制备方法还包括：在介电层的表面形成多个第二电极。第一电极、第二电极以及位于第一电极和第二电极之间的介电层共同构成电容器。
本公开一些实施例还提供了一种半导体结构，采用上述一些实施例中的制备方法制备获得。所述半导体结构包括：衬底和设置于衬底上的多个电容器。其中，电容器包括：第一电极、第二电极、以及位于第一电极和第二电极之间的至少一层介电层；电容器采用如上一些实施例中的制备方法获得。
在一些实施例中，第一电极包括柱状电极，且相邻的第一电极之间设置有第二电极容置孔。第二电极位于第二电极容置孔内。
在一些实施例中，所述至少一层介电层包括：多层相间设置的氧化锆介电层和氧化铝介电层；其中，靠近第一电极的第一层介电层为氧化锆介电层。
可选的，靠近第一电极的第一层介电层的厚度的取值范围包括：3.5nm～5.5nm。
本公开实施例针对介电层形成过程中所需的单次吹扫的时长、或者在形成介电层叠层中第一层介电层时所需的单次吹扫的时长进行了限定，例如使得前述单次吹扫的时长大于或等于第一阈值。这样可以利用较长时间的单次吹扫，减少或消除介电层形成过程中可能出现的水汽残留，并提升介电层形成工艺的稳定性，从而确保在第一电极上形成厚度均匀一致的介电层，进而可以改善电容器的电学性能，以避免出现漏电以及电容值因介电层局部厚度较小而较小的情况。
并且，本公开实施例通过控制介电层前驱体的沉积温度小于第二阈值，可以使用较低的沉积温度来改良介电层前驱体的晶格结构，以有效提高介电层的介电常数。从而能够在相同的尺寸条件，增大电容器所能存储的电荷量，以提高介电层所在电容器的电容值。进而可以避免提高读写频率以及避免增加能耗。
此外，本公开实施例中，采用具有不同介电常数且不同带隙的两种高介电常数材料，并通过相间设置的方式来构成电容器中的多层介电层，能够确保电容器具有优良的电气性能。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中提供的一种半导体结构的制备方法的流程图；
图2为一实施例中提供的另一种半导体结构的制备方法的流程图；
图3为一实施例中提供的一种介电层的制备方法的流程图；
图4为一实施例中提供的又一种半导体结构的制备方法的流程图；
图5为一实施例中提供的一种半导体结构的结构示意图；
图6为一实施例中提供的一种电容器中介电层的结构示意图；
图7为一实施例中提供的一种材料介电常数与其禁带宽度对应关系的示意图；
图8为一实施例中提供的一种形成介质层组后所得结构的示意图；
图9为一实施例中提供的一种形成硬掩膜后所得结构的示意图；
图10为一实施例中提供的一种形成第一电极容置孔后所得结构的示意图；
图11为一实施例中提供的一种形成第一电极材料层后所得结构的示意图；
图12为一实施例中提供的一种形成第一电极后所得结构的示意图；
图13为一实施例中提供的一种形成第二电极容置孔基孔后所得结构的示意图；
图14为一实施例中提供的一种形成第二电极容置孔后所得结构的示意图；
图15为一实施例中提供的一种形成介电层后所得结构的示意图；
图16为图15所示的一种介电层形成周期的时序图；
图17为一实施例中提供的一种形成第二电极后所得结构的示意图。
附图标记说明：
1-衬底，11-存储节点接触结构；
2-电容器，21-第一电极，22-第二电极，23-介电层；
231-氧化锆介电层，232-氧化铝介电层；
3-介质层组，31-第一氮化硅层，32-氧化硅层，33-第二氮化硅层；
4-硬掩膜；210-第一电极材料层；
H1-第一电极容置孔，H21-第二电极容置孔基孔，H2-第二电极容置孔；
T1-第一层氧化锆介电层的厚度，T2-氧化铝介电层的厚度，T3-其他氧化锆介电层的厚度。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。
应当明白，尽管可使用术语第一、第二等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。
动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)是计算机等电子设备中常用的半导体存储器，其通常包括多个存储单元。存储单元包括：电容器、以及与电容器电连接的晶体管。电容器通常由第一电极、第二电极以及位于第一电极和第二电极之间的介电层组成，其中，介电层可以为一层或者多层。
可以理解，在一些实施例中，第一电极采用柱状电极，介电层往往需要覆盖第一电极的侧壁，也即需要形成于相邻第一电极之间的沟槽中。考虑到介电层的材料及形成工艺，介电层的阶梯覆盖性通常较差。这样容易导致沉积于第一电极侧壁上的介电层的厚度不均匀，例如存在底部较薄且顶部较厚的情况，从而导致电容器的电容值较小。并且，介电层的底部较薄，也容易导致第一电极出现漏电的情况。
基于此，请参阅图1，本公开一实施例提供了一种半导体结构的制备方法，该制备方法包括的步骤如下所述。
S11，提供衬底，在衬底上形成多个间隔排布的第一电极。
S12，在第一电极的表面形成介电层，其中，形成介电层所需的单次吹扫的时长大于或等于第一阈值。
此处，第一阈值的数值可以根据实际需求选择设置。第一阈值例如为90s或100s。
可选的，第一阈值为90s。相应的，形成介电层所需的单次吹扫的时长的取值范围包括：90s～120s。例如，形成介电层所需的单次吹扫的时长为90s、100s、110s或120s。
请参阅图2，本公开一实施例提供了另一种半导体结构的制备方法，该制备方法包括的步骤如下所述。
S11，提供衬底，在衬底上形成多个间隔排布的第一电极。
S12’，在第一电极的表面形成介电层的叠层，其中，形成第一层介电层所需的单次吹扫的时长大于或等于第一阈值。
此处，第一阈值的数值可以根据实际需求选择设置。第一阈值例如为90s或100s。
可选的，第一阈值为90s。相应的，形成第一层介电层所需的单次吹扫的时长的取值范围包括：90s～120s。例如，形成介电层所需的单次吹扫的时长为90s、100s、110s或120s。
此外，在一些实施例中，形成第一层以外其他层介电层所需的单次吹扫的时长小于形成第一层介电层所需的单次吹扫的时长。也即，在形成第一层介电层之后，其他层介电层形成过程中所需的单次吹扫的时长可以合理减少，以提高半导体结构的生产效率。
本公开实施例中，针对介电层形成过程中所需的单次吹扫的时长、或者在形成介电层叠层中第一层介电层时所需的单次吹扫的时长进行了限定，例如使得前述单次吹扫的时长大于或等于第一阈值。这样可以利用较长时间的单次吹扫，减少或消除介电层形成过程中可能出现的水汽残留，并提升介电层形成工艺的稳定性，从而确保在第一电极上形成厚度均匀一致的介电层，进而可以改善电容器的电学性能，以避免出现漏电以及电容值因介电层局部厚度较小而较小的情况。
可以理解，介电层通常采用高介电常数(K)的材料形成。例如，介电层的制备材料包括：氧化铝(Al2O3)、氧化铪(HfO2)、氮氧化铪(HfON)、氧化锆(ZrO2)、氧化钽(Ta2O5)、氧化钛(TiO2)或锶钛氧化物(SrTiO3)。
基于此，在一些实施例中，请参阅图3，任一层介电层的形成包括步骤如下。这也就是说，在形成介电层叠层的示例中，每一层介电层的形成工艺均可按照如下步骤实施。
S21，沉积介电层前驱体。
S22，吹扫沉积介电层前驱体后的结构。
S23，使介电层前驱体发生氧化反应，并转化为介电层。
S24，吹扫形成介电层后的结构。
前述一些实施例中提及的单次吹扫时间，可以为步骤S22中的吹扫时间，以及步骤S24中的吹扫时间。
需要补充的是，在一些实施例中，在执行步骤S21之前，介电层的形成工艺还包括步骤S20。
S20，对介电层前驱体的待沉积表面进行预处理。
例如，采用臭氧(O3)对介电层前驱体的待沉积表面进行预处理。这样可以在介质层前驱体的待沉积表面上形成O-H键，以增强待沉积表面对介电层前驱体的吸附能力，从而利于实现介电层在沟槽中的保形生长。
此外，在执行步骤S22及S24的过程中，通过限定单次吹扫时间的时长，可以有效减少或消除介电层形成过程中因O-H键造成的水汽残留，并提升介电层形成工艺的稳定性，从而确保在第一电极上形成厚度均匀一致的介电层。
可以理解，介电层前驱体的沉积质量以及介电层形成过程中的吹扫质量，容易直接影响介电层的介电常数及成膜质量。基于此，本公开实施例针对介电层前驱体的沉积温度、介电层形成过程中吹扫气体的类型、流量、压力及温度，提供了一些具体可行的实施，但并不仅限于此。
在一些实施例中，介电层前驱体的沉积温度小于或等于第二阈值。第二阈值的数值可以根据实际需求选择设置。
可选的，第二阈值包括260℃。
可选的，介电层前驱体的沉积温度的取值范围包括：230℃～250℃。例如，介电层前驱体的沉积温度为230℃、240℃或250℃。
本公开实施例中，通过控制介电层前驱体的沉积温度小于第二阈值，可以使用较低的沉积温度来改良介电层前驱体的晶格结构，以有效提高介电层的介电常数。从而能够在相同的尺寸条件，增大电容器所能存储的电荷量，以提高介电层所在电容器的电容值。进而可以避免提高读写频率以及避免增加能耗。
在一些实施例中，形成介电层过程中使用的吹扫气体，包括：氮气或氩气。
在一些实施例中，形成介电层过程中，吹扫气体的流量的取值范围为：800sccm～1600sccm。例如，吹扫气体的流量为800sccm、900sccm、1000sccm、1200sccm、1500sccm或1600sccm。
在一些实施例中，形成介电层过程中，吹扫气体的压力的取值范围为：0.2torr～2torr。例如，吹扫气体的压力为0.2torr、0.5torr、0.8torr、1.0torr、1.5torr或2torr。
在一些实施例中，形成介电层过程中，吹扫气体的温度的取值范围为：200℃～350℃。例如，吹扫气体的温度为200℃、220℃、250℃、280℃、300℃、320℃或350℃。
值得一提的是，在一些实施例中，电容器包括位于第一电极和第二电极之间的多层介电层。其中，相邻两层介电层的材料不同，且相邻两层介电层包括至少一层宽带隙介电层。如此，可以利用宽带隙介电层进一步降低电容器发生漏电的风险。
此处，宽带隙介电层是指室温下禁带宽度大于2.2eV的介电层，室温例如为25℃或20℃。
此外，不同层介电层形成时的工艺条件可以不同，以根据实际需求选择设置。
可选的，形成于第一电极表面上的第一层介电层为氧化锆介电层。
可选的，宽带隙介电层为氧化铝介电层。
在一些实施例中，多层介电层为多层相间设置的氧化锆介电层和氧化铝介电层。
此处，氧化锆介电层和氧化铝介电层均具有较高的介电常数。并且，氧化铝介电层相较于氧化锆介电层具有更宽的带隙，能够具有更好的防漏电能力。
本公开实施例中，采用具有不同介电常数且不同带隙的两种高介电常数材料，并通过相间设置的方式来构成电容器中的多层介电层，能够确保电容器具有优良的电气性能。
基于此，在一些实施例中，步骤S12’中在第一电极的表面形成介电层的叠层，包括：在第一电极的表面形成多层相间设置的氧化锆介电层和氧化铝介电层；其中，第一层介电层为氧化锆介电层。
可选的，氧化锆介电层的介电层前驱体包括金属锆源。金属锆源例如为含锆气体。
可选的，氧化铝介电层的介电层前驱体包括金属铝源。金属铝源例如为含铝气体。
可以理解，介电层前驱体在不同的沉积环境中(例如不同的温度和压力下)可以具有不同的形态，例如为气态、液态或固态等。本公开实施例对此不做限定。
需要补充的是，在一些实施例中，请参阅图4，半导体结构的制备方法还包括步骤S13。
S13，在介电层的表面形成多个第二电极。
如此，第一电极、第二电极以及位于第一电极和第二电极之间的介电层共同构成电容器。
由上，本公开实施例提供的半导体结构的制备方法，有效改善了半导体结构中电容器的制备工艺，可以避免出现漏电及电容值因介电层局部厚度较小而较小等不良，从而确保半导体结构的电学性能。
请参阅图5，本公开一些实施例还提供了一种半导体结构。该半导体结构包括：衬底1和设置于衬底1上的多个电容器2。其中，电容器2包括：第一电极21、第二电极22、以及位于第一电极21和第二电极22之间的至少一层介电层23。电容器2采用如上一些实施例中的制备方法获得。
在一个示例中，衬底1包括但不限于硅衬底或硅基衬底。
可选的，衬底1上可以设有与电容器2相连接的电路结构或电子元件。电路结构或电子元件可以根据实际需求选择设置，本公开实施例对此不做限定。
请继续参阅图5，可选的，第一电极21包括柱状电极。相邻的第一电极21之间设置有第二电极容置孔，第二电极22对应位于第二电极容置孔内。如此，相邻的第一电极21可以共同对应同一个第二电极22，以提高电容器2在半导体结构中的分布密度。
可以理解，介电层23位于第一电极21和第二电极22之间。在第一电极21为柱状电极的示例中，介电层23至少覆盖相邻第一电极21之间第二电极容置孔的侧壁(也即第一电极21的侧壁)，第二电极22设置于介电层23位于第二电极容置孔内部分的表面上。
本公开实施例中的电容器2采用前述一些实施例中的制备方法获得，电容器2中的介电层23可以为一层或多层。介电层23的材料通常为具有高介电常数(K)的材料，例如为氧化铝(Al2O3)、氧化铪(HfO2)、氮氧化铪(HfON)、氧化锆(ZrO2)、氧化钽(Ta2O5)、氧化钛(TiO2)或锶钛氧化物(SrTiO3)等。
在一些实施例中，请参阅图6，电容器2中的至少一层介电层23包括：多层相间设置的氧化锆介电层231和氧化铝介电层232；其中，靠近第一电极21的第一层介电层为氧化锆介电层231。
此处，氧化锆介电层231和氧化铝介电层232均具有较高的介电常数。并且，氧化铝介电层232相较于氧化锆介电层231具有更宽的带隙，能够具有更好的防漏电能力。
此外，电容器2中不同层但采用相同材料形成的介电层23的厚度可以相同或不同。
可选的，靠近第一电极21的第一层介电层23的厚度的取值范围包括：3.5nm～5.5nm。
例如，请继续参阅图6，靠近第一电极21的第一层介电层为氧化锆介电层231，且该层氧化锆介电层231的厚度T1为3.5nm、4nm、4.5nm、5nm或5.5nm。
可选的，第一层以外其他层的氧化锆介电层231的厚度T3相同。
可选的，不同层氧化铝介电层232的厚度T2相同。
可以理解，电容器2中的介电层23也可以采用其他具有不同介电常数且不同带隙的两种高介电常数材料相间构成。请参阅图7，在图7所示的多种不同材料中，随着介电常数K的增加，对应材料的禁带宽度(即带隙)在不断减小。根据电容器2中介电层23的设计需求，可以从图7中选择合适的材料进行介电层23的制备。
由上，本公开实施例中，采用具有不同介电常数且不同带隙的两种高介电常数材料，并通过相间设置的方式来构成电容器2中的多层介电层，有利于确保电容器2具有优良的电气性能。
为了更清楚的说明本公开实施例提供的半导体结构及其制备方法，以下以应用于DRAM器件中的半导体结构为例进行详述。
可以理解，应用于DRAM器件中的半导体结构通常包括多个存储单元。存储单元包括：电容器2以及与电容器2电连接的晶体管。其中，晶体管包括栅极、源区和漏区。晶体管的栅极用于与字线电连接。晶体管的源区用于构成位线接触区，以通过位线接触结构与位线电连接。晶体管的漏区用于构成存储节点接触区，以通过存储节点接触结构与电容器2电连接。电容器2包括：第一电极21、第二电极22、以及位于第一电极21和第二电极22之间的至少一层介电层23。电容器2可以采用前述的制备方法制备形成，其制备工艺详述如下。
请参阅图8中的(a)图和(b)图，其中，(a)图为对应制备结构的俯视示意图，(b)图为对应制备结构中局部结构的剖面示意图。提供已制备好晶体管及互连电路(包括存储节点接触结构11)的衬底1，且存储节点接触结构11的顶部裸露。然后，在衬底1上沉积介质层组3。介质层组3可以由至少两层不同材料的介质层层叠构成。
在一个示例中，介质层组3包括沿远离衬底1的方向依次层叠的第一氮化硅层31、氧化硅层32和第二氮化硅层33，例如图8中的(b)图所示。
在另一个示例中，介质层组3包括沿远离衬底1的方向依次层叠的硼磷硅玻璃(Boro-Phospho-Silicate Glass，简称BPSG)和氮化硅层构成。
此外，介质层组3采用沉积工艺形成，沉积工艺包括但不限于物理气相沉积(Physical Vapor Deposition，简称PVD)、化学气相沉积(Chemical Vapor Deposition，简称CVD)、原子层沉积(Atomic Layer Deposition，简称ALD)或炉管式沉积工艺。
请参阅图9中的(a)图和(b)图，其中，(a)图为对应制备结构的俯视示意图，(b)图为对应制备结构中局部结构的剖面示意图。在介质层组3上形成硬掩膜4。
可选的，硬掩膜4可以采用氮化物、氧化物、碳或有机抗反射材料(ARC)等沉积形成。
可以理解，硬掩膜4与介质层组3中对应接触介质层的材料不同。在一个示例中，请参阅图9，硬掩膜4与第二氮化硅层33接触，硬掩膜4可以为氧化硅层。
此外，硬掩膜4中的开口图案可以通过光刻工艺或双重图形化(Self-AlignedDouble Patterning，简称SADP)工艺实现。
请参阅图10中的(a)图和(b)图，其中，(a)图为对应制备结构的俯视示意图，(b)图为对应制备结构中局部结构的剖面示意图。根据硬掩膜4中的开口图案对介质层组3进行刻蚀，以形成与存储节点接触结构11一一对应的第一电极容置孔H1，且使存储节点接触结构11的顶部裸露于对应的第一电极容置孔H1中。然后剥离去除硬掩膜4。
上述第一电极容置孔H1可以采用干法刻蚀工艺实现，但并不仅限于此。
可选的，多个第一电极容置孔H1阵列分布，且相邻行的第一电极容置孔H1错位设置。
可选的，清洗去除硬掩膜4后的所得结构，以确保存储节点接触结构11裸露表面的质量，从而保障存储节点接触结构11的电学性能。
请参阅图11中的(a)图和(b)图，其中，(a)图为对应制备结构的俯视示意图，(b)图为对应制备结构中局部结构的剖面示意图。沉积第一电极材料层210，第一电极材料层210的部分填充第一电极容置孔H1，并与对应的存储节点接触结构11接触连接。第一电极材料层210填充于第一电极容置孔H1内的部分可以用于形成电容器2的第一电极21。
可选的，第一电极材料层210可以采用氮化钛(TIN)、钛(Ti)或钨(W)等导电材料形成。
可以理解，第一电极21与存储节点接触结构11之间可以直接连接，也可以通过其他导电层连接。例如第一电极21通过衬垫层与存储节点接触结构11连接。对应的，在一些示例中，在沉积第一电极材料层210之前，可以先沉积衬垫材料层，然后在衬垫材料层表面沉积第一电极材料层210。
可选的，衬垫材料层可以采用氮化钛(TIN)材料形成。
请参阅图12中的(a)图和(b)图，其中，(a)图为对应制备结构的俯视示意图，(b)图为对应制备结构中局部结构的剖面示意图。去除第一电极材料层210位于第一电极容置孔H1外的部分，以形成第一电极21。例如，可以采用干法刻蚀工艺和/或化学机械研磨(Chemical Mechanical Polishing，简称CMP)工艺去除。
请参阅图13中的(a)图和(b)图，其中，(a)图为对应制备结构的俯视示意图，(b)图为对应制备结构中局部结构的剖面示意图。将第二氮化硅层33图形化，以形成多个第二电极容置孔基孔H21。
可选的，相邻设置的多个第一电极21可以共同对应同一个第二电极21。如此，第二电极容置孔基孔H21可以根据第一电极21的分布位置合理设置。例如，请参阅图13中的(a)图，第二电极容置孔基孔H21可以设置于任相邻三个第一电极21构成的三角形中心处。
请参阅图14中的(a)图和(b)图，其中，(a)图为对应制备结构的俯视示意图，(b)图为对应制备结构中局部结构的剖面示意图。基于第二电极容置孔基孔H21，去除部分氧化硅层32，以形成第二电极容置孔H2。
可选的，去除部分氧化硅层32，可以采用湿法刻蚀去除，例如使用氢氟酸(HF)溶液刻蚀去除。
请参阅图15中的(a)图和(b)图，其中，(a)图为对应制备结构的俯视示意图，(b)图为对应制备结构中局部结构的剖面示意图。沉积至少一层介电层23，介电层23至少覆盖相邻第一电极21之间第二电极容置孔H2的侧壁(也即第一电极21的侧壁)。
此外，第一氮化硅层31可以作为介电层23的支撑层。
请参阅图16，任一层介电层23的沉积工艺例如图16的一个形成周期T中所示，包括步骤如下。
S20，在第一阶段t1，对介电层前驱体的待沉积表面进行预处理。
例如，采用臭氧(O3)对介电层前驱体的待沉积表面进行预处理。这样可以在介质层前驱体的待沉积表面上形成O-H键，以增强待沉积表面对介电层前驱体的吸附能力，从而利于实现介电层23在第二电极容置孔H2中的保形生长。
S21，在第二阶段t2，沉积介电层前驱体。
此处，不同介电层23对应沉积的介电层前驱体不同。
可选的，第一层介电层23为氧化锆介电层，对应的介电层前驱体包括金属锆源。金属锆源例如为含锆气体。
可选的，第二层介电层23为氧化铝介电层，对应的介电层前驱体包括金属铝源。金属铝源例如为含铝气体。
此外，可选的，介电层前驱体的沉积温度为230℃、240℃或250℃。
S22，在第三阶段t3，吹扫沉积介电层前驱体后的结构。
可选的，吹扫气体例如为氮气或氩气。
可选的，吹扫的时长为90s、100s、110s或120s。
可选的，吹扫气体的流量为800sccm、900sccm、1000sccm、1200sccm、1500sccm或1600sccm。
可选的，吹扫气体的压力为0.2torr、0.5torr、0.8torr、1.0torr、1.5torr或2torr。
可选的，吹扫气体的温度为200℃、220℃、250℃、280℃、300℃、320℃或350℃。
S23，在第四阶段t4，使介电层前驱体发生氧化反应，并转化为介电层23。
例如，通入氧气O2或提供其他具有氧化性能的物质，以使介电层前驱体发生氧化反应，从而获得介电层23。
S24，在第五阶段t5，吹扫形成介电层23后的结构。
可选的，吹扫气体例如为氮气或氩气。
可选的，吹扫的时长为90s、100s、110s或120s。
可选的，吹扫气体的流量为800sccm、900sccm、1000sccm、1200sccm、1500sccm或1600sccm。
可选的，吹扫气体的压力为0.2torr、0.5torr、0.8torr、1.0torr、1.5torr或2torr。
可选的，吹扫气体的温度为200℃、220℃、250℃、280℃、300℃、320℃或350℃。
由上，可以形成厚度均匀一致的介电层23，并确保介电层23具有较高的介电常数及较稳定的防漏电性能。
请参阅图17中的(a)图和(b)图，其中，(a)图为对应制备结构的俯视示意图，(b)图为对应制备结构中局部结构的剖面示意图。在最外层介电层23的表面形成第二电极22，并使第二电极22位于对应的第二电极容置孔H2内。如此，第一电极21、第二电极22以及位于第一电极21和第二电极22之间的介电层23可以共同构成电容器2。
可选的，第二电极22可以采用氮化钛(TIN)、钛(Ti)或钨(W)等导电材料形成。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (20)
1.一种半导体结构的制备方法，其特征在于，包括：
提供衬底，在所述衬底上形成多个间隔排布的第一电极；
在所述第一电极的表面形成介电层，其中，形成所述介电层所需的单次吹扫的时长大于或等于第一阈值；
或，在所述第一电极的表面形成介电层的叠层，其中，形成第一层所述介电层所需的单次吹扫的时长大于或等于第一阈值。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，形成所述介电层包括：
沉积介电层前驱体；
吹扫沉积所述介电层前驱体后的结构；
使所述介电层前驱体发生氧化反应，并转化为所述介电层；
吹扫形成所述介电层后的结构。
3.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述介电层前驱体的沉积温度小于或等于第二阈值。
4.根据权利要求3所述的半导体结构的制备方法，其特征在于，所述第二阈值包括260℃。
5.根据权利要求3所述的半导体结构的制备方法，其特征在于，所述介电层前驱体的沉积温度的取值范围包括：230℃～250℃。
6.根据权利要求1所述的半导体结构的制备方法，其特征在于，形成所述介电层过程中使用的吹扫气体，包括：氮气或氩气。
7.根据权利要求6所述的半导体结构的制备方法，其特征在于，形成所述介电层过程中，所述吹扫气体的流量的取值范围为：800sccm～1600sccm；所述吹扫气体的压力的取值范围为：0.2torr～2torr。
8.根据权利要求6所述的半导体结构的制备方法，其特征在于，形成所述介电层过程中，所述吹扫气体的温度的取值范围为：200℃～350℃。
9.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述第一阈值包括90s或100s。
10.根据权利要求1所述的半导体结构的制备方法，其特征在于，
在所述第一电极的表面形成介电层的情况下，形成所述介电层所需的单次吹扫的时长的取值范围包括：90s～120s；
在所述第一电极的表面形成介电层的叠层的情况下，形成第一层所述介电层所需的单次吹扫的时长的取值范围包括：90s～120s。
11.根据权利要求1～10中任一项所述的半导体结构的制备方法，其特征在于，在所述第一电极的表面形成介电层的叠层的情况下，形成第一层以外其他层所述介电层所需的单次吹扫的时长小于形成第一层所述介电层所需的单次吹扫的时长。
12.根据权利要求11所述的半导体结构的制备方法，其特征在于，所述介电层的叠层包括：多层相间设置的氧化锆介电层和氧化铝介电层；
其中，第一层所述介电层为所述氧化锆介电层。
13.根据权利要求12所述的半导体结构的制备方法，其特征在于，
所述氧化锆介电层的介电层前驱体包括金属锆源；
所述氧化铝介电层的介电层前驱体包括金属铝源。
14.根据权利要求1～10中任一项所述的半导体结构的制备方法，其特征在于，在所述第一电极的表面形成介电层的叠层的情况下，相邻两层所述介电层的材料不同，且相邻两层所述介电层包括至少一层宽带隙介电层。
15.根据权利要求14所述的半导体结构的制备方法，其特征在于，所述宽带隙介电层包括：氧化铝介电层。
16.根据权利要求1～10中任一项所述的半导体结构的制备方法，其特征在于，所述制备方法还包括：
在所述介电层的表面形成多个第二电极；
所述第一电极、所述第二电极、以及位于所述第一电极和所述第二电极之间的所述介电层共同构成电容器。
17.一种半导体结构，其特征在于，包括：衬底和设置于所述衬底上的多个电容器；其中，
所述电容器包括：第一电极、第二电极、以及位于所述第一电极和所述第二电极之间的至少一层介电层；
所述电容器采用如权利要求1～16中任一项所述的制备方法获得。
18.根据权利要求17所述的半导体结构，其特征在于，
所述第一电极包括柱状电极，且相邻的所述第一电极之间设置有第二电极容置孔；
所述第二电极位于所述第二电极容置孔内。
19.根据权利要求17或18所述的半导体结构，其特征在于，所述至少一层介电层包括：多层相间设置的氧化锆介电层和氧化铝介电层；
其中，靠近所述第一电极的第一层所述介电层为所述氧化锆介电层。
20.根据权利要求19所述的半导体结构，其特征在于，靠近所述第一电极的第一层所述介电层的厚度的取值范围包括：3.5nm～5.5nm。
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