KR100670726B1 - 반도체 소자의 캐패시터 및 그 형성방법 - Google Patents

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Abstract

본 발명은 금속전극 상에 루틸 상의 결정구조를 갖는 TiO2 유전막을 형성하여 캐패시터의 충분한 유전 용량을 확보할 수 있을 뿐만 아니라, 유전막 증착 후 진행되는 열공정시 금속전극 저부의 컨택 플러그 산화현상을 억제할 수 있는 반도체 소자의 캐패시터 및 그 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명에서는 기판 상에 형성된 하부전극과, 상기 하부전극 표면 상에 형성된 전도성 산화막과, 상기 전도성 산화막 상부에 루틸 상의 결정 구조를 갖는 TiO2로 형성된 유전막과, 상기 유전막 상부에 형성된 상부전극을 포함하는 반도체 소자의 캐패시터를 제공한다.
캐패시터, 금속전극, 전도성 산화막, 루틸 상, TiO2, 유전막.

Description

반도체 소자의 캐패시터 및 그 형성방법{A CAPACITOR IN SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
도 1은 본 발명의 바람직한 제1 실시예에 따른 반도체 소자의 캐패시터를 도시한 단면도.
도 2a 내지 도 2d는 도 1에 도시된 반도체 소자의 캐패시터 형성공정을 도시한 공정단면도.
도 3은 본 발명의 바람직한 제2 실시예에 따른 반도체 소자의 캐패시터를 도시한 단면도.
도 4a 내지 도 4d는 도 3에 도시된 반도체 소자의 캐패시터 형성공정을 도시한 공정단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 기판 11, 111 : 층간절연막
12, 112 : 컨택 플러그 13, 115 : 식각정지막
14 : 희생 절연막 17, 117 : 하부전극층
17a, 117a : 하부전극 19, 119 : 전도성 산화막
20, 120 : 유전막 21, 121 : 상부전극
113 : TiSiX층 114 : TiN층
116 : 캐패시터 구조 형성용 절연막
본 발명은 반도체 소자의 캐패시터 및 그 형성방법에 관한 것으로, 특히 60㎚급 이하의 디자인 룰(design rule)을 갖는 디램(DRAM) 소자 및 150㎚급 이하의 디자인 룰을 갖는 강유전체 메모리(FeRAM; Ferroelectrics Random Access Memory) 소자에 적용될 수 있는 캐패시터 및 그 형성방법에 관한 것이다.
근래에 컴퓨터가 급속히 보급되면서 반도체 소자들에 대한 수요도 크게 증가하고 있다. 이러한 반도체 소자들은 그 기능적인 면에 있어 높은 축적 용량을 가지면서 고속 동작이 요구된다. 이를 위하여 반도체 소자는 집적도, 응답 속도 및 신뢰도를 향상시키기 위한 방향으로 제조 기술들이 개발되고 있다.
이와 같은 반도체 소자로서는 정보의 입력과 출력이 자유롭고, 고용량을 갖는 디램(DRAM; Dynamic Random Access Memory) 소자가 범용적으로 이용되고 있다. DRAM 소자는 전하의 형태로 정보 데이터를 저장하는 메모리 셀 영역과 그 정보 데이터의 입력 및 출력을 위한 주변 회로 영역으로 구성된다. 또한, DRAM 소자는 하 나의 액세스 트랜지스터(access transistor)와 하나의 축적 캐패시터를 포함한다.
상기 캐패시터는 집적도의 증가가 요구되는 반도체 소자에 부응하기 위해 그 크기가 더욱 감소되어야 한다. 그러나, 캐패시터의 크기가 축소됨에 따라 요구되는 축적 용량(이하, 유전 용량이라 함)을 확보하는 것이 점점 어려워지고 있다. 요구되는 유전 용량을 확보하기 위해서는 캐패시터에 사용되는 유전막의 유전 특성을 개선시켜야 하는데, 이러한 유전 특성은 등가 산화막 두께(Toxeq)와 누설 전류 밀도(leakage currnet density)로 평가될 수 있다. 참고로, 등가 산화막 두께는 실리콘 산화물이 아닌 다른 유전 물질로 이루어지는 유전막을 실리콘 산화물로 이루어지는 유전막의 두께로 환산한 값으로서, 그 값이 작을수록 단위 면적당 유전 용량은 증가한다. 또한, 누설 전류 밀도는 캐패시터의 전기적 특성 및 전력 소모와 관련된 것으로서, 그 값이 낮은 것이 반도체 소자의 전기적 특성상 바람직하다.
이에 따라, 80㎚급 이하의 디램 장치에서는 누설전류(leakage current) 특성을 개선시키면서 요구되는 유전 용량을 확보하기 위하여 HfO2/Al2O3의 적층구조로 형성된 유전막을 적용하였다. 이처럼, HfO2/Al2O3 적층구조의 유전막을 이용하는 경우에는 등가 산화막 두께가 11Å이 한계인데, 50㎚급 이하의 소자에서 요구되는 유전 용량을 확보하기 위해서는 등가 산화막 두께가 8Å이하가 되어야 한다. 결국, 50㎚급 이하의 소자에서 요구되는 유전 용량 확보를 위해서는 일함수(workfuntion) 값이 큰 루테늄(Ru), 이리듐(Ir) 또는 플라티늄(Pt) 금속을 캐패시터의 하부전극으로 사용하는 금속전극 도입 및 유전율(유전상수)이 큰 유전막의 도입이 필수적이 다.
그러나, 유전율이 가장 크다고 알려진 TiO2 유전막은 상기 Ru, Pt 또는 Ir으로 이루어진 금속전극 상에서는 유전율이 저하되는 문제점이 있다. 이는, TiO2가 Ru, Pt 또는 Ir으로 이루어진 금속전극 상에서는 루틸(Rutile) 상의 결정구조로 성장되지 못하기 때문이다. 더욱 상세하게는, TiO2는 루틸 상으로 성장하는 경우에만 100 이상 예컨대, 90 내지 170의 높은 유전율을 나타내고 일반적인 증착시에는 대부분 아나타제(anatase) 상의 결정구조로 성장하여 유전율이 30 내지 40 정도로 낮으며, 밴드갭 에너지(bandgap energy)도 3.2eV 정도로 낮게 나타난다. 이러한 아나타제 상의 TiO2는 현재 사용되고 있는 25 이내의 유전율을 갖는 HfO2, ZrO2 또는 Ta2O5에 비하여 별다른 장점을 얻지 못한다.
이에 더하여, 이러한 TiO2와 같은 높은 유전율의 유전막은 통상적으로 누설전류 특성이 나쁘기 때문에 누설전류 특성을 개선하기 위해서는 유전막의 두께를 증가 예컨대, 300Å까지 증가시켜야하는 문제점 등 여러가지 문제점이 있어 아직은 캐패시터 형성공정에 적용이 어려운 실정이다.
또한, 금속전극 기술이 도입된 캐패시터 형성시에는 캐패시터의 전기적 특성을 개선시키기 위해 유전막 내에 함유되어 있는 탄소, 수소 또는 산소(C, H, O) 등의 불순물을 제거해야 한다. 이에 따라, 유전막 증착 후 열공정이 필요한데, 이러한 열공정시에는 O2가 금속전극 저부의 컨택 플러그로 침투하여 컨택 플러그 상부 (TiN)를 산화시키는 산화현상(Oxidation)이 발생될 우려가 있다. 보통, 컨택 플러그는 TiN으로 이루어지거나 폴리 실리콘 또는 텅스텐 상에 TiN이 적층된 형태로 형성된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 금속전극 상에 루틸 상의 결정구조를 갖는 TiO2 유전막을 형성하여 캐패시터의 충분한 유전 용량을 확보할 수 있는 반도체 소자의 캐패시터 및 그 형성방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 유전막 증착 후 진행되는 열공정시 금속전극 저부의 컨택 플러그 산화현상을 억제할 수 있는 반도체 소자의 캐패시터 및 그 형성방법을 제공하는데 다른 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판 상에 형성된 하부전극과, 상기 하부전극 표면 상에 형성된 전도성 산화막과, 상기 전도성 산화막 상부에 루틸 상의 결정 구조를 갖는 TiO2로 형성된 유전막과, 상기 유전막 상부에 형성된 상부전극을 포함하는 반도체 소자의 캐패시터를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판 상에 하부전극을 형성하는 단계와, 상기 하부전극의 상부 표면을 산화처리하여 전도성 산화막을 형성하는 단계와, 상기 전도성 산화막 상부에 루틸 상의 결정 구조를 갖는 TiO2로 이루어진 유전막을 형성하는 단계와, 상기 유전막 상부에 상부전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호는 표시된 부분은 동일한 구성요소들을 나타낸다.
제1 실시예
도 1은 본 발명의 바람직한 제1 실시예에 따른 반도체 소자의 캐패시터를 도시한 단면도이다. 여기서는, 설명의 편의를 위해 실런더형 캐패시터를 도시하였으나, 이외에도 컨케이브형 또는 적층 구조 등의 캐패시터에도 적용될 수 있다.
도 1을 참조하면, 본 발명의 바람직한 제1 실시예에 따른 반도체 소자의 캐패시터는 기판(10) 상에 형성된 하부전극(17a)과, 하부전극(17a) 표면 상에 형성된 전도성 산화막(19)과, 전도성 산화막(19)을 포함한 전체 구조 상부의 단차를 따라 형성된 유전막(20)과, 유전막(20) 상부의 단차를 따라 형성된 상부전극(21)을 포함한다.
전도성 산화막(19)은 RuO2 또는 IrO2로서, 루틸 상의 TiO2와 그 결정구조가 비슷하므로, 유전막(20)을 루틸 상의 결정구조를 갖는 TiO2로 형성할 수 있다.
하부전극(17a)은 실린더형으로 형성되되, 컨택 플러그(12)와 전기적으로 연결되도록 Ru 또는 Ir과 같은 금속으로 이루어진다. 또한, 컨택 플러그(12)는 기판(10) 상에 증착된 층간절연막(11) 내에 형성되고, 층간절연막(11)과 유전막(20) 간에는 질화막 계열의 식각정지막(13)이 개재될 수 있다.
도 2a 내지 도 2d는 도 1에 도시된 반도체 소자의 캐패시터 형성공정을 도시한 공정단면도이다.
먼저, 도 2a에 도시된 바와 같이, 소자분리(isolation) 공정, 워드라인 및 비트라인 형성공정이 완료된 기판(10) 상부에 층간절연막(11)을 증착한 후, 층간절연막(11)을 식각하여 기판(10)의 일부를 노출시키는 컨택홀(미도시)을 형성한다. 이때, 층간절연막(11)은 산화막 계열의 물질로 형성한다. 예컨대, 층간절연막(11)은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, PECVD(Plasma Enhanced Chemical Vapor Deposition)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organic Silicate Glass)막 중 어느 하나를 이용하여 단층막 또는 이들 이 적층된 적층막으로 형성한다.
이어서, 컨택홀이 매립되도록 도프트(doped) 폴리 실리콘 또는 텅스텐(W)과 같은 도전성의 플러그용 물질을 증착한 후, 에치백(etch-back) 또는 CMP(Chemical Mechanical Polishing) 공정을 실시하여 컨택홀에만 매립되는 컨택 플러그(12)를 형성한다. 이때, 컨택 플러그(12)는 폴리 실리콘/TiSiX(X는 1 내지 10)/TiN의 적층구조, W/TiN의 적층구조 또는 TiN 단일막으로 형성할 수 있다.
이어서, 컨택 플러그(12)를 포함한 층간절연막(11) 상부에 식각정지막(13)으로서 질화막 계열의 물질을 증착한다. 그런 다음, 식각정지막(13) 상부에 희생 절연막(14)을 증착한다. 이때, 희생 절연막(14)은 산화막 계열의 물질로 형성한다.
이어서, 마스크 공정 및 식각공정을 실시하여 희생 절연막(14) 및 식각정지막(13)을 순차적으로 식각한다. 이로써, 컨택 플러그(12)를 노출시키는 홀(미도시)이 형성된다.
이어서, 홀을 포함한 희생 절연막(14) 상부의 단차를 따라 하부전극층(17)으로서 Ru 또는 Ir을 증착한다. 이때, 하부전극층(17)은 ALD(Atomic Layer Deposition), PEALD(Plasma Enhanced ALD), ALD/후속 플라즈마 처리(post plasma treatment), CVD(Chemical Vapor Deposition) 또는 주기적 CVD(cyclic CVD) 방식으로 증착한다. 이때, 상기한 증착 방식을 진행한 후 후속으로 매 싸이클(cycle)마다 혹은 1 내지 100싸이클마다 부가적으로 플라즈마 처리를 실시할 수 있다. 이러한, 플라즈마 처리시에는 반응(reactant) 가스로서 O2, NH3, N2O, N2H4, Me2N2H2 및 H2로 이루어진 일군에서 선택된 어느 하나의 가스 또는 이들을 혼합한 혼합가스를 이용하되, 10 내지 1500W의 플라즈마 파워(power)를 인가한다.
이어서, 도 2b에 도시된 바와 같이, 에치백 공정 또는 CMP 공정을 실시하여 희생 절연막(14, 도 2a 참조) 상부로 노출된 하부전극층(17, 도 2a 참조)을 식각한다. 이로써, 희생 절연막(14)을 경계로 하부전극(17a)이 분리된다.
이어서, 산화막에 대한 식각특성이 우수한 케미컬(chemical)에 하부전극(17a)이 형성된 전체 구조물을 담그는 소위, 웨트 딥 아웃(wet dip out) 공정을 실시하여 희생 절연막(14)을 제거한다. 이로써, 실린더형의 하부전극(17a)이 형성된다.
이어서, 도 2c에 도시된 바와 같이, 산화공정(oxidation)을 실시하여 하부전극(17a)의 표면을 산화처리함으로써, 하부전극(17a)의 표면 상에 얇은 전도성 산화막(19)을 형성한다. 예컨대, O3, O2 및 N2O로 이루어진 일군에서 선택된 어느 하나 또는 이들의 혼합가스를 이용한 플라즈마 처리를 실시하여 하부전극(17a)의 표면 상에 전도성 산화막(19)을 형성한다. 바람직하게는, 플라즈마 처리는 150 내지 500℃의 온도로 실시하여 1 내지 200Å의 두께로 RuO2 또는 IrO2를 형성한다. 이와 같이 형성된 RuO2 또는 IrO2는 루틸 상의 TiO2와 그 결정구조가 유사하므로, 후속공정을 통해 증착될 유전막(20, 도 2d 참조)을 루틸 상의 TiO2로 형성할 수 있게 된다.
이어서, 도 2d에 도시된 바와 같이, 전도성 산화막(19)을 포함한 식각정지막(13) 상부의 단차를 따라 유전막(20)을 증착한다. 예컨대, 유전막(20)은 스퍼터 링(sputtering), CVD, ALD 또는 PEALD 방식으로 증착하되, O3, O2 및 N2O로 이루어진 일군에서 선택된 어느 하나 또는 이들의 혼합가스를 이용한 플라즈마 처리를 실시하여증착한다. 이때, 유전막(20)은 루틸 상의 결정구조를 갖는 TiO2로 이루어지는 것이 특징이다.
이어서, 도면에 도시되진 않았지만, 유전막(20) 내부의 불순물을 제거하여 막의 치밀도를 개선시키기 위해 200 내지 500℃의 온도에서 O2 또는 O3를 이용한 플라즈마 처리를 실시할 수 있다. 이에 따라, 유전막(20)의 누설전류(leakage current) 특성을 개선시킬 수 있다.
이어서, 유전막(20) 상부의 단차를 따라 상부전극(21)을 증착한다. 이때, 상부전극(21)은 하부전극(17a)과 동일한 물질, As 및 P 등의 불순물을 도핑시켜 전도성을 지닌 도프트 실리콘 또는 TiN과 같은 전도성 박막을 이용하여 ALD, PEALD, ALD/후속 플라즈마 처리, CVD 또는 주기적 CVD 방식으로 증착한다.
즉, 본 발명의 바람직한 제1 실시예에 따르면, 하부전극(17a) 표면 상에 루틸 상의 TiO2와 유사한 결정 구조를 갖는 전도성 산화막(19)을 형성함으로써, 하부전극(17a) 상부에 루틸 상의 결정 구조를 갖는 TiO2를 유전막으로 형성할 수 있다. 따라서, 캐패시터의 유전 용량을 증가시킬 수 있다.
제2 실시예
도 3은 본 발명의 바람직한 제2 실시예에 따른 반도체 소자의 캐패시터를 도 시한 단면도이다. 여기서는, 설명의 편의를 위해 컨케이브형 캐패시터를 도시하였으나, 이외에도 실린더형 또는 적층 구조 등의 캐패시터에도 적용될 수 있다.
도 3을 참조하면, 본 발명의 바람직한 제2 실시예에 따른 반도체 소자의 캐패시터는 기판(110) 상에 형성된 하부전극(117a)과, 하부전극(117a) 표면 상에 형성된 전도성 산화막(119)과, 전도성 산화막(119)을 포함한 전체 구조 상부에 형성된 유전막(120)과, 유전막(120) 상부에 형성된 상부전극(121)을 포함한다.
하부전극(117a)은 컨케이브형으로 형성되되, 컨택 플러그(112)와 전기적으로 연결되도록 Ru, Ir, SrRuO3 또는 Pt/Ru와 같은 금속으로 이루어진다. 여기서, 컨택 플러그(112) 상부에는 TiN층(114)이 형성되고, TiN층(114)과 컨택 플러그(112) 간에는 이들의 컨택 저항을 감소시키기 위해 오믹컨택층으로서 TiSiX(X는 1 내지 10)층(113)이 개재된다.
또한, 컨택 플러그(112)는 도프트(doped) 폴리실리콘 또는 텅스텐(W)으로 이루어져 기판(110) 상에 증착된 층간절연막(111) 내에 형성되고, 층간절연막(111)과 유전막(120) 간에는 질화막 계열의 식각정지막(115) 및 산화막 계열의 캐패시터 구조 형성용 절연막(116)의 적층막이 개재될 수 있다.
도 4a 내지 도 4d는 도 3에 도시된 반도체 소자의 캐패시터 형성공정을 도시한 공정단면도이다.
먼저, 도 4a에 도시된 바와 같이, 소자분리(isolation) 공정, 워드라인 및 비트라인 형성공정이 완료된 기판(110) 상부에 층간절연막(111)을 증착한 후, 층간 절연막(111)을 식각하여 기판(110)의 일부를 노출시키는 컨택홀(미도시)을 형성한다. 이때, 층간절연막(111)은 산화막 계열의 물질로 형성한다. 예컨대, 층간절연막(111)은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, PECVD(Plasma Enhanced Chemical Vapor Deposition)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organic Silicate Glass)막 중 어느 하나를 이용하여 단층막 또는 이들이 적층된 적층막으로 형성한다.
이어서, 컨택홀이 매립되도록 도프트(doped) 폴리 실리콘 또는 텅스텐(W)과 같은 도전성의 플러그용 물질을 증착하여, 컨택홀에 매립되는 컨택 플러그(112)를 형성한다.
이어서, 에치백(etch-back) 공정을 실시하여 컨택 플러그(112)를 일정 깊이 리세스(recess)시킨 후, 컨택 플러그(112) 상부에 오믹 컨택층으로서 TiSiX(X는 1 내지 10)층(113)를 형성한다. 예컨대, 컨택 플러그(112) 상부에 Ti를 증착한 후 N2 분위기에서 열처리를 실시하여 TiSiX층(113)을 형성한다. 이때, TiSiX층(113) 형성공정은 컨택 플러그(112)가 텅스텐으로 이루어진 경우에는 생략 가능하다.
이어서, 컨택홀이 매립되도록 TiSiX층(113) 상부에 TiN층(114)을 증착한 후, 에치백 또는 CMP(Chemical Mechanical Polishing) 공정을 실시하여 컨택홀에만 매립되는 TiN층(114)을 형성한다.
이어서, TiN층(114)을 포함한 층간절연막(111) 상부에 식각정지막(115)으로서 질화막 계열의 물질을 증착한다. 그런 다음, 식각정지막(115) 상부에 캐패시터 구조 형성용 절연막(116; 이하, 캐패시터 절연막이라 함)을 증착한다. 이때, 캐패시터 절연막(116)은 산화막 계열의 물질로 형성한다.
이어서, 마스크 공정 및 식각공정을 실시하여 캐패시터 절연막(116) 및 식각정지막(115)을 순차적으로 식각한다. 이로써, TiN층(114)을 노출시키는 홀(미도시)이 형성된다.
이어서, 홀을 포함한 캐패시터 구조 형성용 절연막(116) 상부의 단차를 따라 하부전극층(117)으로서 Ru, Ir, SrRuO3 또는 Pt/Ru와 같은 금속물질을 증착한다. 이때, 하부전극층(117)은 소스가스흡착단계/퍼지(purge)단계/리액턴드(reactant)단계/퍼지단계를 한 싸이클(cycle)로 하는 ALD 방식으로 증착하되, 소스가스를 운반하는 운반가스 및 퍼지 단계시 사용되는 퍼지가스로는 Ar 또는 N2를 사용하고 리액턴트 단계시 사용되는 반응가스로는 NH3를 사용한다. 바람직하게는, 운반가스의 유량은 150 내지 250 sccm으로 하여 0.1 내지 10초간 유입시키고 퍼지가스의 유량은 200 내지 400 sccm으로 하여 3 내지 10초간 유입시키며, 반응가스의 유량은 200 내지 500 sccm으로 하여 3 내지 10초간 유입시킨다.
한편, 하부전극층(117)은 상기 ALD 방식과 CVD 방식을 혼용하여 증착할 수도 있다. 일례로, 먼저 소스가스와 반응가스를 동시에 유입시켜 짧은 시간동안 CVD 증착한 다음 퍼지단계 후 반응가스만 유입시킴으로써, 불순물 제거 및 막의 치밀도를 개선시키기 위한 열공정과 동일한 효과를 얻을 수 있다. 이때, 퍼지단계 후 반응가스만 유입시키는 단계에서는 플라즈마를 사용할 수 있다.
다른 예로, 통상의 ALD 방식에서 퍼지 시간을 0으로 하고, 마지막에 CVD 방식을 진행함으로써, 증착 속도 향상을 기대할 수 있다. 또다른 예로, 반응가스는 계속 유입시키면서 소스가스를 단속적으로 공급하여 소스가스만 공급될 때에 CVD 방식으로 증착함으로써, 막의 치밀화 효과를 기대할 수 있다. 또다른 예로, 소스가스는 계속 유입시키면서 반응가스를 단속적으로 공급하여 반응가스와 소스가스가 동시에 공급될 때 CVD 방식으로 증착한다.
이러한, 하부전극층(117)의 증착시에는 기판(110)의 온도를 250 내지 400℃로 유지하고 반응 챔버(chamber)의 압력은 0.1 내지 1 torr로 유지한다. 이로써, 하부전극층(117)은 100 내지 300Å의 두께로 형성된다.
이어서, 도 4b에 도시된 바와 같이, 에치백 공정 또는 CMP 공정을 실시하여 캐패시터 절연막(116) 상부로 노출된 하부전극층(117, 도 4a 참조)을 식각한다. 이로써, 캐패시터 절연막(116)을 경계로 하부전극(117a)이 분리된다.
이어서, 도 4c에 도시된 바와 같이, 산화공정(oxidation)을 실시하여 하부전극(117a)의 표면을 산화처리함으로써, 하부전극(117a)의 표면 상에 얇은 전도성 산화막(119)을 형성한다. 예컨대, O3, O2, N2O 또는 H2O와 같은 산화가스를 이용한 플라즈마 처리를 실시하여 하부전극(117a)의 표면 상에 전도성 산화막(119)으로 RuO2 또는 IrO2를 형성한다. 바람직하게, 플라즈마 처리는 O3, O2, N2O 또는 H2O와 같은 산화가스의 유량을 100 내지 200sccm으로 하여 50 내지 500W의 플라즈마 파워로 10 내지 120초간 실시한다. 또한, 기판(110)의 온도는 200 내지 350℃로 유지하고 반응 챔버의 압력은 0.1 내지 10torr로 유지한다. 이로써, 5 내지 15Å의 두께를 갖는 전도성 산화막(119)이 형성된다.
이어서, 도 4d에 도시된 바와 같이, 상기한 전도성 산화막(119) 형성시 사용된 챔버 내에서 ALD 방식을 이용한 증착공정을 실시하여 전도성 산화막(119)을 포함한 캐패시터 절연막(116) 상부의 단차를 따라 유전막(120)을 증착한다. 예컨대, 유전막(120)은 기판(110)의 온도를 200 내지 350℃로 유지한 상태에서 ALD 방식을 이용해 HfO2, Al2O3 및 ZrO2로 이루어진 일군에서 선택된 어느 하나의 단일막 또는 이들의 복합박으로 형성한다. 바람직하게는, HfO2, HfO2/Al2O3/HfO2, Al2O3/HfO2/Al2O3, ZrO2, ZrO2/Al2O3/ZrO2 또는 ZrO2/HfO2/ZrO2를 60 내지 130Å의 두께로 형성한다.
이어서, 유전막(120) 내부의 불순물, 예컨대 탄소, 수소 및 산소 등을 제거하여 막의 치밀도를 증가시키기 위해 열공정을 실시한다. 이때, 열공정은 플라즈마 처리 또는 UV(Ultra Violet)/O3 처리를 이용한다. 예컨대, 플라즈마 처리는 O2, N2O 또는 N2/O2의 혼합가스 분위기, 300 내지 400℃의 플라즈마 온도, 50 내지 200W의 플라즈마 파워 조건에서 30 내지 120초간 실시한다. 바람직하게는, O2, N2O 또는 N2/O2의 혼합가스의 유량을 100 내지 200 sccm으로 한다. 한편, UV/O3 처리는 램프 (lamp)의 강도(intensity)를 15 내지 30㎽/㎠로 하여 2 내지 10분간 실시한다.
상기한 플라즈마 처리 및 UV/O3 처리시에는 기판(110)의 온도를 300 내지 400℃로 유지한다. 이와 같은 열공정에 따라, 유전막(120)의 누설전류(leakage current) 특성을 개선시킬 수 있다.
이어서, 유전막(120) 상부의 단차를 따라 상부전극(121)을 증착한다. 이때, 상부전극(121)은 ALD 또는 CVD 방식을 이용하여 하부전극(17a)과 동일한 물질, As 및 P 등의 불순물을 도핑시켜 전도성을 지닌 도프트 실리콘 또는 TiN과 같은 전도성 박막을 200 내지 400Å의 두께로 증착한다.
즉, 본 발명의 바람직한 제2 실시예에 따르면, 하부전극(117a) 표면 상에 전도성 산화막(119)을 형성함으로써, 하부전극(117a) 상부의 유전막(120) 증착 후 필요한 열공정시 산소가 하부전극(117a)으로 침투하는 현상을 억제할 수 있다. 따라서, 하부전극(117a) 저부의 TiN층(114)이 산화되는 것을 방지할 수 있다. 결국, 상기한 열공정시 열 공정 온도를 증가시킬 수 있어 유전막의 유전 특성을 증가시키고 누설전류 특성을 개선시킬 수 있다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 하부전극 표면 상에 루틸 상의 TiO2와 유사한 결정 구조를 갖는 전도성 산화막을 형성함으로써, 하부전극 상부에 루틸 상의 결정 구조를 갖는 TiO2를 유전막으로 형성할 수 있다. 따라서, 캐패시터의 유전 용량을 증가시킬 수 있다.
또한, 본 발명에 의하면, 하부전극 표면 상에 전도성 산화막을 형성함으로써, 하부전극 상부의 유전막 증착 후 필요한 열공정시 산소가 하부전극으로 침투하는 현상을 억제하여 하부전극 저부의 TiN층이 산화되는 것을 방지할 수 있다. 따라서, 상기한 열공정시 열 공정 온도를 증가시킬 수 있어 유전막의 유전 특성을 증가시키고 누설전류 특성을 개선시킬 수 있다. 이는, 나아가 반도체 메모리 소자의 공정 안정성과 수율 확보 효과를 기대할 수 있게 한다.

Claims (22)

  1. 기판 상에 형성된 하부전극;
    상기 하부전극 표면 상에 형성된 전도성 산화막;
    상기 전도성 산화막 상부에 루틸 상의 결정 구조를 갖는 TiO2로 형성된 유전막; 및
    상기 유전막 상부에 형성된 상부전극
    을 포함하는 반도체 소자의 캐패시터.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 전도성 산화막은 RuO2 또는 IrO2로 이루어진 반도체 소자의 캐패시터.
  5. 제 1 항에 있어서,
    상기 하부전극은 Ru, Ir, SrRuO3 또는 Pt/Ru의 적층막으로 형성된 반도체 소자의 캐패시터.
  6. 기판 상에 하부전극을 형성하는 단계;
    상기 하부전극의 상부 표면을 산화처리하여 전도성 산화막을 형성하는 단계;
    상기 전도성 산화막 상부에 루틸 상의 결정 구조를 갖는 TiO2로 이루어진 유전막을 형성하는 단계; 및
    상기 유전막 상부에 상부전극을 형성하는 단계
    를 포함하는 반도체 소자의 캐패시터 형성방법.
  7. 삭제
  8. 제 6 항에 있어서,
    상기 TiO2는 O3, O2 및 N2O로 이루어진 일군에서 선택된 어느 하나의 가스를 이용하거나 이들을 혼합한 혼합가스를 이용하여 형성하는 반도체 소자의 캐패시터 형성방법.
  9. 삭제
  10. 제 6 항에 있어서,
    상기 전도성 산화막은 RuO2 또는 IrO2로 이루어지는 반도체 소자의 캐패시터 형성방법.
  11. 제 6 항에 있어서,
    상기 전도성 산화막을 형성하는 단계는 산화가스로 O3, O2, N2O 및 H2O로 이루어진 일군에서 선택된 어느 하나 또는 이들을 혼합한 혼합가스를 이용하는 반도체 소자의 캐패시터 형성방법.
  12. 제 11 항에 있어서,
    상기 산화가스의 유량은 100 내지 200sccm으로 하는 반도체 소자의 캐패시터 형성방법.
  13. 제 6 항에 있어서,
    상기 전도성 산화막을 형성하는 단계는 플라즈마 처리를 실시하는 반도체 소자의 캐패시터 형성방법.
  14. 제 13 항에 있어서,
    상기 플라즈마 처리는 50 내지 500W의 파워로 10 내지 120초간 실시하는 반도체 소자의 캐패시터 형성방법.
  15. 제 6 항에 있어서,
    상기 하부전극은 Ru, Ir, SrRuO3 또는 Pt/Ru의 적층막으로 형성하는 반도체 소자의 캐패시터 형성방법.
  16. 제 15 항에 있어서,
    상기 하부전극은 O2, NH3, N2O, N2H4, Me2N2H2 및 H2로 이루어진 일군에서 선택된 어느 하나의 가스 또는 이들을 혼합한 혼합가스를 이용하여 형성하는 반도체 소자의 캐패시터 형성방법.
  17. 제 6 항에 있어서,
    상기 유전막을 형성한 후, 열공정을 실시하는 단계를 더 포함하는 반도체 소자의 캐패시터 형성방법.
  18. 제 17 항에 있어서,
    상기 열공정은 플라즈마 처리 또는 UV/O3 처리를 실시하는 반도체 소자의 캐 패시터 형성방법.
  19. 제 18 항에 있어서,
    상기 플라즈마 처리는 O2, N2O 또는 N2/O2의 혼합가스를 이용하는 반도체 소자의 캐패시터 형성방법.
  20. 제 18 항에 있어서,
    상기 플라즈마 처리는 50 내지 200W의 파워로 30 내지 120초간 실시하는 반도체 소자의 캐패시터 형성방법.
  21. 제 18 항에 있어서,
    상기 UV/O3 처리는 램프의 강도를 15 내지 30㎽/㎠로 유지한 상태로 2 내지 10분간 실시하는 반도체 소자의 캐패시터 형성방법.
  22. 제 6 항에 있어서,
    상기 상부전극은 Ru 또는 TiN으로 형성하는 반도체 소자의 캐패시터 형성방법.
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* Cited by examiner, † Cited by third party
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