KR101082097B1 - 반도체 소자의 커패시터 및 형성 방법 - Google Patents

반도체 소자의 커패시터 및 형성 방법 Download PDF

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Abstract

반도체 기판 상에 하부 전극으로 형성된 실린더 전극(cylindric node), 실린더 전극 상에 형성된 유전층, 유전층 상에 티타늄지르코늄질화물(TiZrN)을 포함하게 형성된 접착층, 및 접착층 상에 루테늄(Ru)층을 포함하게 형성된 상부 전극을 포함하는 반도체 소자의 커패시터 및 그 형성 방법을 제시한다.
커패시터, 실린더 전극, 누설 전류, 지르코늄 산화물, 루테늄 전극

Description

반도체 소자의 커패시터 및 형성 방법{Capacitor of semiconductor device and method for forming the same}
본 발명은 반도체 소자에 관한 것으로, 특히, 누설 전류(leakage current)를 억제하는 커패시터(capacitor) 및 형성 방법에 관한 것이다.
반도체 소자의 집적도가 증가하고 디자인 룰(design rule)이 급격히 축소됨에 따라, 제한된 면적 내에 보다 큰 커패시턴스(capacitance)를 확보할 수 있는 커패시터가 요구되고 있다. 셀 트랜지스터(cell transistor) 및 셀 커패시터(cell capacitor)가 단위 메모리 셀(memory cell)을 구성하는 디램(DRAM) 소자에서, 개선된 메모리 동작을 위해 커패시턴스 값을 보다 더 크게 확보하도록 요구되고 있다. 제한된 면적 내에서 커패시턴스 값을 더 확보하기 위해서, 실린더 형태(cylindric type)로 하부 전극(storage node)을 형성하여 커패시터의 유효 표면적을 증가시키는 방안이 고려될 수 있다. 또한, 커패시터의 유전층으로보다 높은 유전 상수 k를 가지는 물질을 도입하는 방안이 고려될 수 있다.
커패시터의 커패시턴스 값을 보다 더 크게 확보하기 위해 하부 전극 실린더의 높이가 증가되고 있으나, 실린더 전극 형성을 위해 수행되는 사진 노광 과 정(photolithography and exposure process)이나 식각 과정에서의 공정 마진(margin)이 높이 증가에 의존하여 더 협소해지고 있다. 이러한 공정 마진의 부족에 의해 이러한 실린더 높이 증가는 한계에 다다르고 있다.
커패시터의 유전층의 유효 두께를 감소시키거나 또는 유전층의 유효 유전율을 증가시키기 위해서, 커패시터의 유전층을 단일 유전 물질로 구성하는 방안이 고려될 수 있다. 그런데, 단일 유전 물질의 층을 증착할 때, 유전층과 상부 전극 간의 누설 전류 발생을 억제하는 방안이 요구되고 있다. 유전층과 상부 전극 간의 누설 전류를 억제하는 방안으로 유전층과 일함수(work function) 차이가 큰 도전 물질을 상부 전극으로 이용하는 방안이 고려될 수 있다. 그런데, 이러한 상부 전극이 유전층과 직접적으로 계면 접촉할 경우, 유전층을 이루는 산화물로부터 산소의 확산이 유발되어 누설 전류 특성이 열화될 수 있다. 또한, 유전층과 상부 전극층의 계면 접착력이 취약할 경우, 후속 과정에서 상부 전극층이 리프팅(lifting)되는 현상이 유발될 수 있다.
본 발명은 누설 전류를 억제할 수 있는 반도체 소자의 커패시터 구조 및 형성 방법을 제시하고자 한다.
본 발명의 일 관점은, 반도체 기판 상에 하부 전극으로 형성된 실린더 전극(cylindric node); 상기 실린더 전극 상에 형성된 유전층; 상기 유전층 상에 티타늄지르코늄질화물(TiZrN)을 포함하게 형성된 접착층; 및 상기 접착층 상에 루테늄(Ru)층을 포함하게 형성된 상부 전극을 포함하는 반도체 소자의 커패시터를 제시한다.
본 발명의 다른 일 관점은, 반도체 기판 상에 실린더 형상의 하부 전극으로 실린더 전극(cylindric node)을 형성하는 단계; 상기 실린더 전극 상에 유전층을 증착하는 단계; 상기 유전층 상에 티타늄지르코늄질화물(TiZrN)을 포함하는 접착층을 형성하는 단계; 및 상기 접착층 상에 루테늄(Ru)층을 포함하는 상부 전극을 형성하는 단계를 포함하는 반도체 소자의 커패시터 형성 방법을 제시한다.
상기 유전층은 지르코늄 산화물(ZrO2)의 단일 물질의 층을 포함할 수 있다.
상기 티타늄지르코늄질화물(TiZrN)은 대략 20Å 내지 50Å 두께로 증착되고, 상기 루테늄층은 상기 티타늄지르코늄질화물(TiZrN)의 층 상에 200Å 내지 300Å 두께로 증착될 수 있다.
상기 루테늄층 상에 티타늄 질화물(TiN)층을 물리적기상증착(PVD)으로 300Å 내지 500Å 두께로 형성하는 단계를 더 수행할 수 있다.
본 발명의 실시예는 유전층과 상부 전극층 사이에 티타늄지르코늄질화물(TiZrN)층을 도입하여, 상부 전극층으로 루테늄(Ru)층이 도입될 수 있도록 한다. 티타늄지르코늄질화물(TiZrN)층은, 유전층을 이루는 산화물층과의 계면 접착 특성이 취약한 루테늄층과 유전층 사이에 도입되어 계면 접착력을 개선하는 작용을 한다. 티타늄지르코늄질화물(TiZrN)층의 도입에 의해 루테늄층이 리프팅되는 현상을 억제할 수 있어, 루테늄층을 커패시터의 상부 전극층으로 이용하는 것이 가능하다. 이에 따라, 상부 전극과 유전층 간의 누설 전류 발생을 억제할 수 있는 커패시터를 제공할 수 있다.
도 1 내지 도 5는 본 발명의 실시예에 따른 반도체 소자의 커패시터 및 형성 방법을 설명하기 위해 제시한 단면도들이다.
도 1을 참조하면, 반도체 기판(100) 상에 디램 소자의 메모리 셀을 구성하는 셀 트랜지스터(cell transistor)를 형성하는 과정을 수행한다. 예컨대, 반도체 기판(100)에 얕은트렌치소자분리(STI: Shallow Trench Isolation) 과정을 수행하여 소자분리층(101)을 형성하여, 활성 영역(103)을 설정한다. 활성 영역(103)에 하단부에 상대적으로 선폭이 넓은 벌브(bulb) 형상의 프로파일(profile)을 가지는 리세스 홈(recess: 111)을 형성한 후, 리세스 홈(111)을 채우는 게이트(gate: 120)를 형성한다. 리세스 홈(111)의 내측벽면 및 기판(100) 표면 상에 게이트 유전층(111)을 형성하고, 폴리실리콘층(polysilion layer: 121) 및 텅스텐층(tungsten layer; 123)과 같은 금속층을 형성하여 게이트(120)로 이용한다.
게이트(120)를 위한 층 상에 하드 마스크(hard mask: 125)를 실리콘 질화물(Si3N4)을 포함하여 형성하고, 하드 마스크(125)의 형상에 정렬되게 게이트(120)를 패터닝(patterning)한다. 게이트(120) 측벽에 스페이서(spacer: 127)를 형성하여 셀 트랜지스터의 게이트 스택(gate stack)을 형성한 후, 노출된 반도체 기판(100) 부분, 즉, 트랜지스터의 소스/드레인(source & drain)의 정션 영역(junction)에 접속되는 콘택 패드들(contact pad: 131, 135)을 형성한다. 이때, 콘택 패드들(131, 135)은 제1절연층(140)을 관통하게 자기정렬콘택과정(SAC: Self Aligned Contact) 과정으로 형성될 수 있다. 콘택 패드들(131, 135)은 소스 영역을 커패시터와 연결시키는 제1콘택 패드(131)와, 드레인 영역을 비트 라인(bit line)과 연결시키는 제2콘택 패드(135)로 형성될 수 있다.
콘택 패드들(131, 135)을 절연시키는 제2절연층(150)을 형성하고, 제2절연층(150)을 관통하여 제1콘택 패드(131)에 정렬 연결되는 하부 전극 콘택(storage node contact: 160)을 형성한다. 하부 전극 콘택(160)은 메모리 셀을 구성하는 셀 커패시터를 셀 트랜지스터와 전기적으로 연결시키기 위해 도입된다. 이러한 하부 전극 콘택(160)은 비트 라인을 절연하게 형성되는 제2절연층(150)을 관통하고 비트 라인들의 사이 부분을 관통하게 형성된다. 비트 라인은 제2절연층(150)에 의해 하 부 전극 콘택(160) 및 제1콘택 패드(131)들과 절연되고 제2콘택 패드(135)와 연결되게 형성된다.
제2절연층(150) 상에 커패시터의 하부 전극(storage node)을 실린더 형상의 실린더 전극(cylindric node)으로 형성하기 위한 형틀을 위한 몰드(mold)층(220)을 형성한다. 몰드층(220)의 하부에 실린더 전극의 외측 측벽 표면을 노출시킬 때, 실린더 전극을 지지하기 위한 지지층(210)을 더 형성한다. 지지층(210)은 몰드층(220)이 실리콘 산화물(SiO2)층으로 형성될 때, 실리콘 산화물층과 식각 선택비를 가지는 실리콘 질화물(Si3N4)층을 포함하여 형성될 수 있다.
몰드층(220)을 관통하여 하부 전극의 형상을 부여하는 오픈닝홀(opening hole: 230)을 형성하는 식각 과정에서 서로 다른 식각율(etch rate)을 나타내는 이중층을 포함하여 몰드층(220)을 형성할 수 있다. 상대적으로 밀도(density)가 낮아 식각 과정에서 보다 높은 식각율을 나타낼 수 있는 제1몰드층(221)을 포스포실리케이트글래스(PSG: PhosphoSilicate Glass)를 포함하여 형성하고, 상대적으로 밀도(density)가 높아 식각 과정에서 보다 낮은 식각율을 나타낼 수 있는 제2몰드층(223)을 플라즈마 개선 테오스(PE-TEOS: Plasma Enhanced TetraEthylOrthoSilicate)층을 포함하여 형성할 수 있다.
몰드층(220)을 선택적 식각하는 과정을 수행하여, 관통하는 오프닝홀(230)을 형성한다. 이때, 오프닝홀(230)을 형성하는 과정에서 제2몰드층(223)에 비해 제1몰드층(221)의 식각율이 높게 구현될 수 있으므로, 오프닝홀(230)의 측벽 프로파일은 상측의 제1선폭(233)이 점차 감소하다가 제1몰드층(221) 부분에서의 제2선폭이 다시 확장되어 감소되는 경향을 가질 수 있다. 이에 따라, 오프닝홀(230)의 높이가 상당히 높은 수준, 예컨대, 1450㎚ 수준이고 목표 선폭이 70㎚일 경우와 같이 종횡비가 상당히 높은 오프닝홀(230)이, 하부의 하부 전극 콘택(160) 표면을 충분히 노출할 수 있게 형성된다. 따라서, 하부 전극 콘택(160)과 하부 전극인 실린더 전극의 접촉 면적을 증가시킬 수 있어, 접촉 저항의 개선을 구현하는 데 유리하다.
도 2를 참조하면, 오프닝홀(230)의 측벽 프로파일을 따르는 실린더 전극층을 형성한다. 실린더 전극층을 증착한 후 에치 백(etch back)하거나 평탄화하여 셀(cell) 별로 실린더 전극(300)을 전극 분리(node separation)한다. 실린더 전극(300)을 위한 층은 티타늄 질화물(TiN)층을 포함하여 형성될 수 있다. 티타늄 질화물층은 순차적 흐름 증착(SFD: Sequential Flow Deposition)으로 증착될 수 있다. 예컨대, 대략 600℃ 증착 온도에서 사불화 티타늄(TiCl4) 가스를 티타늄 소스(Ti source)로 제공하고, 이와 함께, 암모니아(NH3) 가스를 질소 소스로 제공하여 증착을 수행한다.
이때, 사불화 티타늄 가스는 대략 60 sccm의 흐름량으로 제공되고, 암모니아 가스는 900 sccm의 흐름량으로 제공되며, 이때, 질소 가스(N2)가 캐리어 가스(carrier gas)로 대략 340 sccm의 흐름량으로 제공될 수 있다. 티타늄 질화물층의 일차 증착 후, 대략 600℃ 온도에서 질소 가스 및 암모니아 가스 분위기에서 암모니아 가스를 이용한 질화 처리를 수행한다. 암모니아 가스는 이전 단계에서의 흐 름량보다 높은 대략 5400 sccm의 흐름량으로 제공되고, 질소 가스는 대략 400 sccm의 흐름량으로 제공될 수 있다. 이러한 암모니아 가스를 이용한 질화 처리에 의해서 일차 증착된 티타늄 질화물층의 질소 함량이 증가될 수 있다. 이러한 SFD 과정은 일차 증착 및 질화 처리를 하나의 사이클(cycle)로 하여 다수 번 반복 수행되어, 증착된 티타늄 질화물층의 두께를 실린더 전극(300)에 요구되는 대략 200Å 내지 300Å까지 증가시킨다.
도 3을 참조하면, 실린더 전극(300)을 셀(cell) 별로 분리한 후, 몰드층(220)을 선택적으로 제거한다. 몰드층(220)의 제거는 습식 식각 과정으로 수행될 수 있으며, 하부의 지지층(210)이 노출되고, 실린더 전극(300)의 외측 측벽 표면이 노출되게 수행될 수 있다. 실린더 전극(300)의 외측 측벽 표면이 노출됨에 따라, 커패시터의 유전층의 유효 표면적은 노출된 외측 측벽 표면적만큼 증가될 수 있다.
도 4를 참조하면, 실린더 전극(300)을 덮게 유전층(400)을 증착한다. 실린더 전극(300)은 반도체 기판(100) 상에 실질적으로 수직한 측벽을 가지는 실린더 형상을 가지므로, 이러한 실린더 형상 상에 끊임없이 증착되도록 원자층 증착(ALD: Atomic Layer Deposition)으로 유전층(400)을 증착한다. 유전층(400)은 유전 상수 k가 상당히 높은 고유전 물질, 예컨대, 지르코늄 산화물(ZrO2)로 대략 60Å 정도 두께를 목표 두께(target thickness)로 증착한다.
예컨대 대략 295℃ 온도 조건에서, 대략 1.7 토르(Torr)로 공정 챔버(chamber)의 압력 조건을 설정한 ALD 과정으로 지르코늄 산화물층을 증착한다. 지르코늄 소스(Zr-source)로 테트라키스 에틸메틸아미노-지르코늄(TEMAZ: Tetrakis-EthylMethylAmino-Zirconium)을 공급하고, 아르곤(Ar) 분위기에서 퍼지(purge)하고, 오존(O3)과 같은 산화 소스를 제공하고, 다시 아르곤 퍼지하는 과정으로 ALD 과정은 수행될 수 있다. 이때, 오존은 280g/m3( 정도 공급될 수 있으며, 산소 가스(O2)를 이용할 경우에는 2400sccm의 흐름량으로 공정 챔버에 제공될 수 있다. TEMAZ/Ar/O3/Ar의 공급 시간은 4"(초)/4"/6"/3"로 제어될 수 있으며, 흐름량은 각각 800sccm/500sccm/2000sccm/500sccm으로 제어될 수 있다. 유전층(400)이 대략 60Å 정도 목표 두께로 형성되게 이러한 ALD 과정을 반복 수행할 수 있다.
유전층(400)은 지르코늄 산화물층의 단일층으로 형성되어, 유전층(400)에 다른 유전 물질의 층을 배제하게 형성된다. 이와 같이 유전층(400)이 단일층으로 형성됨에 따라, 다른 유전 물질 층의 도입에 따른 유전층(400)의 유전율 감소를 방지할 수 있다. 또한, 유전층(400)이 단일층으로 형성됨에 따라, 복합층으로 형성되는 경우에 비해 유전층(400) 전체의 두께를 보다 얇게 구현할 수 있다. 이에 따라, 커패시터의 커패시턴스를 보다 더 크게 증가시킬 수 있다.
유전층(400) 상에 상부 전극을 위한 층을 직접적으로 증착하여 커패시터를 구성할 수 있다. 이때, 상부 전극을 위한 층은 유전층(400)으로 이용된 지르코늄산화물층과의 누설 전류를 억제하기 위해서 루테늄 산화물(RuO2)층을 포함하여 형성될 수 있다. 루테늄 산화물은 산화물이지만 페로브스카이트(Perovskite) 구조를 결정 구조로 가지고 있어, 전도성을 가지는 산화물인 동시에 일함수(work function)가 지르코늄산화물과 상당히 차이가 나는 큰 값을 가지고 있다. 이에 따라, 루테늄 산화물층은 지르코늄 산화물층에 대한 누설 전류 특성을 안정적으로 유지할 수 있는 상부 전극 물질로 평가된다.
상부 전극층으로 루테늄 산화물층을 형성한 후 상부 전극으로 패터닝하기 위해서, 루테늄 산화물층 상에 티타늄질화물(TiN)층을 사염화티타늄(TiCl4) 및 암모니아(NH3) 가스를 이용한 화학기상증착(CVD) 과정으로 증착할 수 있다. 티타늄질화물층은 하드 마스크(hard mask)로 증착되는 데, 이러한 증착 과정에서 암모니아 가스에 함유된 수소 원자가 루테늄 산화물층 및 하부의 지르코늄 산화물층을 환원시키는 작용이 유발될 수 있다. 이와 같은 환원 작용이 유발될 경우 커패시터의 누설 전류를 증가되는 것으로 관측된다. 따라서, 본 발명의 실시예에서는 상부 전극으로 루테늄층을 도입하는 방법을 우선적으로 제시한다.
도 4를 다시 참조하면, 유전층(400) 상에 접착층(adhesion layer: 510)을 형성한다. 접착층(510)은 후속되는 전극을 위한 도전층과 유전층(400)인 지르코늄 산화물층 간의 접착성을 개선하고자 도입된다. 지르코늄 산화물층을 유전층(400)을 도입한 경우, 지르코늄 산화물층과 상부 전극 간의 누설 전류를 억제하여 누설 전류 특성을 안정화시키기 위해서, 상부 전극을 일함수(work function)가 지르코늄 산화물 보다 높아 계면에서 일함수 차이를 크게 유도할 수 있는 물질, 예컨대, 루테늄(Ru)을 포함하여 형성할 수 있다.
상부 전극을 루테늄층을 포함하여 형성할 때, 루테늄층과 지르코늄 산화물층 의 계면 접착력은 상당히 열악한 것으로 평가된다. 이에 따라, 루테늄층 상에 전극의 패터닝을 위한 하드 마스크(hard mask)로 역할하기 위해 도입되는 캡층(capping layer) 증착하는 과정에서, 이에 수반되는 열적 부담(thermal budget)에 의해 루테늄층이 리프팅(lifting)되는 현상이 관측되고 있다. 본 발명의 실시예에서는 루테늄층과 하부의 지르코늄 산화물층 간의 계면 접착력을 개선하여 이러한 리프팅 현상을 억제하기 위해서, 지르코늄 산화물층을 포함하는 유전층(400) 상에 접착력 개선을 위한 접착층(400)을 티타늄지르코늄질화물(TiZrN)층으로 도입한다.
티타늄지르코늄질화물(TiZrN)층은 화학기상증착(CVD)로 대략 20Å 내지 50Å 정도 두께로 형성된다. 티타늄지르코늄질화물층은 비저항이 상당히 낮은 물질이어서, 접촉 저항을 증가를 억제하며 상부 전극을 이루는 층들 중의 하나로 도입될 수 있다. 티타늄지르코늄질화물층은 또한 그 상에 형성되는 루테늄(Ru)층에 대한 산화 소스, 예컨대, 산소 원자의 이동을 억제하는 확산 장벽층으로 역할도 할 수 있어 루테늄층의 원하지 않는 산화를 억제시킬 수 있다.
실리콘(Si) 기판 상에 실리콘 산화물(SiO2)층을 형성하고, 그 상에 티타늄지르코늄질화물(TiZrN)층을 증착하고, 티타늄지르코늄질화물(TiZrN)층 상에 루테늄(Ru)층을 증착하고, 다시 루테늄층 상에 구리(Cu)층을 증착한 시편에 대해서 접착성을 평가한 결과, 티타늄지르코늄질화물(TiZrN)층의 접착성이 상당히 우수한 것으로 관측되고 있다. 접착성은 막질에 일정한 힘을 인가하여 막질이 리프팅되어 벗겨지는 지의 여부를 관측하여, 벗겨질 경우 부적합으로 평가하고 있다. 이러한 평 가 결과, 비교 대상으로 루테늄층을 직접적으로 실리콘 산화물층 상에 형성한 경우 및, 탄탈륨(Ta)을 루테늄층과 실리콘 산화물층의 계면에 도입한 경우, 부적합의 결과가 얻어지고 있다. 탄탈륨질화물(TaN)이나 티타늄지르코늄(TiZr)을 접착층으로 도입한 경우에는 리프팅이 억제되어 적합한 결과가 얻어지고 있다. 그런데, 티타늄지르코늄의 경우 550℃ 온도에서 확산 장벽 특성이 열화되는 것으로 평가되고 있고, 티타늄지르코늄질화물의 경우 700℃ 온도까지 확산 장벽 특성을 유지하는 것으로 평가된다. 따라서, 본 발명의 실시예에서는 티타늄지르코늄질화물층을 접착층(510)으로 도입하여 접착성 및 확산 장벽 특성을 동시에 개선한다.
도 5를 참조하면, 접착층(510) 상에 루테늄층을 제1상부 전극층(530)으로 형성한다. 제1상부 전극층(530)은 루테늄을 200Å 내지 300Å 두께로 증착하여 형성한다. 제1상부 전극층(530) 상에 티타늄질화물(TiN)의 제2상부 전극층(550)을 증착한다. 티타늄질화물(TiN)의 제2상부 전극층(550)을 사진 노광 및 식각 과정으로 패터닝하여 하드 마스크(hard mask)를 형성하고, 하드 마스크를 식각 마스크로 이용하여 제1상부 전극층(530)을 식각하여 커패시터의 상부 전극을 형성한다.
티타늄질화물층은 물리적기상증착(PVD)로 대략 300Å 내지 500Å 정도 두께로 형성된다. 예컨대, 티타늄 타겟(Ti target)이 장착된 공정 챔버에 대략 28sccm 아르곤(Ar) 가스, 대략 80sccm의 질소 가스(N2)를 공급하고, 대략 10000W의 직류(DC) 바이어스(bias)를 인가하여 티타늄 질화물의 층을 증착한다. 이때, 증착 온도는 대략 200℃로 설정될 수 있다. 이와 같이 PVD 증착을 이용할 경우, CVD 증착 에 의한 TiN 증착 시에 발생될 수 있는 수소 환원 작용을 억제할 수 있다.
본 발명의 실시예들에 의하면, 실린더 전극(300) 상에 유전층(400)을 단일 유전 물질의 층으로 구현하고 있어, 유전층(400)의 유효 유전율의 증가를 유도할 수 있다. 또한, 유전층(400)을 지르코늄 산화물층의 단일층으로 구성할 때, 지르코늄 산화물층 상에 티타늄지르코늄질화물(TiZrN)층을 형성하여, 지르코늄 산화물층과 루테늄층 간의 접착력을 개선할 수 있다. 이에 따라, 상부 전극으로 누설 전류 특성이 상대적으로 우수한 루테늄층을 도입할 수 있어, 누설 전류를 보다 유효하게 억제시킬 수 있다.
도 1 내지 도 5는 본 발명의 실시예에 따른 반도체 소자의 커패시터 및 형성 방법을 설명하기 위해 제시한 단면도들이다.

Claims (6)

  1. 반도체 기판 상에 하부 전극으로서 티타늄 질화물층으로 형성된 실린더 전극(cylindric node);
    상기 실린더 전극 상에 단일층의 지르코늄 산화물(ZrO2)층으로 형성된 유전층;
    상기 지르코늄 산화물(ZrO2)층에 접촉하게 형성되어 상기 지르코늄 산화물(ZrO2)층으로부터 하기 루테늄(Ru)층으로의 산소(O) 원자의 확산 이동을 억제하여 하기 루테늄층의 산화를 억제하는 티타늄지르코늄질화물(TiZrN)층; 및
    상기 티타늄지르코늄질화물(TiZrN)층 상에 루테늄(Ru)층을 포함하게 형성된 상부 전극을 포함하는 반도체 소자의 커패시터.
  2. 삭제
  3. 제1항에 있어서,
    상기 상부 전극은 상기 루테늄층 상에 형성된 티타늄 질화물(TiN)층을 더 포함하는 반도체 소자의 커패시터.
  4. 반도체 기판 상에 실린더 형상의 하부 전극으로서 티타늄 질화물층으로 증착하여 실린더 전극(cylindric node)을 형성하는 단계;
    상기 실린더 전극 상에 지르코늄 산화물(ZrO2)층 단일층을 유전층으로 증착하는 단계;
    상기 지르코늄 산화물(ZrO2)층에 접촉하게 형성되고, 상기 지르코늄 산화물(ZrO2)층으로부터 하기 루테늄(Ru)층으로의 산소(O) 원자의 확산 이동을 억제하여 하기 루테늄층의 산화를 억제하는 티타늄지르코늄질화물(TiZrN)층을 형성하는 단계; 및
    상기 티타늄지르코늄질화물(TiZrN)층 상에 루테늄(Ru)층을 포함하는 상부 전극을 형성하는 단계를 포함하는 반도체 소자의 커패시터 형성 방법.
  5. 제4항에 있어서,
    상기 티타늄지르코늄질화물(TiZrN)은 20Å 내지 50Å 두께로 증착되고,
    상기 루테늄층은 상기 티타늄지르코늄질화물(TiZrN)의 층 상에 200Å 내지 300Å 두께로 증착되는 반도체 소자의 커패시터 형성 방법.
  6. 제4항에 있어서,
    상기 루테늄층 상에 티타늄 질화물(TiN)층을 물리적기상증착(PVD)으로 300Å 내지 500Å 두께로 형성하는 단계를 더 포함하는 반도체 소자의 커패시터 형성 방법.
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