KR20160084570A - 반도체 메모리 소자의 제조방법 - Google Patents

반도체 메모리 소자의 제조방법 Download PDF

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Abstract

본 기술은 기판 상에 제1 접착막을 형성하는 단계; 상기 제1 접착막의 상부에 적층막을 형성하는 단계; 상기 적층막과 상기 제1 접착막을 서로 분리시키는 단계; 상기 적층막의 하부에서 상부 방향으로 제1 식각 공정을 실시하여 수직 홀들을 형성하는 단계; 상기 제1 접착막을 제거하는 단계; 상기 수직 홀들이 형성된 상기 적층막을 상기 기판에 접착하는 단계; 및 상기 수직 홀들의 폭을 균일하게 하기 위한 제2 식각 공정을 실시하는 단계를 포함하는 반도체 메모리 소자의 제조방법을 포함한다.

Description

반도체 메모리 소자의 제조방법{Manufacturing method of semiconductor memory device}
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 보다 구체적으로는 3차원 반도체 메모리 소자의 제조방법에 관한 것이다.
반도체 메모리 소자는 대용량화 및 경량화를 위하여 점차 고집적화되고 있다. 이를 위하여, 최근에는 3차원 반도체 메모리 소자가 개발되고 있다. 3차원 반도체 메모리 소자는 워드라인들에 연결되는 메모리 셀들이 기판 상에 수직 방향으로 적층되기 때문에, 워드라인들의 개수가 증가할수록 워드라인들과, 워드라인들 사이를 채우는 절연막들의 적층 높이도 증가한다.
워드라인들과 절연막들이 적층된 적층구조의 높이가 증가하면, 적층구조 내에 홀(hole) 또는 트렌치(trench)를 형성하기 위한 건식 식각 공정시, 홀 또는 트렌치의 폭에 차이가 발생할 수 있다. 예를 들면, 건식 식각 공정은 상부에서 하부 방향으로 진행되기 때문에, 적층구조의 하부까지 홀 또는 트렌치가 형성되는 동안, 적층구조의 상부에 형성된 홀 또는 트렌치는 오버 식각 될 수 있다. 이처럼, 홀 또는 트렌치의 높이에 따른 폭 차이는 전기적 특성 차이를 유발할 수 있으므로, 반도체 메모리 소자의 신뢰도 저하의 원인이 될 수 있다.
본 발명의 실시예는 높이 차이로 인한 홀 또는 트렌치의 폭 차이를 감소시킬 수 있는 반도체 메모리 소자의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 메모리 소자의 제조방법은, 기판 상에 제1 접착막을 형성하는 단계; 상기 제1 접착막의 상부에 적층막을 형성하는 단계; 상기 적층막과 상기 제1 접착막을 서로 분리시키는 단계; 상기 적층막의 하부에서 상부 방향으로 제1 식각 공정을 실시하여 수직 홀들을 형성하는 단계; 상기 제1 접착막을 제거하는 단계; 상기 수직 홀들이 형성된 상기 적층막을 상기 기판에 접착하는 단계; 및 상기 수직 홀들의 폭을 균일하게 하기 위한 제2 식각 공정을 실시하는 단계를 포함한다.
본 기술은 3차원 반도체 메모리 소자의 홀 또는 트렌치 형성시, 상부와 하부의 폭 차이를 감소시킬 수 있다. 또한, 3차원 반도체 메모리 소자 이외의 반도체 메모리 소자에서도 식각 공정시 식각 대상물의 높이 차이로 인한 폭 차이를 감소시킬 수 있으므로, 반도체 메모리 소자의 전기적 특성 차이 발생을 억제할 수 있다.
도 1은 본 발명에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 2는 3차원 반도체 메모리 소자의 일 실시예를 설명하기 위한 사시도이다.
도 3은 3차원 반도체 메모리 소자의 다른 실시예를 설명하기 사시도이다.
도 4 내지 도 8은 본 발명에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
도 9는 본 발명의 실시예에 따른 반도체 장치를 포함하는 솔리드 스테이트 드라이브를 설명하기 위한 블록도이다.
도 10은 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 11은 본 발명의 실시 예에 따른 반도체 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명에 따른 반도체 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 장치(1000)는 데이터가 저장되는 메모리 셀 어레이(110), 메모리 셀 어레이(110)의 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성된 회로그룹(120) 및 회로그룹(120)을 제어하도록 구성된 제어회로(130)를 포함한다.
메모리 셀 어레이(110)는 서로 동일하게 구성된 다수의 메모리 블록들을 포함한다. 각각의 메모리 블록들은 3차원 반도체 메모리 소자로 이루어진 다수의 스트링들(strings)을 포함할 수 있다. 다수의 스트링들은 데이터가 저장되는 다수의 메모리 셀들을 포함하며, 기판으로부터 수직하게 배열되는 3차원 구조로 이루어질 수 있다. 메모리 셀들은 1 비트의 데이터가 저장될 수 있는 싱글 레벨 셀들(single level cells; SLC)로 이루어지거나, 2 비트 이상의 데이터가 저장될 수 있는 멀티 레벨 셀들(multi level cells; MLC), 트리플 레벨 셀들(triple level cell; TLC) 또는 쿼드러플 레벨 셀들(quadruple level cell; QLC)로 이루어질 수 있다. 예를 들면, 멀티 레벨 셀들(MLC)은 하나의 메모리 셀에 2 비트의 데이터가 저장되는 셀이고, 트리플 레벨 셀들(TLC)은 하나의 메모리 셀에 3 비트의 데이터가 저장되는 셀이고, 쿼드러플 레벨 셀들(QLC)은 하나의 메모리 셀에 4 비트의 데이터가 저장되는 셀이다.
회로그룹(120)은 전압 생성 회로(21), 로우 디코더(22), 페이지 버퍼(23), 컬럼 디코더(24) 및 입출력 회로(25)를 포함한다.
전압 생성 회로(21)는, 동작명령신호(OP_CMD)에 응답하여 다양한 레벨의 동작전압들을 생성한다. 예를 들면, 전압 생성 회로(21)는 프로그램 전압(Vpgm), 리드 전압(Vread) 및 소거전압(Verase)을 생성할 수 있다. 이 외에도, 전압 생성 회로(21)는 다양한 동작에 필요한 다양한 전압들을 생성할 수 있다.
로우 디코더(22)는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(110)에 포함된 메모리 블록들 중 하나를 선택하고, 선택된 메모리 블록에 연결된 워드라인들(WL), 드레인 셀렉트 라인들(DSL) 및 소오스 셀렉트 라인들(SSL) 등에 동작전압들을 전달한다.
페이지 버퍼(23)는 비트라인들(BL)을 통해 메모리 블록들과 연결되며, 프로그램, 리드 및 소거 동작시 선택된 메모리 블록과 데이터를 주고 받으며, 전달받은 데이터를 임시로 저장한다.
컬럼 디코더(24)는 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼(23)와 데이터를 주고받는다.
입출력 회로(25)는 외부로부터 전달받은 명령신호(CMD) 및 어드레스(ADD)를 제어회로(130)에 전달하고, 외부로부터 전달받은 데이터(DATA)를 컬럼 디코더(24)에 전송하고, 컬럼 디코더(24)로부터 전달받은 데이터(DATA)를 외부로 출력하거나 제어회로(130)에 전달한다.
제어회로(130)는 명령신호(CMD) 및 어드레스(ADD)에 응답하여 회로그룹(120)을 제어한다. 예를 들면, 제어회로(130)는 명령신호(CMD)에 응답하여 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 회로그룹(120)을 제어한다.
도 2는 3차원 반도체 메모리 소자의 일 실시예를 설명하기 위한 사시도이다.
도 2를 참조하면, 3차원 반도체 메모리 소자의 셀 스트링들은 다양한 구조로 구현될 수 있다. 일 실시예에 따른 셀 스트링들은 I자 형태로 형성될 수 있다.
셀 스트링들은 비트라인들(BL)과 공통 소오스 라인(CSL) 사이에 수직하게 배열된 구조로 형성될 수 있다. 이러한 구조를 BiCS(Bit Cost Scalable)라고 부르기도 한다. 예를 들면, 공통 소오스 라인(CSL)이 기판의 상부에 수평하게 형성된 경우, BiCS 구조를 갖는 스트링들은 공통 소오스 라인(CSL)의 상부에 수직한 방향으로 형성될 수 있다. 더욱 구체적으로 설명하면, 셀 스트링들은 제1 방향으로 배열되며 서로 이격되어 적층된 소오스 라인들(SSL), 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)과, 소오스 라인들(SSL), 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 포함할 수 있다. 도 2에 도시되지는 않았으나, 공통 소오스 라인(CSL), 소오스 라인들(SSL), 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL) 사이에는 절연막들이 형성된다. 또한, 셀 스트링들은 드레인 셀렉트 라인들(DSL), 워드라인들(WL), 소오스 라인들(SSL) 및 공통 소오스 라인(CSL)을 수직으로 관통하는 수직 홀들(VH)을 포함하며, 수직 홀들(VH)의 내부에 형성된 수직 채널막들(CH)을 포함할 수 있다. 수직 채널막들(CH)의 상부에는 제1 방향에 직교하는 제2 방향으로 배열된 비트라인들(BL)이 형성될 수 있다. 비트라인들(BL)과 수직 채널막들(CH) 사이에 콘택 플러그(CT)가 더 형성될 수도 있다.
도 3은 3차원 반도체 메모리 소자의 다른 실시예를 설명하기 사시도이다.
도 3을 참조하면, 다른 실시예에 따른 셀 스트링들은 U자 형태로 형성될 수 있다.
셀 스트링들은 비트라인들(BL)과 파이프 라인(PL) 사이에 수직하게 배열된 제1 서브 스트링들과, 공통 소오스 라인(CSL)과 파이프 라인(PL) 사이에 수직하게 배열된 제2 서브 스트링들과, 제1 서브 스트링들과 제2 서브 스트링들을 서로 연결되는 파이프 라인(PL)를 포함할 수 있다. 이러한 구조를 P-BiCS(Pipe-shaped Bit Cost Scalable)라고 부르기도 한다. 예를 들면, 파이프 라인(PL)이 기판의 상부에 수평하게 형성된 경우, P-BiCS 구조를 갖는 셀 스트링들은 파이프 라인(PL)의 상부에 수직한 방향으로 형성되며 비트라인들(BL)과 파이프 라인(PL) 사이에 위치하는 제1 서브 스트링들과, 파이프 라인(PL)의 상부에 수직한 방향으로 형성되며 공통 소오스 라인들(CSL)과 파이프 라인(PL) 사이에 위치하는 제2 서브 스트링들을 포함한다. 더욱 구체적으로 설명하면, 제1 서브 스트링들은, 제1 방향으로 배열되며 서로 이격되어 적층된 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)과, 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 수직으로 관통하는 제1 수직 채널막들(D_CH)을 포함할 수 있다. 제2 서브 스트링들은, 제1 방향으로 배열되며 서로 이격되어 적층된 워드라인들(WL) 및 소오스 셀렉트 라인들(SSL)과, 워드라인들(WL) 및 소오스 셀렉트 라인들(SSL)을 수직으로 관통하는 제2 수직 채널막들(S_CH)을 포함할 수 있다. 도 3에는 도시되지 않았으나, 워드라인들(WL), 소오스 셀렉트 라인들(SSL) 및 드레인 셀렉트 라인들(DSL) 사이에는 절연막들이 형성된다. 제1 수직 채널막들(D_CH)과 제2 수직 채널막들(S_CH)은 워드라인들(WL), 소오스 셀렉트 라인들(SSL) 및 드레인 셀렉트 라인들(DSL)을 수직으로 관통하는 수직 홀들(VH) 내에 형성될 수 있다. 제1 수직 채널막들(D_CH)과 제2 수직 채널막들(S_CH)은 파이프 라인(PL) 내에서 파이프 채널막들(P_CH)에 의해 서로 연결된다. 비트라인들(BL)은 드레인 셀렉트 라인들(DSL)의 상부로 돌출된 제1 수직 채널막들(D_CH)의 상부에 접하며 제1 방향과 직교하는 제2 방향으로 배열된다.
도 2 및 도 3에서 상술한 구조 중, 수직 홀(VH)을 형성하기 위한 제조방법을 구체적으로 설명하면 다음과 같다.
도 4 내지 도 8은 본 발명에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
도 4를 참조하면, 기판(SUB) 상에 제1 접착막(AL1)을 형성한다. 제1 접착막(AL1)은 후속 형성할 적층막(STL)을 분리시키기 용이하도록 기공이 많은 물질(porous)로 형성될 수 있다. 예를 들면, 제1 접착막(AL1)은 기공이 많은 SiOx, SiNx(X는 양의 정수), α-Si(비정질 실리콘) 또는 유기막을 포함할 수 있다. 제1 접착막(AL1)의 상부에 절연막들(DL)과 희생막들(SL)을 교호적으로 적층하여 적층막(STL)을 형성한다. 적층막(STL)의 하부에 형성된 절연막을 하부 절연막(DL_D)으로 정의하고, 상부에 형성된 절연막을 상부 절연막(DL_U)으로 정의한다. 절연막들(DL)은 산화막으로 형성될 수 있으며, 희생막들(SL)은 질화막으로 형성될 수 있다.
도 5를 참조하면, 제1 접착막(AL1)의 상부에 형성된 적층막(STL)을 제1 접착막(AL1)으로부터 분리시킨다. 적층막(STL)을 제1 접착막(AL1)으로부터 분리시키는 방법은 다양하다. 예를 들면, 물리적인 방법 또는 화학적인 방법을 사용하여 적층막(STL)을 제1 접착막(AL1)으로부터 분리시킬 수 있다. 물리적인 방법으로는, 제1 접착막(AL1) 자체가 기공이 많은 물질이므로 강도가 약하다. 따라서, 기판(SUB)이 고정된 상태에서 적층막(STL)에 힘을 가하면 적층막(STL)이 제1 접착막(AL1)으로부터 분리될 수 있다. 화학적인 방법으로는, 열처리를 하거나, HF 수용액을 사용하거나, 레이져를 사용할 수 있다. 레이져를 사용하는 경우, 기판(SUB)의 후면에 레이져를 조사하면 제1 접착막(AL1)의 결합력이 저하되어 적층막(STL)이 분리될 수 있다.
도 6을 참조하면, 제1 식각 공정을 수행하여 적층막(STL)에 수직 홀들(VH)을 형성한다. 제1 식각 공정은 적층막(STL)의 하부 절연막(DL_D)부터 상부 절연막(DL_U) 방향으로 수행된다. 예를 들면, 적층막(STL)의 하부 절연막(DL_D)이 상부에 위치되도록 적층막(STL)의 상하를 뒤집는다. 제1 식각 공정은 상하가 뒤집힌 적층막(STL)을 기판(SUB)에 다시 접합시킨 후에 제1 식각 공정을 수행할 수 있다. 적층막(STL)을 기판(SUB)에 다시 접합하는 방법은 다양하다. 예를 들면, 기판(SUB) 상의 제1 접착막(AL1)을 제거하고, 기판(SUB) 상에 제2 접착막(AL2)을 형성한 후, 제2 접착막(AL2)의 상부에 적층막(STL)을 접합시킬 수 있다. 예를 들면, 제2 접착막(AL2)은 실리콘 기반의 PSA(Pressure Sensitive Adhesive), 아크릴 중합체(acrylate), 우레탄(urethane) 또는 무기계 킬레이트(inorganic chelate)를 포함할 수 있다. 또는, 제2 접착막(AL2)을 형성하지 않고 수용액만으로 적층막(STL)을 기판(SUB)에 접합시킬 수도 있다. 예를 들면, 기판(SUB)의 상부 표면을 클리닝(cleaning)하여 제1 접착막(AL1)을 제거하고, 증류수(DI water)에서 기판(SUB)을 린스(rinse)한 후, 기판(SUB)의 상부 표면을 친수성(hydrophilic) 표면으로 변형시키고, 친수성 표면 상에 적층막(STL)을 위치시킨 후, 열처리 공정을 수행하여 기판(SUB) 상에 적층막(STL)을 접합시킬 수 있다. 하부 절연막(DL_D)의 상부에 제1 마스크 패턴(HM1)을 형성하고, 제1 마스크 패턴(HM1)의 개구부를 통해 노출된 하부 절연막(DL_D)부터 상부 절연막(DL_U)까지 제거하는 제1 식각 공정을 수행하여 절연막들(DL)과 희생막들(SL)을 관통하는 수직 홀들(VH)을 형성할 수 있다. 식각 공정은 건식 식각 공정으로 수행할 수 있다. 이상적으로는, 식각되어 형성되는 홀 또는 트렌치의 폭이 상부와 하부 관계없이 모두 동일해야 하지만, 실질적으로는, 건식 식각 공정의 특성상 하부 절연막(DL_D)이 형성된 영역의 수직 홀들(VH)의 폭(W1)이 상부 절연막(DL_U)이 형성된 영역의 수직 홀들(VH)의 폭(W2)보다 넓게 형성될 수 있다.
도 7을 참조하면, 수직 홀들(VH)이 형성된 적층막(STL)을 제2 접착막(AL2)의 상부에 접착한다. 이때, 적층막(STL)은 상부 절연막(DL_U)이 상부에 위치되고, 하부 절연막(DL_D)이 하부에 위치되도록 한다. 이로 인해, 수직 홀들(VH)의 상부 폭(W2)이 하부 폭(W1)보다 좁은 적층막(STL)이 제2 접착막(AL2)의 상부에 형성된다. 적층막(STL)을 기판(SUB)에 접합시키는 방법은 도 6에서 상술한 방법과 동일하다.
도 8을 참조하면, 상부 절연막(DL_U)의 상부에 제2 마스크 패턴(HM2)을 형성하고, 제2 마스크 패턴(HM2)의 개구부를 통해 노출된 상부 절연막(DL_U)부터 하부 절연막(DL_D)까지 제거하는 제2 식각 공정을 수행한다. 제2 하드 마스크 패턴(HM2)은 제1 마스크 패턴(HM1)과 동일한 패턴을 갖는다. 제2 식각 공정은 제2 마스크 패턴(HM2)의 개구부를 통해 노출된 상부 절연막(DL_U)부터 하부 절연막(DL_D)까지 제거하는 공정이지만, 바람직하게는 수직 홀들(VH)의 폭을 균일하게 하도록 수행된다. 이로 인해, 수직 홀들(VH)의 상부와 하부의 폭은 서로 동일해질 수 있으며, 수직 홀들(VH)의 중간 폭과 상부 또는 하부 폭과의 차이도 감소시킬 수 있다.
도 9는 본 발명의 실시예에 따른 반도체 장치를 포함하는 솔리드 스테이트 드라이브를 설명하기 위한 블록도이다.
도 9를 참조하면, 드라이브 장치(2000)는 호스트(2100; Host)와 SSD(2200)를 포함한다. SSD(2200)는 SSD 제어부(2210; SSD Controller), 버퍼 메모리(2220; Buffer Memory) 및 반도체 장치(1000)를 포함한다.
SSD 제어부(2210)는 호스트(2100)와 SSD(2200)와의 물리적 연결을 제공한다. 즉, SSD 제어부(2210)는 호스트(2100)의 버스 포맷(Bus Format)에 대응하여 SSD(2200)와의 인터페이싱을 제공한다. 특히, SSD 제어부(2210)는 호스트(2100)로부터 제공되는 명령어를 디코딩한다. 디코딩된 결과에 따라, SSD 제어부(2210)는 반도체 장치(1000)를 액세스한다. 호스트(2100)의 버스 포맷(Bus format)으로 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등이 포함될 수 있다.
버퍼 메모리(2220)에는 호스트(2100)로부터 제공되는 프로그램 데이터 또는 반도체 장치(1000)로부터 리드된 데이터가 임시적으로 저장된다. 호스트(2100)의 리드 요청시 반도체 장치(1000)에 존재하는 데이터가 캐시되어 있는 경우, 버퍼 메모리(2220)는 캐시된 데이터를 직접 호스트(2100)로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트(2100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(2200)의 메모리 채널의 전송 속도보다 빠르다. 즉, 호스트(2100)의 인터페이스 속도가 SSD(2200)의 메모리 채널의 전송 속도보다 빠른 경우, 대용량의 버퍼 메모리(2220)를 제공함으로써 속도 차이로 발생하는 퍼포먼스 저하를 최소화할 수 있다. 버퍼 메모리(2220)는 대용량의 보조 기억 장치로 사용되는 SSD(2200)에서 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)으로 제공될 수 있다.
반도체 장치(1000)는 SSD(2200)의 저장 매체로서 제공된다. 예를 들면, 반도체 장치(1000)는 도 1에서 상술한 바와 같이 대용량의 저장 능력을 가지는 불휘발성 메모리 장치로 제공될 수 있으며, 불휘발성 메모리 중에서도 낸드 플래시 메모리(NAND-type Flash memory)로 제공될 수 있다.
도 10은 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 10을 참조하면, 본 발명에 따른 메모리 시스템(3000)은 메모리 제어부(3100)와 반도체 장치(1000)를 포함할 수 있다.
반도체 장치(1000)는 도 1과 실질적으로 동일하게 구성될 수 있으므로, 반도체 장치(1000)에 대한 구체적인 설명은 생략한다.
메모리 제어부(3100)는 반도체 장치(1000)를 제어하도록 구성될 수 있다. SRAM(3110)은 CPU(3120)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(3130; Host I/F)는 메모리 시스템(3000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 제어부(3100)에 구비된 에러 정정 회로(3140; ECC)는 반도체 장치(1000)로부터 리드된 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 반도체 인터페이스(3150; Semiconductor I/F)는 반도체 장치(1000)와 인터페이싱 할 수 있다. CPU(3120)는 메모리 제어부(3100)의 데이터 교환을 위한 제어동작을 수행할 수 있다. 또한, 도 10에는 도시되지 않았지만, 메모리 시스템(3000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있다.
본 발명에 따른 메모리 시스템(3000)은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 장치들 중 하나에 적용될 수 있다.
도 11은 본 발명의 실시 예에 따른 반도체 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
도 11을 참조하면, 본 발명에 따른 컴퓨팅 시스템(4000)은 버스(4300)에 전기적으로 연결된 반도체 장치(1000), 메모리 제어부(4100), 모뎀(4200), 마이크로프로세서(4400) 및 사용자 인터페이스(4500)를 포함한다. 본 발명에 따른 컴퓨팅 시스템(4000)이 모바일 장치인 경우, 컴퓨팅 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4600)가 추가적으로 제공될 수 있다. 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(4000)에는 응용 칩셋(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있다.
반도체 장치(1000)는 도 1과 실질적으로 동일하게 구성될 수 있으므로, 반도체 장치(1000)에 대한 구체적인 설명은 생략한다.
메모리 제어부(4100)와 반도체 장치(1000)는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 반도체 장치 및 메모리 제어부는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 반도체 장치 및 메모리 제어부는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
1000: 반도체 장치 110: 메모리 셀 어레이
120: 회로그룹 130: 제어회로
21: 전압 생성 회로 22: 로우 디코더
23: 페이지 버퍼 24: 컬럼 디코더
25: 입출력 회로 VH: 수직 홀들
DL_U: 상부 절연막 DL_D: 하부 절연막
AL1, AL2: 접착막 STL: 적층막

Claims (10)

  1. 기판 상에 제1 접착막을 형성하는 단계;
    상기 제1 접착막의 상부에 적층막을 형성하는 단계;
    상기 적층막과 상기 제1 접착막을 서로 분리시키는 단계;
    상기 적층막의 하부에서 상부 방향으로 제1 식각 공정을 실시하여 수직 홀들을 형성하는 단계;
    상기 제1 접착막을 제거하는 단계;
    상기 수직 홀들이 형성된 상기 적층막을 상기 기판에 접착하는 단계; 및
    상기 수직 홀들의 폭을 균일하게 하기 위한 제2 식각 공정을 실시하는 단계를 포함하는 반도체 메모리 소자의 제조방법.
  2. 제1항에 있어서,
    상기 제1 접착막은 기공이 많은 물질(porous)로 형성되는 반도체 메모리 소자의 제조방법.
  3. 제2항에 있어서,
    상기 제1 접착막은 SiOx, SiNx(X는 양의 정수), α-Si(비정질 실리콘) 또는 유기막을 포함하는 반도체 메모리 소자의 제조방법.
  4. 제1항에 있어서,
    상기 적층막은 산화막 및 질화막이 적층되어 형성되는 반도체 메모리 소자의 제조방법.
  5. 제1항에 있어서, 상기 제1 식각 공정은,
    상기 분리된 적층막의 상부와 하부를 뒤집고, 상기 뒤집힌 적층막에 수행되는 반도체 메모리 소자의 제조방법.
  6. 제1항에 있어서,
    상기 적층막을 상기 접착막의 상부에 접착하는 단계는,
    상기 수직 홀들의 폭이 더 좁게 형성된 부분이 상부에 위치되도록 상기 적층막을 위치시키고, 상기 적층막을 상기 기판에 접착하는 반도체 메모리 소자의 제조방법.
  7. 제1항에 있어서,
    상기 적층막을 상기 접착막의 상부에 접착하는 단계는,
    상기 기판을 증류수(DI water)에서 린스(rinse)하는 단계;
    상기 기판의 상부 표면을 친수성(hydrophilic) 표면으로 변형시키는 단계; 및
    상기 친수성 표면을 갖는 상기 기판 상에 상기 적층막을 위치시키고 열처리 공정을 수행하는 단계를 포함하는 반도체 메모리 소자의 제조방법.
  8. 제1항에 있어서,
    상기 적층막을 상기 기판에 접착하기 이전에,
    상기 기판 상에 제2 접착막을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조방법.
  9. 제8항에 있어서,
    상기 제2 접착막은 실리콘 기반의 PSA(Pressure Sensitive Adhesive), 아크릴 중합체(acrylate), 우레탄(urethane) 또는 무기계 킬레이트(inorganic chelate)를 포함하는 반도체 메모리 소자의 제조방법.
  10. 제1항에 있어서,
    상기 제2 식각 공정에 사용되는 마스크 패턴은 상기 제1 식각 공정에서 사용되는 마스크 패턴과 동일한 패턴을 갖는 반도체 메모리 소자의 제조방법.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10090389B2 (en) * 2016-10-25 2018-10-02 Gachon University Of Industry-Academic Cooperation Foundation Semiconductor memory device and fabrication method thereof
US10103167B1 (en) 2017-04-18 2018-10-16 Macronix International Co., Ltd. Manufacturing method of semiconductor structure
US10886293B2 (en) 2017-09-07 2021-01-05 Toshiba Memory Corporation Semiconductor device and method of fabricating the same
US10734402B2 (en) * 2017-09-07 2020-08-04 Toshiba Memory Corporation Semiconductor device and method of fabricating the same
KR102024715B1 (ko) * 2017-11-27 2019-09-24 한양대학교 산학협력단 서로 다른 홀 사이즈로 형성된 수직 채널 구조를 포함하는 3차원 플래시 메모리 소자 및 그 제조 방법
KR102565714B1 (ko) 2018-03-28 2023-08-10 삼성전자주식회사 적층 구조체를 갖는 반도체 소자
KR102624519B1 (ko) * 2018-04-25 2024-01-12 삼성전자주식회사 수직형 메모리
CN109712977B (zh) * 2019-01-15 2020-11-17 长江存储科技有限责任公司 三维存储器件及其制备方法
CN111180446B (zh) * 2020-01-03 2021-09-28 长江存储科技有限责任公司 三维存储器及其制备方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7927971B2 (en) * 2004-07-30 2011-04-19 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7259106B2 (en) * 2004-09-10 2007-08-21 Versatilis Llc Method of making a microelectronic and/or optoelectronic circuitry sheet
US7534722B2 (en) 2005-06-14 2009-05-19 John Trezza Back-to-front via process
KR101082097B1 (ko) 2008-08-28 2011-11-10 주식회사 하이닉스반도체 반도체 소자의 커패시터 및 형성 방법
US20140339566A1 (en) * 2011-12-14 2014-11-20 Seoul Viosys Co., Ltd. Semiconductor device and method of fabricating the same
WO2014089795A1 (zh) * 2012-12-13 2014-06-19 中国科学院微电子研究所 一种垂直沟道型三维半导体存储器件及其制备方法

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