CN115702493A - 用于缓解3d nand器件中的字线阶梯式蚀刻停止层厚度变化的方法和装置 - Google Patents

用于缓解3d nand器件中的字线阶梯式蚀刻停止层厚度变化的方法和装置 Download PDF

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Abstract

一种装置、方法和系统。该装置包括存储器阵列，该存储器阵列包括字线和阶梯式蚀刻停止层，字线限定阶梯式结构，阶梯式蚀刻停止层包括：夹芯式蚀刻停止层，设置在阶梯的顶部区域上并包括第一材料的第一蚀刻停止层和第三蚀刻停止层、以及被夹在第一蚀刻停止层与第三蚀刻停止层之间并且由第二材料制成的第二蚀刻停止层，该第二材料具有与第一材料的蚀刻属性不同的蚀刻属性；预切割的蚀刻停止层，被设置在阶梯式结构的在顶部区域下方的区域处，并且包括第二蚀刻停止层和第三蚀刻停止层且不包括第一蚀刻停止层；以及接触结构，延伸穿过电介质层和阶梯式蚀刻停止层并落在阶梯式结构处的字线上。

Description

用于缓解3D NAND器件中的字线阶梯式蚀刻停止层厚度变化 的方法和装置
技术领域
本公开总体上涉及计算机开发领域，并且更具体地涉及存储器设备制造。
背景技术
形成沟槽(或通孔)以形成接触结构来接触限定3D NAND存储器设备的阶梯式结构的字线的方法典型地包括涉及以下步骤的蚀刻工艺：蚀刻穿过氮化物蚀刻停止层，以及此后蚀刻穿过一个或多个下方氧化物层以到达目标字线/在目标字线处结束。随着3D NAND器件演化，它们倾向于使用更多数量的字线，并因此倾向于在从3D NAND器件比特线到更接近器件的支撑衬底的字线的方向上呈现出更大的深度。更新世代的3D NAND器件中的通孔的达成可实现在氮化物蚀刻停止层蚀刻工艺后以及在穿过一个或多个氧化物层的蚀刻工艺后形成的约200nm一直到13微米的通孔，倾向于在阶梯的最远离支撑衬底的区域(阶梯的顶部区域)呈现过蚀刻，并且在阶梯的最接近支撑衬底的区域呈现欠蚀刻，也就是说，在器件内更深且在阶梯式结构上最低。
需要缓解氮化物蚀刻停止层(以及后续的氧化物层)的蚀刻结果中的蚀刻变化的、在3D NAND器件中提供接触通孔的方法，这些蚀刻变化分别由3D NAND器件阶梯式结构的较浅区域和较深区域处的过蚀刻和欠蚀刻造成。
附图说明
图1图示根据某些实施例的计算机系统的组件的框图。
图2图示根据某些实施例的NAND闪存存储器阵列的示例部分。
图3图示根据某些实施例的NAND闪存存储器单元内的比特的示例编码。
图4图示根据某些实施例的存储器设备的块的示例子块。
图5图示根据一个实施例的3D NAND器件的示意性透视图。
图6A-图6C图示3D NAND块的、与该块在经受根据当前技术状况的接触结构形成工艺时的连续配置对应的连续的侧视截面图。
图7A-图7E图示3D NAND块的、与该块在经受根据一些实施例的接触结构形成工艺时的连续配置对应的连续的侧视截面图。
图8是在3D NAND器件的字线上的接触通孔的形成中的氮化物蚀刻之后剩余的氮化物的双变量拟合的图形。
图9是根据一些实施例的工艺的流程图。
各附图中相似的附图标记和命名指示相似的要素。
具体实施方式
尽管附图描绘了特定的计算机系统，但各种实施例的构思适用于任何合适的集成电路和其他逻辑器件。可以在中使用本公开的教导的设备的示例包括桌面型计算机系统、服务器计算机系统、存储系统、手持式设备、平板、其他薄笔记本、片上系统(system on achip，SOC)设备和嵌入式应用。手持式设备的一些示例包括蜂窝电话、数码相机、媒体播放器、个人数字助理(personal digital assistant,PDA)和手持式PC。嵌入式应用可包括微控制器、数字信号处理器(digital signal processor，DSP)、片上系统、网络计算机(network computer，NetPC)、机顶盒、网络集线器、广域网(wide area network，WAN)交换机或可执行下文教导的功能与操作的任何其他系统。本公开的各种实施例可以在任何合适的计算环境中使用，诸如个人计算设备、服务器、大型机、云计算服务提供商基础设施、数据中心、通信服务提供商基础设施(例如，演进型分组核心的一个或多个部分)，或包括一组计算设备的其他环境。
图1图示根据某些实施例的计算机系统100的组件的框图。系统100包括中央处理单元(central processing unit，CPU)102，该CPU 102耦合到外部输入/输出(input/output，I/O)控制器104、存储设备106和系统存储器设备107。在操作期间，数据可以在存储设备106或系统存储器设备107与CPU 102之间传输。在各种实施例中，涉及存储设备106或系统存储器设备107的特定数据操作(例如，擦除、编程和读取操作)可以由通过处理器108执行的操作系统或其他软件应用管理。
一些实施例涉及用于缓解3D NAND器件中的字线阶梯式蚀刻停止层厚度变化的方法和装置。将在下文图7A-图7E的上下文中陈述关于实施例的更多细节。
在各种实施例中，存储设备106包括NAND闪存存储器(在本文中，包括NAND闪存存储器的存储设备被称为NAND闪存存储设备)。在一些实施例中，存储设备106可以是固态驱动器；存储器卡；通用串行总线(Universal Serial Bus，USB)闪存驱动器；或集成在诸如智能电话、相机、媒体播放器或其他计算设备之类的设备内的存储器。一般而言，具有NAND闪存存储器的存储设备通过由存储器的每个单元存储的比特的数量来分类。例如，单级单元(single-level cell，SLC)存储器具有各自存储一个比特数据的诸单元，多级单元(multi-level cell，MLC)存储器具有各自存储两个比特数据的诸单元，三级单元(tri-levelcell，TLC)存储器具有各自存储三个比特数据的诸单元，并且四级单元(quad-level cell，QLC)存储器具有各自存储四个比特数据的诸单元，但是一些存储器可在同一器件的同一阵列或不同阵列上利用多种编码方案(例如，MLC和TLC)。
存储设备106可包括任何数量的存储器116，并且每个存储器116可包括任何数量的存储器设备122(例如，122A-122D)。在特定实施例中，存储器设备122可以是或可包括具有一个或多个存储器芯片123(例如，存储器芯片123A-123D)的半导体封装。在所描绘的实施例中，存储器116包括存储器设备122A-122D(虽然本文中可能对存储器设备122A作出具体引用，但是其他存储器设备可具有存储器设备122A的任何合适的特性)和存储器设备控制器126。
CPU 102包括处理器108，诸如，微处理器、嵌入式处理器、数字信号处理器(DSP)、网络处理器、手持式处理器、应用处理器、协处理器、片上系统(SoC)、或用于执行代码(即，软件指令)的其他设备。在所描绘的实施例中，处理器108包括两个处理元件(在所描绘的实施例中，核心114A和114B)，其可包括非对称处理元件或对称处理元件。然而，处理器可包括可以是对称的或非对称的、任何数量的处理元件。
在一个实施例中，处理元件是指用于支持软件线程的硬件或逻辑。硬件处理元件的示例包括：线程单元、线程槽、线程、进程单元、上下文、上下文单元、逻辑处理器、硬件线程、核心和/或能够保持处理器的诸如执行状态或体系结构状态之类的状态的任何其他元件。换言之，在一个实施例中，处理元件是指能够独立地与代码(诸如，软件线程、操作系统、应用或其他代码)相关联的任何硬件。物理处理器(或处理器插槽)典型地是指集成电路，该集成电路潜在地包括任何数量的其他处理元件，诸如，核心或硬件线程。
核心114可以指位于集成电路上的、能够维持独立的体系结构状态的逻辑，其中每个独立维持的体系结构状态与至少一些专用执行资源相关联。硬件线程可以指位于集成电路上的、能够维持独立的体系结构状态的任何逻辑，其中独立维持的体系结构状态共享对执行资源的访问。正如所见，当某些资源是共享的而其他资源专用于体系结构状态时，硬件线程与核心的命名法之间的界线重叠。但核心和硬件线程常常被操作系统视为单独的逻辑处理器，其中，操作系统能够单独地在每一个逻辑处理器上调度操作。
在各种实施例中，处理元件还可包括一个或多个算术逻辑单元(arithmeticlogic unit,ALU)、浮点单元(floating point unit,FPU)、缓存、指令管线、中断处置硬件、寄存器或用于促进处理元件的操作的其他硬件。
I/O控制器110是集成I/O控制器，该集成I/O控制器包括用于在CPU 102与I/O设备之间传递数据的逻辑，其可以指能够将数据传输到电子系统(诸如，CPU 102)和/或从电子系统(诸如，CPU 102)接收数据的任何合适的设备。例如，I/O设备可包括音频/视频(audio/video,A/V)设备控制器，诸如，图形加速器或音频控制器；数据存储设备控制器，诸如，闪存存储器设备、磁存储盘或光学存储盘控制器；无线收发器；网络处理器；网络接口控制器；或另一输入设备(诸如监视器、打印机、鼠标、键盘或扫描仪)的控制器；或其他合适的设备。在特定实施例中，I/O设备可包括存储设备106，该存储设备106可通过I/O控制器110耦合到CPU 102。
I/O设备可以使用任何合适的信令协议与CPU 102的I/O控制器112通信，信令协议诸如外围组件互连(peripheral component interconnect,PCI)、PCI快速(PCI Express，PCIe)、通用串行总线(USB)、串行附接SCSI(Serial Attached SCSI，SAS)、串行ATA(SerialATA，SATA)、光纤信道(Fibre Channel，FC)、IEEE 802.3、IEEE 802.11或其他当前或未来的信令协议。在特定实施例中，I/O控制器110和底层的I/O设备可以根据逻辑设备接口规范(诸如，非易失性存储器快速(Non-Volatile Memory Express,NVMe)(例如，如由可在www.nvmexpress.org/specifications/处获得的规范中的一个或多个规范所描述)或高级主机控制器接口(Advanced Host Controller Interface,AHCI)(例如，如由一个或多个AHCI规范所描述，诸如，可在http://www.intel.com/content/www/us/en/io/serial-ata/serial-ata-ahci-spec-rev1-3-1.html处获得的串行ATA AHCI：规范，修订版1.3.1)传递数据和命令。在各种实施例中，耦合到I/O控制器的I/O设备可位于片外(即，不与CPU 102在同一芯片上)，或者可以与CPU 102集成在同一芯片上。
CPU存储器控制器112是集成存储器控制器，该存储器控制器包括用于控制去往以及来自一个或多个系统存储器设备107的数据流的逻辑。CPU存储器控制器112可包括可操作以从系统存储器设备107读取、向系统存储器设备107写入、或请求来自系统存储器设备107的其他操作的逻辑。在各种实施例中，CPU存储器控制器112可从核心114和/或I/O控制器110接收写入请求，并且可以将这些请求中指定的数据提供给系统存储器设备107以供存储在其中。CPU存储器控制器112还可以从系统存储器设备107读取数据，并将读取的数据提供给I/O控制器110或核心114。在操作期间，CPU存储器控制器112可发出包括系统存储器设备107的一个或多个地址的命令，以便从存储器读取数据或将数据写入存储器(或执行其他操作)。在一些实施例中，CPU存储器控制器112可以被实现在与CPU 102相同的芯片上，而在其他实施例中，CPU存储器控制器112可以被实现在与CPU 102的芯片不同的芯片上。I/O控制器110可以针对一个或多个存储设备106执行类似的操作。
CPU 102也可以通过外部I/O控制器104耦合到一个或多个其他I/O设备。在特定实施例中，外部I/O控制器104可以将存储设备106耦合到CPU102。外部I/O控制器104可包括用于管理一个或多个CPU 102与I/O设备之间的数据流的逻辑。在特定实施例中，外部I/O控制器104与CPU 102一起位于主板上。外部I/O控制器104可以使用点到点或其他接口与CPU102的组件交换信息。
系统存储器设备107可以存储任何合适的数据，诸如,由处理器108使用以提供计算机系统100的功能的数据。例如，与被执行的程序相关联的数据或由核心114访问的文件可以被存储在系统存储器设备107中。因此，系统存储器设备107可包括系统存储器，该系统存储器存储由核心114执行或以其他方式使用的数据和/或指令序列。在各种实施例中，系统存储器设备107可存储持久性数据(例如，用户的文件或指令序列)，该持久性数据即使在去往系统存储器设备107的功率被移除后也保持被存储。系统存储器设备107可以专用于特定的CPU 102，或与计算机系统100的其他设备(例如，一个或多个其他处理器或其他设备)共享。
在各种实施例中，系统存储器设备107可包括存储器、存储器设备控制器和其他支持逻辑(未示出)，该存储器包括任何数量的存储器阵列。存储器阵列可包括非易失性存储器和/或易失性存储器。非易失性存储器是不要求功率来维持由介质存储的数据的状态的存储介质。非易失性存储器的非限制性示例包括以下各项中的任一个或其组合：固态存储器(诸如，平面或3D NAND闪存存储器或NOR闪存存储器)、3D交叉点存储器、使用硫系相变材料(例如，硫系玻璃)的存储器设备、字节可寻址非易失性存储器设备、铁电存储器、硅-氧化物-氮化物-氧化物-硅(silicon-oxide-nitride-oxide-silicon，SONOS)存储器、聚合物存储器(例如，铁电聚合物存储器)、铁电晶体管随机存取存储器(ferroelectric transistorrandom access memory，Fe-TRAM)奥氏存储器、纳米线存储器、电可擦除可编程只读存储器(EEPROM，EEPROM)、其他各种类型的非易失性随机存取存储器(random access memory，RAM)、以及磁存储存储器。在一些实施例中，3D交叉点存储器可包括无晶体管的可堆叠的交叉点体系结构，其中存储器单元位于字线和比特线的交点处，并且是可单独寻址的，并且其中比特存储基于体电阻的变化。易失性存储器是要求功率来维持由介质存储的数据的状态的存储介质。易失性存储器的示例可包括各种类型的随机存取存储器(random accessmemory，RAM)，诸如，动态随机存取存储器(dynamic random access memory，DRAM)或静态随机存取存储器(static random access memory，SRAM)。可以在存储器阵列中使用的一种特定类型的DRAM是同步动态随机存取存储器(synchronous dynamic random accessmemory，SDRAM)。在一些实施例中，存储器107的、是易失性存储器的任何部分可符合JEDEC标准，其包括但不限于双倍数据速率(Double Data Rate，DDR)标准，例如，DDR3、DDR4和DDR5、或低功率DDR4(Low Power DDR4，LPDDR4)以及兴起的标准。
存储设备106可以存储任何合适的数据，诸如,由处理器108使用以提供计算机系统100的功能的数据。例如，与被执行的程序相关联的数据或由核心114A和114B访问的文件可以被存储在存储设备106中。因此，在一些实施例中，存储设备106可以存储由核心114A和114B执行或以其他方式使用的数据和/或指令序列。在各种实施例中，存储设备106可以存储持久性数据(例如，用户的文件或软件应用代码)，该持久性数据甚至在去往存储设备106的功率被移除之后也保持被存储。存储设备106可以专用于CPU 102，也可以与计算机系统100的其他设备(例如，另一个CPU或其他设备)共享。
在所描绘的实施例中，存储设备106包括存储设备控制器118和存储器116，该存储器包括可操作用于存储数据的四个存储器设备122A-122D，然而，存储设备可包括任何合适数量的存储器设备。存储器设备122A包括各自都可操作用于存储一个或多个比特的多个存储器单元。存储器设备122的单元可按任何合适的方式被布置，诸如，按行(例如，字线)和列(例如，比特线)，按三维结构，和/或按其他方式。在各种实施例中，单元可在逻辑上被分组为区块、块、子块、平面、字线、页、帧、字节、或其他合适的组。在各种实施例中，存储器设备122包括一个或多个NAND闪存存储器阵列。
存储器设备122A可包括上文列举的易失性或非易失性存储器中的任一者、或其他合适的存储器。在特定实施例中，存储器设备122A包括非易失性存储器，诸如，平面型或3DNAND闪存存储器。在特定实施例中，具有非易失性存储器的存储器设备122A可符合由电子器件联合工程委员会(Joint Electron Device Engineering Council，JEDEC)颁布的用于非易失性存储器的一个或多个标准，诸如，JESD218、JESD219、JESD220-1、JESD220C、JESD223C、JESD223-1、或其他合适的标准(本文中引用的JEDEC标准可在www.jedec.org处获得)。在特定实施例中，存储设备包括符合由JEDEC针对SDRAM存储器颁布的标准的一个或多个部分的NAND闪存存储器，该标准诸如，用于双倍数据速率(DDR)SDRAM的JESD79F、用于DDR2 SDRAM的JESD79-2F、用于DDR3 SDRAM的JESD79-3F、或用于DDR4 SDRAM的JESD79-4A(这些标准可在www.jedec.org处获得)。此类标准(和类似的标准)可被称为基于DDR的标准，并且实现此类标准的存储设备的通信接口可被称为基于DDR的接口。例如，包括NAND闪存存储器的存储设备106可接收具有符合基于DDR的标准的格式的命令，并且可将该命令转换为兼容存储设备106的NAND闪存存储器的一个或多个命令。类似地，存储设备106在将来自在NAND闪存存储器上执行的操作的结果传送到CPU 102之前可将该结果格式化为符合基于DDR的标准的格式。
在特定实施例中，存储器设备122是半导体封装。在各种实施例中，半导体封装可包括外壳，该外壳包括一个或多个半导体管芯(也称为芯片)(例如，存储器芯片123A-123D)。封装也可以包括用于连接到外部电路的接触引脚或引线。然而，封装仅是存储器设备122可以采用的一种示例形式，因为存储器设备可以是一个或多个存储器阵列和相关联的逻辑按任何合适的物理布置的任何合适的布置。例如，虽然单个物理封装可包括单个存储器设备122，但是多个存储器设备122可驻留在单个封装上，或者存储器122可跨多个封装而散布。
存储器116能以一种或多种不同的物理介质来具体化，诸如，电路板、管芯、盘驱动器、其他介质、或其任何组合(或与一个或多个封装的组合)。在特定实施例中，存储器116包括电路板，该电路板耦合到各自都包括半导体封装的多个存储器设备122。
在各种实施例中，存储设备106可包括任何合适类型的存储器，并且不限于存储器的特定的速度、技术或形状因子。例如，存储设备106可以是盘驱动器(诸如，固态驱动器)、闪存驱动器、与计算设备集成的存储器(例如，集成在计算设备的电路板上的存储器)、可被插入在存储器插槽中的存储器模块(例如，双列直插式存储器模块)、或其他类型的存储设备。此外，计算机系统100可包括多种不同类型的存储设备。存储设备106可包括用于使用任何合适的通信协议来与CPU存储器控制器112或I/O控制器110通信的任何合适的接口，合适的通信协议诸如，基于DDR的协议、PCI、PCIe、USB、SAS、SATA、FC、系统管理总线(SystemManagement Bus，SMBus)、或其他合适的协议。存储设备106还可包括用于根据任何合适的逻辑器件接口规范(诸如，NVMe、AHCI或其他合适的规范)来与CPU存储器控制器112或I/O控制器110通信的通信接口。在特定实施例中，存储设备106可包括各自都使用单独的协议来与CPU存储器控制器112和/或I/O控制器110通信的多个通信接口。
存储设备控制器118可包括用于(例如，经由CPU存储器控制器112或I/O控制器110)从CPU 102接收请求、使请求关于存储器116(或(一个或多个)存储器设备和/或其(一个或多个)存储器芯片)被执行、并且(例如，经由CPU存储器控制器112或I/O控制器110)将与请求相关联的数据提供给CPU 102的逻辑。控制器118还可以可操作用于检测和/或校正在存储器操作期间遇到的错误。在实施例中，控制器118还跟踪特定的单元(或单元的逻辑分组)已被写入的次数，以执行磨损均衡(wear leveling)和/或检测单元何时接近它们可被可靠地写入的所估计的次数。在执行磨损均衡时，存储设备控制器118可均等地在存储器116的存储器块之间分散写入操作，使得特定块不比其他块被写入更多次。在各种实施例中，控制器118还可监测存储设备106的各种特性(诸如，温度或电压)，并向CPU 102报告相关联的统计。存储设备控制器118可被实现在与存储器116相同的电路板或设备上，或可被实现在不同的电路板或设备上。例如，在一些环境中，存储设备控制器118可以是集中式存储控制器，该集中式存储控制器管理用于计算系统100的多个不同的存储器116(其各自可以是相同类型的存储器，或者可以具有不同的类型)的存储器操作(并且因此可将本文中描述的存储设备控制器功能提供给其被耦合到的存储器中的任何存储器)。
在各种实施例中，存储设备106还包括地址转译引擎120。在所描绘的实施例中，地址转译引擎120被示出为存储设备控制器118的部分，但是在各种实施例中，地址转译引擎120可与存储设备控制器118分开，并通信地耦合到存储设备控制器118。在各种实施例中，地址转译引擎120可被集成在与存储设备控制器118相同的芯片或封装上，或被集成在不同的芯片或封装上。
在各种实施例中，地址转译引擎120可包括用于存储并更新存储设备106的存储器116的逻辑地址空间(例如，对耦合到存储设备106的主机计算设备可见的地址空间)与物理地址空间(其可以或可以不向主机计算设备暴露)之间的映射的逻辑。逻辑地址空间可包括数据的多个逻辑组，这些逻辑组在物理上被存储在通过存储设备106的物理地址空间可寻址的存储器的对应的物理组上。物理地址空间的物理地址可包括标识存储设备106的物理存储器位置(例如，存储器116的存储器阵列内的位置)的任何合适的信息，诸如，物理存储器位置位于其上的存储器116的标识符、物理存储器位置位于其上的存储器设备122A的标识符、物理存储器位置的一个或多个页、物理存储器位置的一个或多个子块、物理存储器位置的一个或多个字线、物理存储器位置的一个或多个比特线、或其他合适的标识符、或其编码。
在各种实施例中，存储设备106还包括程序控制逻辑124，该程序控制逻辑124单独地或结合存储器设备控制器126可操作用于控制在数据被写入存储器116时执行的编程序列、在数据从存储器116被读取时执行的读取序列、或在数据从存储器116被擦除时的擦除序列。在各种实施例中，程序控制逻辑124可提供各种电压(或指示哪些电压应当被提供的信息)，执行错误校正，并执行其他合适的功能，各种电压在对数据的编程、读取和/或擦除期间被施加于存储器阵列的一个或多个存储器单元、字线、比特线、和/或其他部分。
在各种实施例中，程序控制逻辑124可与存储设备控制器118被集成在相同的芯片上，或被集成在不同的芯片上。在所描绘的实施例中，程序控制逻辑124被示出为存储设备控制器118的部分，但是在各种实施例中，程序控制逻辑124的全部或部分可与存储设备控制器118分开，并通信地耦合到存储设备控制器118。例如，程序控制逻辑124的全部或部分可位于与存储器116和/或存储器设备122A-122D相同的封装或芯片上。
在一些实施例中，系统100的元件中的所有元件或一些元件驻留同一电路板(例如，主板)上(或耦合到同一电路板(诸如，主板))。在各种实施例中，元件之间可能存在任何合适的分区。例如，CPU 102中描绘的元件可位于单个管芯上(即，片上)或位于封装上，或者CPU 102的元件中的任何元件都可位于片外或封装外。类似地，存储设备106中描述的元件可位于单个芯片或多个芯片上。在各种实施例中，存储设备106和主机计算设备(例如，CPU102)可位于同一电路板或同一设备上，并且在其他实施例中，存储设备106和主机计算设备可位于不同的电路板或设备上。
系统100的组件能以任何合适的方式耦合在一起。例如，总线可以将组件中的任何组件耦合在一起。总线可包括任何已知的互连，诸如，多点分支(multi-drop)总线、网状互连、环形互连、点到点互连、串行互连、并行总线、一致性(例如，缓存一致性)总线、分层协议体系结构、差分总线和射击收发器逻辑(Gunning transceiver logic，GTL)总线。在各种实施例中，集成I/O子系统包括系统100的各种组件(诸如，核心114、一个或多个CPU存储器控制器112、I/O控制器110、集成I/O设备、直接存储器存取(direct memory access,DMA)逻辑(未示出)等)之间的点到点复用逻辑。在各种实施例中，计算机系统100的组件可以通过一个或多个网络被耦合在一起，这一个或多个网络包括任何数量的介于中间的网络节点(诸如，路由器、交换机或其他计算设备)。例如，主机计算设备(例如，CPU 102)和存储设备106可以通过网络被通信地耦合。
尽管未描绘，但是系统100可使用电池和/或电源插座连接器和相关联的系统来接收功率，使用显示器来输出由CPU 102提供的数据，或使用网络接口，该网络接口允许CPU102通过网络进行通信。在各种实施例中，电池、电源插座连接器、显示器和/或网络接口可以通信地耦合到CPU 102。可以使用其他功率源，诸如，可再生能源(例如，太阳能功率或基于运动的功率)。
图2图示根据某些实施例的NAND闪存存储器阵列200的示例部分。在各种实施例中，存储器设备122包括在逻辑上按行和列布置的存储器单元的阵列200。逻辑行的存储器单元典型地连接到相同的访问线(通常被称为字线)，而逻辑列的存储器单元典型地被选择性地连接到相同的数据线(通常被称为比特线)。在一些实施例中，单个访问线可与存储器单元的多于一个的逻辑行相关联，并且单个数据线可与多于一个的逻辑列相关联。阵列的存储器单元能够被编程为至少两种数据状态(即，编程级别)中的一种。
存储器阵列200包括访问线(诸如，字线2020至202N)以及数据线(诸如，比特线2040至204M)。在一些实施例中，字线202能以多对一(many-to-one)关系被连接到全局访问线(例如，全局字线)。
存储器阵列200可按行(每个行与字线202对应)和列(每个列与比特线204对应)布置。每个列可包括串联连接的存储器单元的串，诸如，NAND串2060至206M中的一个。每个NAND串206可连接到(例如，选择性地连接到)共同的源216，并且可包括多个存储器单元。例如，NAND串2060包括存储器单元2080至208N。存储器单元208表示用于数据的存储的非易失性存储器单元。每个NAND串206的存储器单元208可被串联地连接在选择晶体管210(例如，场效应晶体管)与选择晶体管212(例如，场效应晶体管)之间，选择晶体管210诸如(例如各自可以是源极选择晶体管的)选择晶体管2100至210M中的一个，选择晶体管212诸如(例如，各自可以是漏极选择晶体管的)选择晶体管2120至212M中的一个。选择晶体管2100至210M可被共同连接到选择线214或选择栅源(select gate source，SGS)(诸如，源极选择线)，并且选择晶体管2120至212M可被共同连接到选择线215或选择栅漏(select gate drain，SGD)(诸如，漏极选择线)。在特定实施例中，SGD可被耦合到整个子块的漏极选择晶体管(并且每个子块可具有其自身的漏极选择线)，而SGS可被耦合到整个块的源极选择晶体管(并且每个块可具有其自身的源极选择线)。
每个选择晶体管210的源极可被连接到共同的源极线(SRC)216。每个选择晶体管210的漏极可被连接到对应的NAND串206的存储器单元2080。例如，选择晶体管2100的漏极可被连接到对应的NAND串2060的存储器单元2080。因此，每个选择晶体管210可被配置成用于选择性地将对应的NAND串206耦合到共同的源216。每个选择晶体管210的控制栅极可被连接到选择线214。
每个选择晶体管212的漏极可被连接到用于对应的NAND串206的比特线204。例如，选择晶体管2120的漏极可被连接到用于对应的NAND串2060的比特线2040。每个选择晶体管212的源极可被连接到对应的NAND串206的存储器单元。例如，选择晶体管2120的源极可被连接到对应的NAND串2060的存储器单元208N。因此，每个选择晶体管212可被配置成用于选择性地将对应的NAND串206连接到对应的比特线204。每个选择晶体管212的控制栅极可被连接到选择线SGD 215。
图2中的存储器阵列可以是准二维存储器阵列，并且可具有总体上平面的结构，例如，其中共同的源216、NAND串206和比特线204在基本上平行的平面上延伸。替代地，图2中的存储器阵列可以是三维存储器阵列，例如，其中NAND串206可以基本上垂直于包含共同的源SRC 216的平面且基本上垂直于包含比特线204的平面(其可以基本上平行于包含共同的源216的平面)而延伸。
存储器单元208的典型构造包括数据存储结构234(例如，浮置栅极、电荷阱等)和控制栅极236，该数据存储结构234(例如，通过阈值电压的变化)维持单元的数据状态。在一些情况下，存储器单元208可进一步具有所限定的源极230和所限定的漏极232。存储器单元208使其控制栅极236连接到字线202(并且在一些情况下，形成字线202)。
存储器单元208的列是被选择性地连接到给定的比特线204的一个或多个NAND串206。存储器单元208的行是被共同连接到给定的字线202的存储器单元。存储器单元208的行可以但不必包括被共同连接到给定的字线202的所有存储器单元208。存储器单元208的行经常可被划分为存储器单元208的一组或多组物理页，并且存储器单元208的物理页经常包括被共同连接到给定的字线202的每隔一个存储器单元208。例如，被共同连接到字线202N且被选择性地连接到偶数编号的比特线204(例如，比特线2040、2042、2044等)的存储器单元208可以是存储器单元208的一个物理页(例如，偶数编号的存储器单元)，而被共同连接到字线202N且被选择性地连接到奇数编号的比特线204(例如，比特线2041、2043、2045等)的存储器单元208可以是存储器单元208的另一物理页(例如，奇数编号的存储器单元)。尽管在图2中未明确地描绘比特线2043-2045，但是通过附图显而易见的是，存储器单元200的阵列的比特线204可从比特线2040至比特线204M被连续地编号。被共同连接到给定的字线202的存储器单元208的其他分组也可限定存储器单元208的物理页。对于某些存储器设备，被共同连接到给定的字线的所有存储器单元可被视为物理页。对于特定的存储器设备，被共同连接到给定的字线的特定子块的所有存储器单元可被视为物理页。例如，被耦合到子块中的特定字线的存储器单元可包括第一物理页，被耦合到第二子块中的特定字线的存储器单元可包括第二物理页，以此类推。来自物理页的每个存储器单元的比特可被视为逻辑页。因此，单个物理页可存储多个逻辑页(例如，TLC方案可在单个物理页中存储三个逻辑页)。
在感测(例如，读取)所选择的(例如，目标)存储器单元的数据状态时，存储器单元响应于被施加于该存储器单元的控制栅极的特定的电压电平而被选择性地激活，同时从存储器单元到数据线以及到源的电流路径被建立，由此准许数据线与源之间的电流或缺乏电流指示存储器单元是否已响应于被施加于该存储器单元的控制栅极的特定电压电平而被激活。例如，对于NAND串2060的所选择的存储器单元208x+1的感测操作，感测电压(例如，读取电压或验证电压)可被施加于存储器单元208x+1的控制栅极，同时无论NAND串2060的存储器单元2080至208x和208x+2至208N的数据状态如何都足以激活那些存储器单元的电压电平被施加于那些存储器单元的控制栅极，并且同时足以激活选择晶体管2100和2120的电压电平被施加于那些晶体管的控制栅极。确定存储器单元208x+1是否响应于一个或多个感测电压被激活的感测操作可指示被存储在那个存储器单元中的数据状态的一个或多个比特。在各种实施例中，每个存储器单元208可根据SLC、MLC、TLC、QLC或其他编码方案被编程。每个单元的阈值电压(Vt)指示被存储在该单元中的数据。
虽然已针对特定类型的存储器阵列(例如，NAND闪存存储器阵列)描述了各种实施例，但是各种实施例的教导可同等地适用于任何类型的存储器阵列(例如，AND(“与”)阵列、NOR(“或非”)阵列等)，包括本文中记载的那些存储器阵列或类似的存储器阵列
图3图示根据某些实施例的NAND闪存存储器单元208内的比特的示例编码。在所描绘的实施例中，每个椭圆区域表示与在单元内被编码的值对应的阈值电压的范围。例如，在SLC编码方案中，较低阈值电压与比特值1对应，并且较高阈值电压与比特值0对应。作为另一示例，在MLC编码方案中，阈值电压的最低范围与“11”对应，阈值电压的下一最高范围与“01”对应，阈值电压的下一最高范围与“00”对应，并且阈值电压的最高范围与“10”对应。类似地，对于TLC编码方案(或者未示出的其他编码方案)，阈值电压的各种范围与在每个单元内被编码的比特的各种值对应。
编程级别可以指所描绘的椭圆区域中的一个椭圆区域。换言之，编程级别可与在编码方案中被使用的比特编码中的一个比特编码对应。一般而言，如果单元用于存储由最低电压区域表示的值，则该单元不必被编程(因为在其擦除状态下，它已经具有在最低电压区域中的阈值电压)。相应地，如本文中所使用，下一最低区域(例如，MLC方案的“01”或TLC方案的“011”)将被称为第一编程级别，下一区域(例如，MLC方案的“00”或TLC方案的“001”)将被称为第二编程级别，以此类推。在该术语命名下，MLC方案具有三个编程级别，TLC方案具有七个编程级别，并且QLC方案具有十五个编程级别。当数据(例如，一个或多个页)被写入存储器116时，多个单元可被编程为第一编程级别，多个单元可被编程为第二编程级别，以此类推。
图3中描绘的各种R电压值(例如，R1、R2、R3、……)表示当被耦合到字线的单元的值正在被读取时可被施加于那个字线的读取电压。当特定的读取电压被施加时，感测电路系统可基于由该感测电路系统经由单元的比特线感测到的电压或电流来确定该单元的阈值大于还是小于读取电压。虽然在图3中未示出，但是QLC编码方案可利用类似的方案，其中，十五个读取电压可被用于解析每个单元内的四个比特的值，其中，R1<R2<R3<…<R15。
所描绘的各种编程验证电压(MLC编程方案中的PV1-PV3、以及TLC编码方案中的PV1-PV7)表示在对单元的编程期间(例如，在编程验证操作期间)可被施加于该单元以确定该单元的阈值电压是否已达到其期望级别的编程验证电压。例如，在MLC编码方案中，如果单元要被编程为“01”(即，编程级别1)，则PV1可在验证过程期间被施加于该单元，并且如果感测电路系统确定了该单元的阈值电压大于PV1，则该单元被认为已通过编程。如果该单元的阈值电压小于PV1，则该单元被认为未通过编程，并且存储设备106可尝试提高该单元的阈值电压，或者允许该单元不通过，并且随后可在该单元上尝试错误校正。作为另一示例，如果该单元要被编程为“00”(即，编程级别2)，则PV2可在验证过程期间被施加于该单元，并且如果感测电路系统确定了该单元的阈值电压大于PV2，则该单元被认为已通过编程。类似地，如果该单元要被编程为“10”(即，编程级别3)，则PV3可在验证过程期间被施加于该单元。任何合适的编程验证电压可被用于编码方案中的任何编码方案。在特定实施例中并且如所描绘，编程验证电压可被设置为处于对应的阈值电压范围开始处或靠近对应的阈值电压范围的开始的值。在各种实施例中，在编程验证电压与对应的读取级别电压之间可存在某个裕度，以允许随时间推移的略微的阈值电压跌落并改善感测准确度。例如，附图描绘了R1与PV1之间的裕度，R2与PV2之间的裕度，以此类推。
在特定实施例中，单元一次可被编程一个或多个页(例如，逻辑页)，其中，页被存储在耦合到同一字线的单元的组(例如，物理页)中。例如，被编程的单元的组可由特定的字线和特定的子块来标识。单元的组可存储一个数据页(如果单元根据SLC方案进行编码)或多个数据页(如果单元根据MLC、TLC、QLC或其他多级编码方案进行编码)。
图4描绘根据某些实施例的被布置为多个子块(子块404A-404N)的存储器阵列的存储器单元。在特定实施例中，芯片123的阵列200的存储器单元可被布置为子块和块。作为示例，子块可包括多个串联的串，并且块可包括多个子块。在各种实施例中，(由源栅选择信号SGS控制的)源极选择线由块的每个串联的串共享，并且特定子块的每个串联的串与具有其自身的漏极选择线的每个子块共享(由漏栅选择信号SGD控制的)漏极选择线。
在特定实施例中，子块可针对该子块的每个字线可包含存储器的单个物理页(在其他实施例中，子块针对每个字线可包含存储器的多个物理页)。因此，存储器的块可被划分为大量物理页。如上文所描述，逻辑页可以是包含与物理页中的单元的数量相等数量的比特的编程或读取的单元。在每单元存储一个比特的存储器(例如,SLC存储器)中，一个物理页存储数据的一个逻辑页。在每单元存储两个比特的存储器(例如,MLC存储器)中，物理页存储两个逻辑页。
图5图示NAND闪存存储器阵列(诸如，与图2的阵列200类似的阵列的堆叠)的片(tile)500的示例透视视图。存储器块的片包括若干存储器块，例如，200个块，其中，每个块由存储器单元页的堆叠(例如，32层堆叠)组成。每个存储器单元块502包括字线堆叠，每个堆叠包括多个字线202以及多个层间电介质/层间电介质层505。根据一个实施例，字线202以交替方式被插入在层间电介质505之间(共同成为字线堆叠508)。字线202是可被包括在NAND 3D存储器阵列(诸如，与图2对应的NAND 3D存储器阵列)中的多个字线(例如，32个字线或更多)的简化表示。字线202中的至少一些可与图2的字线202对应。根据一个实施例，字线202是导电层，诸如，硅层或多晶硅层。根据一个实施例，层间电介质505是可被用于将字线202分开的多个电介质层的简化表示。根据一个实施例，层间电介质505可包括氧化物层。仍然参考图5，在所示实施例中，片500进一步包括基本上垂直于字线202或块502延伸的比特线204a和接触结构204b。
图5的片500由衬底结构522利用涵盖所示的片500的绝缘层(未示出)来支撑。绝缘层可由绝缘材料形成，该绝缘材料诸如接合电介质层，具有预定厚度，并且例如包括例如以下至少一个：SiO、SiN、SiCN、SiOC、SiON和SiOCN。
片500位于衬底结构或衬底522上，该衬底结构或衬底522诸如硅衬底，其包括其中的控制电路系统(未示出)，诸如，包括晶体管、行解码器、页缓冲器等的控制电路系统。柱513被设置以穿透堆叠并限定沟道CH。第一接触结构514a将比特线204a连接到相应的沟道CH，并且因此将比特线204a耦合到由沟道CH限定的对应的存储器单元208。存储器单元208可与图2的存储器单元208对应。比特线204a可与图2的比特线204对应。如图所示，第二接触结构514b被配置成用于将信号施加于字线202，并且被连接到接触结构204b。第三接触结构514c被配置成用于将接触结构(其中的一个被示出)204c直接连接到衬底结构522内的控制电路系统。衬底结构522的控制电路系统可包括例如存储器分区控制器(诸如，图2的存储器分区控制器210)、比特线控制逻辑(诸如，图2的比特线控制逻辑216)、以及字线控制逻辑(诸如，图2的字线控制逻辑214)。跨多个块207、在Y方向上延伸的、且包括耦合到对应的比特线的对应的沟道区段的字线202的每一行会限定存储器阵列200，并且可与存储器阵列(诸如，图2的存储器阵列200)对应。
如图5中所示，字线202可被设置成在X方向上形成阶梯525，并在Y方向上形成阶梯(未示出)。预定区域(包括字线202的端部部分)可由台阶暴露。在这些区域中，字线202可被连接到第一接触结构514a。字线202可被设置成在预定单元中被分离区域在Y方向上分开。字线202可构成分离区域的对之间的单个存储器块，但是存储器块的范围不限于此。
层间电介质505可被设置在字线202之间。与字线202类似，层间电介质505可在Y方向和Z方向这两个方向上彼此间隔开。层间电介质505可包括绝缘材料，诸如，氧化硅或氮化硅。沟道CH可彼此间隔开，同时在Y方向上形成行并在Z方向形成列。在示例实施例中，沟道CH可被设置成形成晶格图案，或者可在一个方向上以蜿蜒方式被设置。沟道CH中的每个沟道可具有柱形形状，并且可具有倾斜的侧表面，该倾斜的侧表面随着沟道靠近衬底结构522而变得更窄。
沟道区域524可限定沟道CH中的每个沟道。在沟道CH中的每个沟道中，沟道区域524可被形成为具有环形形状。然而，在其他示例实施例中，沟道区域524可被形成为具有圆形形状或棱柱形状。沟道区域524可被连接到衬底结构522上方的外延层528。沟道区域524可包括半导体材料，诸如，多晶硅或单晶硅。半导体材料可以是未经掺杂的材料或包含p型杂质或n型杂质的材料。
栅极电介质层526可被设置在字线202与沟道区域524之间。虽然未详细地图示，但是栅极电介质层526可包括从沟道区域524顺序地堆叠的隧穿层、电荷储存层和阻挡层。隧穿层可被配置成用于将电荷隧穿到电荷储存层，并且可包括例如氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、或其组合。电荷储存层可以是电荷陷捕层或浮置栅极导电层。阻挡层可包括氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、高k电介质材料、或其组合。
作为用于形成至衬底结构522的电气连接的互连结构的第一接触结构514a、第二接触结构514b和第三接触结构514c、比特线204a、以及接触结构204b和204c可包括导电材料。互连结构可包括例如钨(W)、铝(Al)、铜(Cu)、氮化钨(WN)、氮化钽(TaN)、氮化钛(TiN)、或其组合。接触结构中的每个接触结构可具有圆柱形形状。在示例实施例中，第一接触结构和第二接触结构中的每个接触结构可具有倾斜的侧表面，该倾斜的侧表面随着接触结构靠近衬底结构522而变得更窄。
现在参考图6A-图6C，图6A-图6C示出与图5的块中的一个块可比较的3D NAND块602的连续的侧视截面图，这些连续的视图与块602在经受根据当前技术状况的接触结构形成工艺以允许在块602的比特线(未示出)与下方导电层之间创建互连时的连续配置对应。在图6A-图6C中的相似组件将利用与图5中的附图标记相比相似的附图标记来引用。块602包括字线堆叠，该字线堆叠包括多个字线202和多个层间电介质505。虽然图6A-图6C的块502示出比在图5中示出的字线和层间电介质的那些层更多的层，但是要理解，图5和图6A-图6C两者(以及稍后将描述的图7A-图7E)中的堆叠的描绘仅是示意性描绘，并且在3D NAND产品中实现的堆叠可具有任何数量的字线，诸如，多达约160个或甚至更多的字线。图6A-图6C进一步示出用于允许后续形成第一接触结构514a、第二接触结构514b、第三接触结构514c、衬底结构522和阶梯525的、可与上文关于图5所描述的其对等物类似或对应的以下组件：柱513、通孔615a、615b和615c。块602进一步示出附加的停止层610，作为示例，这些附加的停止层610可被设于字线202和层间电介质505的堆叠组之间。提供绝缘层612以覆盖阶梯525。绝缘层612可包封阶梯525，并且可例如包括接合电介质层，该接合电介质层具有预定厚度，并且例如包括例如以下至少一个：SiO、SiN、SiCN、SiOC、SiON和SiOCN。绝缘层612例如可包括二氧化硅或任何其他合适的第二蚀刻停止层。
现在将引用根据技术现状的在字线202的形成阶梯525的多个部分处形成至字线202的互连的方式以及形成至衬底522(并因此至其中的控制电路系统——未示出)的互连的方式。虽然在下文的多个实例中将会将字线称为由多晶硅材料制成并将层间电介质称为由氧化物材料制成，但是会理解，如上文关于图5所述，实施例不限于此，并且在其范围内包括提供由导电材料制成的字线以及由绝缘材料制成的层间电介质层。
如在图6A-图6C中所见，3D NAND块602或堆叠可包括字线和层间电介质的交替层，其中，需要接触结构514b和514c(图5)，以便一方面在字线202与衬底522之间提供互连，另一方面在字线202与对应的比特线(在图6A-图6C中未示出)之间提供互连。互连(包括接触结构514b和514c)可通过以下步骤来创建：首先创建用于通孔615b和615c的光刻图案，向下蚀刻通孔到下方的对应的导电层，并且此后用导电材料填充通孔615b和615c以实现诸如图5中示出的那些接触结构之类的接触结构514b和514c。为了一直向下蚀刻通孔到每个对应的导电层，初始阶段可涉及蚀刻通孔615b和615c(即，用于向下延伸到阶梯并且可能也延伸到衬底结构的通孔)以在第一蚀刻停止层614(诸如，包括氮化物的第一蚀刻停止层614)处停止。
在图6A中示出该初始阶段。该蚀刻被控制以仅移除绝缘层612的材料，并且因此具有对绝缘层612的高选择比，同时在第一蚀刻停止层处停止，使得每个通孔在如图所示到达第一蚀刻停止层614时停止。
如图6B中所示的、根据技术现状的、用于一方面在字线与衬底522之间形成互连且另一方面在字线与比特线之间形成互连的后续阶段是蚀刻工艺，该蚀刻工艺蚀刻第一蚀刻停止层并因此具有对第一蚀刻停止层的高选择比，使得它可在下方的第二蚀刻停止层616处停止，该第二蚀刻停止层616诸如包括氧化物的第二蚀刻停止层616。
回想一下，两种材料之间的蚀刻选择比被定义为针对在完全相同的等离子体条件下的给定蚀刻工艺在这两种材料的蚀刻速率之间的比率。高选择比通常是在蚀刻中提及，并且与化学上不同的材料之间或经蚀刻的层与下方的层之间的高蚀刻速率比率相关。在当前情况下，理想地，在第一蚀刻停止层的材料与第二蚀刻停止层之间的材料之间的足够高的选择比会被称为第一蚀刻停止层与第二蚀刻停止层之间的高蚀刻速率比率，其进而会意味着第一蚀刻停止层会被蚀刻，但是第二蚀刻停止层在理想情况下会充当蚀刻停止层。
下一代3D NAND存储器设备呈现出更多层(字线和层间电介质的更多堆叠)，并因此呈现出比其前代的深度更大的深度。如今的氧化物-多晶硅-氧化物-多晶硅(oxide-poly-oxide-poly，OPOP)阶梯(与图5的电介质层502、字线202、电介质层505、字线202对应)对于接触结构要求具有仅约35nm的最大深度的通孔，并且不是随字线层和深度按比例放大而可缩放。较新世代的3D NAND器件当前与其前代相比呈现多48层以及约4.5微米的更深的深度。较新世代器件中的通孔的达成可从约200nm一直到13微米，并且下一代器件可要求甚至更深的通孔。然而，随着器件深度增加，针对蚀刻第一蚀刻停止层平衡蚀刻速率和蚀刻选择比(如上文所定义)对于任何给定的通孔变得具有挑战性。首先，较浅的通孔倾向于允许下方的层的较快的蚀刻，而较深的通孔倾向于呈现出下方的层的较慢的蚀刻。这是蚀刻速率是因子的情况。此外，在涉及变化深度的通孔的情况下，深度变化可具有对蚀刻结果的影响，如同例如具有图6A-图6C中的通孔或通孔615b或615c的情况，如例如在图6B中所示。基于所涉及的蚀刻工艺的蚀刻选择比，由于在阶梯525的顶部区域处的较快的蚀刻速率，朝向该顶部区域的通孔615a会呈现出过蚀刻，并且潜在地甚至延伸超出第一蚀刻停止层(因为选择比不是完美的)，或者(按计划)在第二蚀刻停止层616处停止，而朝向阶梯的底部区域(最接近衬底522)的通孔615b可能不按计划穿通第一蚀刻停止层(因为深度是影响蚀刻速率的因子)，并且在这些通孔的底部处留下剩余的第一蚀刻停止层材料(诸如，氮化物)。在阶梯的顶部区域下方以及在阶梯的可按计划落下通孔的底部区域上方存在中间区域。如上文所暗示，后者会是由于第一蚀刻停止层在该底部区域处的较慢的蚀刻速率、以及难以在第一蚀刻停止层与第二蚀刻停止层之间具有完美的蚀刻选择比。可通过接触蚀刻工艺改进来寻求实现对随着器件深度增加而来的上述穿通的变化的缓解。然而，此类改进会要求通孔中的大于10-15:1的氮化物相对于氧化物的选择比，该选择比可能难以实现。
在当前说明书的上下文中，关于阶梯和阶梯式蚀刻停止层的描述，“顶部”是指阵列的最远离衬底的区域，“底部”是指阵列的最接近衬底的区域，A在B“下方”是指在A比B更接近衬底的情况下A相对于B的位置，并且A在B“上方”是指在A比B更远离衬底的情况下A相对于B的位置。
使用蚀刻剂足够久地蚀刻第一蚀刻停止层以朝向阶梯的更接近衬底的区域来穿通第一蚀刻停止层会导致对第二蚀刻停止层的朝向阶梯的更远离衬底的区域的非计划的蚀刻，并且这会是由于朝向阶梯的该后者区域的较快的蚀刻速率、以及由于难以实现计划用于第一蚀刻停止层的蚀刻的完美的选择比。因此，对于具有较长阶梯的较深的3D NAND器件，具有给定的蚀刻选择比的给定的蚀刻工艺可导致从3D NAND阶梯的一端到另一端的显著的通孔深度变化，并导致上方区域(最远离衬底522的区域)中的过蚀刻以及在相反区域(最接近衬底522的区域)中的寻求被蚀刻的未蚀刻/剩余的材料。
现在参考图6C，用于穿通第二蚀刻停止层616(氧化物)的进一步的蚀刻工艺可继续过蚀刻。用于穿通第二蚀刻停止层616的蚀刻工艺用于允许通孔616b接触字线。然而，过蚀刻会使一些通孔击穿氧化物，并且潜在地穿通一些字线而到下方的字线上从而创建字线到字线桥618，通过蚀刻穿过字线中的一些字线而在字线中创建凹陷620，或者由于对于较深通孔的不同的蚀刻速率而未能成功穿通接近衬底的区域中的第一蚀刻停止层。取决于器件的深度，过蚀刻的量可以是显著的，例如，高达约500％的过蚀刻。如由图6A-图6C的示例所展示，技术现状难以可靠地穿通第一蚀刻停止层并在下方的第二蚀刻停止层上结束，并且难以可靠地蚀刻第二蚀刻停止层而不穿通字线。
从理论上说，一个或多个通孔要由导电材料(诸如，钨或多晶硅)填充，以为字线和衬底内的控制电路系统(诸如，CMOS逻辑)提供互连来驱动阵列。然而，如图6C的示例所暗示，鉴于与上述过蚀刻区域和欠蚀刻区域有关的问题，提供此类互连不会是可行的。图6B和图6C展示这样的事实：跨3D NAND块阶梯的深度的第一蚀刻停止层膜厚度变化会引起针对蚀刻实际上最终在字线上停止以进行接触结构形成的第一蚀刻停止层穿透挑战。
随着技术朝向下一代3D NAND器件进展，用于提供通孔的接触蚀刻可能需要覆盖与当前阶梯式结构相比至少多48层、以及至少4.5微米的深度增加。这引入了去除氮化物蚀刻停止膜但保持对下方的氧化物层的高选择比的挑战。
要注意，本文中提及的蚀刻工艺可以是湿法的或干法的，其中，湿法蚀刻典型地提供比干法蚀刻更高的选择比。
根据实施例，替代于包括在字线阶梯上的第二蚀刻停止层上的第一蚀刻停止层的双层结构，提供夹芯式(sandwich)蚀刻停止层。夹芯式蚀刻停止层包括至少三个蚀刻停止层：由相同或类似的蚀刻停止层材料(诸如，电介质，例如，氮化物)制成的第一蚀刻停止层和第三蚀刻停止层；以及夹在第一蚀刻停止层与第三蚀刻停止层之间的第二蚀刻停止层，该第二蚀刻停止层由与第一蚀刻停止层和第三蚀刻停止层的材料不同的蚀刻停止层材料(诸如，氧化物)制成。第一蚀刻停止层的材料和第二蚀刻停止层的材料可以相同或类似，体现在当被暴露于相同的蚀刻工艺时它们的蚀刻行为会是完全相同的。在下文中，第一蚀刻停止层的材料和第二蚀刻停止层的材料可被称为第一材料，但是要理解，只要这些材料在被暴露于相同的蚀刻工艺时以类似方式表现，这些材料就可潜在地具有不同的化学组分。第三蚀刻停止层的材料(第二材料)可与第一材料不同，体现在一个蚀刻工艺可在第一材料与第二材料之间呈现出高选择比。根据一个实施例，第一材料是氮化物材料，并且第二材料是氧化材料，夹芯结构因此呈现氮化物-氧化物-氮化物(nitride-oxide-nitride，NON)配置。根据一个实施例，该NON配置会上覆在第四蚀刻停止层(诸如，由氧化物制成的第四蚀刻停止层)上，从而形成NONO蚀刻停止层。
第二氧化物层充当用于预切割第一蚀刻停止层的蚀刻停止层，并且第三氧化物层充当用于深字线蚀刻的蚀刻停止层。夹芯式蚀刻停止层的厚度可基于应用需求和正被使用的蚀刻工艺而被确定。
在图7A-图7E中示出夹芯式蚀刻停止层的实施例。
现在参考图7A-图7E，图7A-图7E示出与图6A-图6C的块602可比较的3D NAND块702的连续的侧视截面图，这些连续的视图与块702在经受根据一些实施例的接触结构形成工艺以允许在块702的比特线(未示出)与下方导电层之间创建互连时的连续配置对应。在图7A-图7E中的相似组件将利用与图6A-图6C中的附图标记相比相似的附图标记来引用。与上文在图6A-图6C的上下文中描述的配置类似，块702包括字线堆叠，该字线堆叠包括多个字线202和多个层间电介质505。图7A-图7E进一步示出用于允许后续形成第一接触结构514a、第二接触结构514b、第三接触结构514c、衬底结构522、阶梯525和绝缘层612的、可与上文关于图6A-图6C和图5所描述的其对等物类似或对应的以下组件：柱513、一个或多个通孔615a、615b和615c。块702进一步示出附加的停止层610，作为示例，这些附加的停止层610可被设于字线202和层间电介质505的堆叠组之间。
如图7A中所示，替代于包括在字线阶梯上的第二蚀刻停止层616上的第一蚀刻停止层614的双层结构，提供夹芯式蚀刻停止层730。夹芯式层可不仅覆盖所示的阶梯，而且还覆盖所示的衬底处的底部SGD连接、以及还覆盖在柱上方的区域处的SGS连接(未示出)。夹芯式蚀刻停止层730包括至少三个蚀刻停止层：由相同或类似的蚀刻停止层材料(诸如，电介质，例如，氮化物)制成的第一蚀刻停止层734和第三蚀刻停止层738；以及夹在第一蚀刻停止层与第三蚀刻停止层之间的第二蚀刻停止层736，该第二蚀刻停止层736由与第一蚀刻停止层和第三蚀刻停止层的材料不同的蚀刻停止层材料(诸如，氧化物)制成。第一蚀刻停止层734的材料和第三蚀刻停止层738的材料可以相同或类似，体现在当被暴露于相同的蚀刻工艺时它们的蚀刻行为会是完全相同的。在下文中，第一蚀刻停止层的材料和第二蚀刻停止层的材料可被称为第一材料，但是要理解，只要这些材料在被暴露于相同的蚀刻工艺时以类似方式表现，这些材料就可潜在地具有不同的化学组分。第三蚀刻停止层736的材料(第二材料)可与第一材料不同，体现在一个蚀刻工艺可在第一材料与第二材料之间呈现出高选择比。根据一个实施例，第一材料是氮化物材料，并且第二材料是氧化材料，夹芯结构因此呈现氮化物-氧化物-氮化物(NON)配置。
因此，图7A示出诸如通过沉积来提供夹芯式蚀刻停止层730和至少一个字线阶梯525。提供夹芯式蚀刻停止层730允许在通过蚀刻进行接触通孔/沟槽形成之前朝向阶梯525的较低区域(阶梯的较靠近衬底522的区域)预切割第一蚀刻停止层734。该预切割有利地帮助针对作为示例如图6B和图6C中所示的呈现出显著的足够深的深度以导致蚀刻停止层穿通变化的字线阶梯缓解蚀刻速率和蚀刻选择比影响。该缓解部分地由于预切割实际上会在阶梯的较低的区域处呈现较薄的蚀刻停止层并在阶梯的较高区域(最远离衬底522)处呈现较厚的蚀刻停止层而发生，在这种情况下，基本上补偿了由接触通孔/沟槽深度中的变化导致的蚀刻变化。
现在参考图7B，可将光阻剂PR沉积到字线阶梯的预定数量N个台阶上方的块702上，从而腾出字线阶梯的预定数量M个台阶。预定数量N和M可例如基于蚀刻性能和/或基于针对给定工艺表明过蚀刻和欠蚀刻的潜在区域的蚀刻仿真来凭经验确定，如下文将关于图8和图9更详细地所解释。
现在参考图7C，通过使用具有对第一材料的高选择比的蚀刻工艺对第一蚀刻停止层执行预切割，以在字线阶梯的较低区域处的字线阶梯的数量M个台阶上去除第一蚀刻停止层，该蚀刻优选地是湿法蚀刻，但是干法蚀刻也是可能的。该预切割导致第二蚀刻停止层736向PR下方的数量M个台阶的暴露。第二蚀刻停止层的优势在于，它向对于第一蚀刻停止层的第一材料具有高度选择性的蚀刻剂提供蚀刻停止，以此方式，提供了对于较深的通孔区域中的预切割的更多控制。
现在参考图7D，PR可被去除，绝缘材料被沉积在块702上，并且具有对绝缘材料的高选择比的蚀刻被执行以形成通孔615b和615c。如图所示，由于该预切割，数量M个通孔645b以及可能的通孔615c将在阶梯525的较低区域处的第二蚀刻停止层736处停止，而数量N个沟槽615b将在阶梯525的较高区域处的第一蚀刻停止层734处停止。如可在图7D中所见，提供夹芯式停止层730和后续的预切割允许蚀刻停止层(其可由多个蚀刻停止层制成)基于通孔的深度对于沿对应的导电层向下的通孔的后续蚀刻呈现不同的厚度。较深的M个通孔可呈现较薄的蚀刻停止层(在所示实施例中，借助于预切割而包括第二蚀刻停止层736和第三蚀刻停止层738)，并且较浅的N个通孔可呈现包括夹芯式蚀刻停止层730的较厚的蚀刻停止层。蚀刻停止层的厚度的变化用于基于通孔深度来缓解过蚀刻或欠蚀刻。在此刻也可使用相同的蚀刻、或在不同时间使用不同的蚀刻来提供通孔615a。
在图7D之后，如图7E中所见，可执行后续蚀刻，该后续蚀刻具有对第一材料和第二材料两者以及层间电介质层505的层间电介质材料的高选择比、以及对字线的材料(诸如，多晶硅)的低选择比。以此方式，后续蚀刻会是：(1)对于M个通孔，蚀刻穿过夹层式蚀刻停止层以及第一蚀刻停止层的第一材料和第二蚀刻停止层的第二材料两者、第三蚀刻停止层的第一材料、以及层505的电介质材料，以到达导电层(诸如，字线)；以及(2)对于N个通孔，蚀刻穿过第二蚀刻停止层的第二材料、第三蚀刻停止层的第一材料和层505的电介质材料以达到导电层(诸如，字线)。以此方式，由于跨通孔深度的蚀刻速率和选择比变化，具有较慢的蚀刻速率的较深的通孔会呈现要蚀刻穿过的较薄的蚀刻停止层(缓解较深的通孔处的欠蚀刻)，而具有较快的蚀刻速率的较浅的通孔会呈现要蚀刻穿过的较厚的蚀刻停止层(缓解较浅的通孔处的过蚀刻)。M个和N个区域中的蚀刻停止层的预切割和产生的厚度变化可基于通孔深度基本上自动抵消蚀刻变化，从而导致通孔的更可靠的形成，以提供3D NAND结构中的接触结构514a、514b和514c。
通孔随后可根据已知方法用导电材料填充，以提供导电结构514a、514b和514c，诸如，图5中示出的那些。
根据实施例，夹芯式蚀刻停止层的至少三个停止层(诸如，三个分层的蚀刻停止层730)可包括多个层，诸如例如，由第一材料制成的第一、第三、第五一直到最大奇数编号的蚀刻停止层、以及由第二材料制成的第二、第四、第六一直到最大的偶数编号的蚀刻停止层，该最大的偶数编号小于最大的奇数编号。对蚀刻停止层的该分层方式随后可被用于覆盖3D NAND块的阶梯。此后，可提供第一PR以覆盖阶梯上的第一数量的台阶以蚀刻掉第一蚀刻停止层，可提供第二PR以覆盖大于第一数量的第二数量的台阶以蚀刻掉第二蚀刻停止层和第三蚀刻停止层(通过单个蚀刻过程或通过两个连续的蚀刻过程)，并且以此类推，以此方式，实现了在通孔形成以获得接触结构之前具有从阶梯的底部区域到阶梯的顶部区域的连续减小的厚度的蚀刻停止层。根据一些实施例，对于第一材料的每数量x个蚀刻停止层，可提供x-1个PR和至少x-1个蚀刻过程。
图8示出图形800，该图形800与(如在纵轴上测量的)剩余的氮化物相对于在与块602/702类似的块中具有至少120个字线(在横轴上示出)的3D NAND器件的字线数量的双变量拟合对应。具体而言，上部的图形802具有按白色圆圈形式的一直到字线40的数据点、以及此后的灰色圆圈，并且下部的图形804具有按照黑色圆圈形式一直到字线40的数据点、以及此后的灰色圆圈，针对图形802和804的灰色圆圈彼此对应，并且如图所示，图形802和804因此在字线60周围合并。图形804可通过仿真方式获得，并且图形802可通过仿真方式或凭经验获得。要注意，图形800中的字线编号从所讨论的3D NAND存储器块的阶梯式结构的底部开始计数，其中字线0与块内最深的字线对应，并且字线120+与最靠近阶梯的顶部的字线对应(与最靠近器件比特线的区域对应)。纵轴上的剩余的氮化物按照剩余的氮化物层的、按纳米计的厚度来衡量，并且描绘在用于去除氮化物停止层的蚀刻工艺之后在横轴上指示的每个字线上方剩余的氮化物的量的示例。具体而言，图形802示出针对在针对图6B(当前技术状况)中的示例描述的对蚀刻停止层的蚀刻工艺之后的字线数量绘制的剩余的氮化物，并且图形804示出针对在用于去除第一氮化物蚀刻停止层734的图7C中示出的蚀刻工艺之后的字线数量绘制的剩余的氮化物。
具体参考图形802，对于当前技术状况，由于跨通孔深度的蚀刻速率和选择比变化，在阶梯的底部区域处会存在更多剩余的氮化物，具有较慢的蚀刻速率的较深的通孔会呈现要蚀刻穿过的较薄的蚀刻停止层(缓解较深的通孔处的欠蚀刻)，而具有较快的蚀刻速率的较浅的通孔会呈现要蚀刻穿过的较厚的蚀刻停止层(缓解较浅的通孔处的过蚀刻)。较深的(较低的)区域会示出更多剩余的氮化物，而较浅的(较高的)区域会示出较少的剩余的氮化物。接下来参考图形804，在M个和N个区域中的蚀刻停止层的预切割(例如，如图7C中所示)和产生的厚度变化可基于通孔深度基本上自动抵消蚀刻变化，从而导致通孔的更可靠的形成，以提供3D NAND结构中的接触结构。
看向超出字线90附近的图形802和804的区域，我们可以看见剩余的氮化物的量的上升。该上升不能够通过产生自源自正被形成的深度变化的蚀刻结果变化的欠蚀刻现象来解释，而是取决于其他因子，诸如例如，朝向阶梯的顶部区域(在字线90周围上方)提供较小的(诸如，具有较小的着陆区域的)通孔，该较小的通孔典型地提供较慢的蚀刻速率。因此，图形800的值得注意的特征是该图形的从字线零到大约字线90的部分，该部分解释了如上文所解释的过蚀刻/欠蚀刻中的所解释的变化，如同与我们经由针对那些字线的着陆区域所期望的相同。由于台阶的受限的大小，针对较深的区域的着陆区域部分地受约束。
仍然参考图8，如上文针对不具有夹芯式蚀刻停止层的情况(图形802)和具有夹芯式蚀刻停止层的情况(图形804)所定义的剩余的氮化物针对从约字线40向上朝向字线120+的剩余的氮化物是基本上相同的。回想一下，根据一个实施例，图形804通过仿真来获得，该仿真可例如通过预测跨具有夹芯式NON蚀刻停止层的字线的剩余的氮化物分布来获得。
看图形804，有可能看到例如针对图6A-图6C的示例概括的过蚀刻/欠蚀刻问题的缓解对于从约字线零到在其处图形802和图形804发散的约字线40的较深的字线会是有益的。因此，往回参考图7B，根据一个实施例，光阻剂PR会被放置，以覆盖字线，一直到在其处一方面涉及单个氮化物层的氮化物蚀刻工艺(图形802)与另一方面涉及包括NON的夹芯式蚀刻停止层的氮化物蚀刻工艺(图形804)之间剩余的氮化物的量会发散的字线。后者发生在处于图8的示例中的处于约字线40处的情况下。因此，在图8的情况下，PR会从最顶部的字线向下提供到字线40。预切割随后会从字线零到字线40发生。
如由关于图8的数据点和图形的上述描述所暗示，提供光阻剂层PR可限定阶梯式结构的顶部区域，并且该顶部区域可由光阻剂限定为在其下当第一材料的假定的蚀刻工艺使阶梯蚀刻停止层被包括在第一蚀刻停止层中作为第一材料的单个层(这会与图形802被生成所基于的白色数据点对应)后剩余的第一材料的厚度高于阈值(在图8的情况下，高于与约75nm的剩余的氮化物的厚度对应的阈值)的字线(在图8的情况下，字线40)处结束。根据实施例，阈值可基于会基本上避免源自第一蚀刻工艺的欠蚀刻的第一材料的最大厚度。
根据一个实施例，在下方的蚀刻停止层上提供夹芯式蚀刻停止层，该下方的蚀刻停止层诸如覆盖3D NAND阶梯式结构的氧化物层(例如，层616)，夹芯式层包括NON层，该NON层包括在下方的氧化物层上方的氮化物2层、氧化物层和氮化物1层。利用在阶梯的浅区域上的光阻保护、针对阶梯的较深区域去除氮化物2。中间氧化物层在氮化物2正在被去除时充当蚀刻停止层，由此允许向下至字线的更受控且更可预测的后续蚀刻。
利用如针对在图7A-图7E中的示例所暗示的深字线氮化物2预切割，如在图8的示例中所见，从140nm(在图8中接近字线零的白色数据圆圈)到90nm(在图8中靠近字线零的黑色数据圆圈)，接触蚀刻后剩余的氮化物可减少，这显著地降低后续的氮化物穿透挑战。如图8中所暗示，可基于接触蚀刻后剩余的氮化物分布来定制氮化物2厚度和光阻剂覆盖区域。
图9示出根据实施例的形成存储器阵列的方法900。在操作902处，该方法包括：形成多个字线以在衬底上限定阶梯式结构。在操作904处，该方法包括：形成阶梯式蚀刻停止层。操作904包括操作904a和操作904b。操作904a包括：形成夹芯式蚀刻停止层，该夹芯式蚀刻停止层被设置在阶梯式结构上并包括由第一材料制成的第一蚀刻停止层和第三蚀刻停止层、以及被夹在第一蚀刻停止层与第三蚀刻停止层之间并且由第二材料制成的第二蚀刻停止层，该第二材料具有与第一材料的那些蚀刻属性不同的蚀刻属性。操作904b包括：蚀刻夹芯式蚀刻停止层，该蚀刻包括：去除第一蚀刻停止层以在阶梯的、在该阶梯的顶部区域下方的区域处形成预切割的蚀刻停止层，该预切割的蚀刻停止层包括第二蚀刻停止层和第三蚀刻停止层，该蚀刻进一步包括：在阶梯式结构的顶部区域处留下夹芯式蚀刻停止层，其中，阶梯式蚀刻停止层包括阶梯式蚀刻停止层和预切割的蚀刻停止层。在操作906处，该方法包括：在阶梯式蚀刻停止层上形成电介质层。在操作908处，该方法包括：蚀刻通孔穿过电介质层和阶梯式蚀刻停止层以落在阶梯式结构处的字线上。在操作910处，该方法包括：用导电材料填充通孔以形成接触结构，该接触结构延伸穿过电介质层和阶梯式蚀刻停止层，并落在阶梯式结构处的字线上。
设计可经历各个阶段，从创建到仿真到制造。表示设计的数据能以数种方式来表示该设计。首先，如在仿真中有用的，可使用硬件描述语言(hardware descriptionlanguage,HDL)或另一功能性描述语言来表示硬件。另外，可以在设计过程的一些阶段产生具有逻辑和/或晶体管门的电路级模型。此外，大多数设计在某个阶段都达到表示硬件模型中各种器件的物理放置的数据的水平。在其中常规半导体制造技术被使用的情况下，表示硬件模型的数据可以是指定在用于生产集成电路的掩模的不同掩模层上存在或不存在各种特征的数据。在一些实现方式中，此类数据能以数据库文件格式来存储，该数据库文件格式诸如图形数据系统II(Graphic Data System II,GDS II)、开放艺术品系统互换标准(Open Artwork System Interchange Standard,OASIS)或类似格式。
一些实现方式中，基于软件的硬件模型、以及HDL和其他功能性描述语言对象可以包括寄存器传送语言(register transfer language,RTL)文件，等等此类示例。此类对象可以是机器可解析的，以使得设计工具可以接受HDL对象(或模型)、针对所描述的硬件的属性对HDL对象进行解析并且从该对象确定物理电路和/或片上布局。设计工具的输出可以用于制造物理设备。例如，设计工具可以根据会被实现以实现在HDL对象中建模的系统的HDL对象来确定各种硬件和/或固件元件的配置，这些配置诸如，总线宽度、寄存器(包括大小和类型)、存储器块、物理链路路径、结构拓扑，等等其他属性。设计工具可以包括用于确定片上系统(SoC)和其他硬件设备的拓扑和结构配置的工具。在一些实例中，HDL对象可以用作可以由制造装备用于制造所描述的硬件的开发模型和设计文件的基础。事实上，HDL对象自身可以作为输入被提供至制造系统软件，以得到所描述的硬件。
在设计的任何表示中，数据可以被存储在任何形式的机器可读介质中。存储器或者磁存储装置或光学存储装置(诸如，盘)可以是用于存储经由光波或电波来传输的信息的机器可读介质，这些光波或电波被调制或以其他方式被生成以传输此类信息。当指示或携载代码或设计的电载波被传输时，在电信号的复制、缓冲或重新传输被执行的意义上，新副本被制成。因此，通信提供商或网络提供商可以在有形机器可读介质上至少临时地存储具体化本公开的实施例的技术的制品(诸如，被编码到载波中的信息)。
在各实施例中，可以将存储设计的表示的介质提供给制造系统(例如，能够制造集成电路和/或相关组件的半导体制造系统)。设计表示可指令系统制造能够执行上文所描述的功能的任何组合的设备。例如，设计表示可以指令系统关于要制造哪些组件、应当如何将组件耦合在一起、应当将组件放置在设备上的何处、和/或关于要制造的设备的其他合适的规范。
如本文中所使用的模块是指硬件、软件、和/或固件的任何组合。作为示例，模块包括与非暂态介质相关联的诸如微控制器之类的硬件，该非暂态介质用于存储适于由该微控制器执行的代码。因此，在一个实施例中，对模块的引用是指被专门被配置成用于识别和/或执行要被保持在非暂态介质上的代码的硬件。此外，在另一实施例中，模块的使用是指包括代码的非暂态介质，该代码具体地适于由微控制器执行以执行预定的操作。并且如可以被推断的那样，在又一实施例中，术语模块(在此示例中)可以指微控制器和非暂态介质的组合。通常，被图示为分开的模块的边界常常变化并且潜在地重叠。例如，第一模块和第二模块可共享硬件、软件、固件、或它们的组合，同时潜在地保留某个独立的硬件、软件或固件。在一个实施例中，术语逻辑的使用包括诸如晶体管、寄存器之类的硬件或诸如可编程逻辑器件之类的其他硬件。
逻辑可被用于实现所描述的流或各种组件的功能中的任一者，各种组件诸如CPU102、外部I/O控制器104、处理器108、核心114A和114B、I/O控制器110、CPU存储器控制器112、存储设备106、系统存储器设备107、存储器116、存储器设备122、存储器芯片123、控制器126、存储设备控制器118、地址转译引擎120、程序控制逻辑124、存储器阵列200、页缓冲器602、其子组件、或本文中描述的其他实体或组件。“逻辑”可以指代各自都用于执行一个或多个功能的硬件、固件、软件和/或其组合。在各种实施例中，逻辑可以包括微处理器或可操作以执行软件指令的其他处理元件、诸如专用集成电路(application specificintegrated circuit,ASIC)之类的分立的逻辑、诸如现场可编程门阵列(fieldprogrammable gate array,FPGA)之类的经编程的逻辑器件、包含指令的存储设备、逻辑器件的组合(例如，如会在印刷电路板上发现的)、或其他合适的硬件和/或软件。逻辑可包括一个或多个门或其他电路组件。在一些实施例中，逻辑还可以完全被具体化为软件。软件可被具体化为记录在非暂态计算机可读存储介质上的软件封装、代码、指令、指令集和/或数据。固件可被具体化为被硬编码(例如，是非易失性的)在存储设备中的代码、指令或指令集、和/或数据。
在一个实施例中，使用短语‘用于’或‘被配置成用于’是指布置、合在一起、制造、许诺销售、进口和/或设计装置、硬件、逻辑或元件以执行指定的或所确定的任务。在该示例中，如果不是正在操作的装置或其元件被设计、耦合、和/或互连以执行所指定的任务，则该装置或其元件仍然‘被配置成用于’执行所述所指定的任务。作为纯说明性示例，在操作期间，逻辑门可提供0或1。但‘被配置成用于’向时钟提供使能信号的逻辑门不包括可提供1或0的每个潜在的逻辑门。相反，该逻辑门是以在操作期间1或0的输出用于启用时钟的某种方式被耦合的逻辑门。再次注意，使用术语‘被配置成用于’不要求操作，而是关注于装置、硬件、和/或元件的潜在状态，其中在该潜在状态中，该装置、硬件和/或元件被设计成在该装置、硬件和/或元件正在操作时执行特定任务。
此外，在一个实施例中，使用短语‘能够/能够用于’和/或‘可操作用于’指的是某个装置、逻辑、硬件、和/或元件按此类方式被设计：该方式使得能够以指定方式使用该装置、逻辑、硬件、和/或元件。如上文所述，在一个实施例中，用于、能够、或可操作用于的使用是指装置、逻辑、硬件、和/或元件的潜在状态，其中该装置、逻辑、硬件、和/或元件不是正在操作，而是以此类方式被设计以使得能够以指定方式使用装置。
如本文中所使用，值包括数字、状态、逻辑状态、或二进制逻辑状态的任何已知表示。通常，逻辑电平、逻辑值、或逻辑的值的使用也被称为1和0，这简单地表示了二进制逻辑状态。例如，1指的是高逻辑电平，并且0指的是低逻辑电平。在一个实施例中，诸如晶体管或闪存单元之类的存储单元可以能够保持单个逻辑值或多个逻辑值。然而，已经使用了计算机系统中的值的其他表示。例如，十进制数10还可以被表示为二进制值1010和十六进制字母A。因此，值包括能够被保持在计算机系统中的信息的任何表示。
而且，状态可由值或值的部分来表示。作为示例，诸如逻辑1之类的第一值可以表示默认或初始状态，而诸如逻辑0之类的第二值可以表示非默认状态。此外，在一个实施例中，术语重置和置位分别指的是默认和经更新的值或状态。例如，默认值潜在地包括高逻辑值(即，重置)，而经更新的值潜在地包括低逻辑值(即，置位)。注意，可以利用值的任何组合来表示任何数量的状态。
以上所阐述的方法、硬件、软件、固件或代码的实施例可以经由存储在机器可访问、机器可读、计算机可访问、或计算机可读介质上的、可以由处理元件执行的指令或代码来实现。非暂态机器可访问/可读介质包括提供(即，存储和/或传输)机器(诸如，计算机或电子系统)可读形式的信息的任何机制。例如，非暂态机器可访问介质包括：随机存取存储器(RAM)，诸如静态RAM(SRAM)或动态RAM(DRAM)；ROM；磁存储介质或光学存储介质；闪存存储设备；电存储设备；光学存储设备；声学存储设备；用于保持从暂态(传播)信号(例如，载波、红外信号、数字信号)接收的信息的其他形式的存储设备等等，这些暂态信号会与可从其接收信息的非暂态介质相区别。
用于对逻辑进行编程以执行本公开的实施例的指令可被存储在系统中的存储器(诸如，DRAM、缓存、闪存存储器、或其他存储装置)中。此外，指令可以经由网络或借助于其他计算机可读介质被分发。因此，机器可读介质可包括用于以机器(例如，计算机)可读形式存储或传输信息的任何机制，但不限于：软盘、光盘、致密盘只读存储器(Compact Disc,Read-Only Memory,CD-ROM)、以及磁光盘、只读存储器(Read-Only Memory,ROM)、随机存取存储器(RAM)、可擦除可编程只读存储器(Read-Only Memory,EPROM)、电可擦除可编程只读存储器(Electrically Erasable Programmable Read-Only Memory,EEPROM)、磁卡或光卡、闪存存储器、或在通过互联网经由电、光、声、或其他形式的传播信号(例如，载波、红外信号、数字信号等)传输信息时使用的有形机器可读存储。因此，计算机可读介质包括适用于以机器(例如，计算机)可读形式存储或传输电子指令或信息的任何类型的有形机器可读介质。
下文提供一些实施例的示例。
示例1包括一种装置，该装置包括：衬底，该衬底包括在该衬底中的控制电路系统；存储器阵列，该存储器阵列电气耦合到控制电路系统并包括多个字线和阶梯式蚀刻停止层，多个字线被设置以限定阶梯式结构，该阶梯式蚀刻停止层包括：夹芯式蚀刻停止层，设置在阶梯式结构的最远离衬底的顶部区域上并包括由第一材料制成的第一蚀刻停止层和第三蚀刻停止层、以及被夹在第一蚀刻停止层与第三蚀刻停止层之间并且由第二材料制成的第二蚀刻停止层，该第二材料具有与第一材料的蚀刻属性不同的蚀刻属性；预切割的蚀刻停止层，被设置在阶梯式结构的在顶部区域下方的区域处，并且包括第二蚀刻停止层和第三蚀刻停止层且不包括第一蚀刻停止层；电介质层，在阶梯式蚀刻停止层上；以及接触结构，延伸穿过电介质层和阶梯式蚀刻停止层，并落在阶梯式结构处的字线上。
示例2包括示例1的主题，并且可选地其中，阶梯式蚀刻停止层包括设置在阶梯式结构与阶梯式蚀刻停止层之间的下方蚀刻停止层。
示例3包括示例1的主题，并且可选地其中，第一材料包括氮化物，并且第二材料包括氧化物。
示例4包括示例1的主题，并且可选地其中：夹芯式蚀刻停止层进一步包括由第二材料制成的第四蚀刻停止层和由第一材料制成的第五蚀刻停止层，第四蚀刻停止层在第三蚀刻停止层与第五蚀刻停止层之间；并且预切割的蚀刻停止层是第一预切割的蚀刻停止层，并且阶梯式结构的在顶部区域下方的区域是该阶梯式结构的在顶部区域下方的第一区域，其中，阶梯式蚀刻停止层进一步包括第二预切割的蚀刻停止层，该第二预切割的蚀刻停止层被设置在阶梯式结构的在顶部区域下方且在第一区域下方的第二区域处，第二预切割的蚀刻停止层包括第四蚀刻停止层和第五蚀刻停止层且不包括第一蚀刻停止层、不包括第二蚀刻停止层、也不包括第三蚀刻停止层。
示例5包括示例1的主题，并且可选地其中，阶梯式蚀刻停止层进一步被设置在设备的超出阶梯式结构的区域上。
示例6包括示例5的主题，并且可选地其中，阶梯式蚀刻停止层被设置在以下至少一个区域上：衬底上的超出阶梯式结构的区域、以及多个字线上的区域。
示例7包括一种形成存储器阵列的方法，该方法包括：形成多个字线，以在衬底上限定阶梯式结构；形成阶梯式蚀刻停止层，该形成阶梯式蚀刻停止层包括：形成夹芯式蚀刻停止层，夹芯式蚀刻停止层被设置在阶梯式结构上并包括由第一材料制成的第一蚀刻停止层和第三蚀刻停止层、以及被夹在第一蚀刻停止层与第三蚀刻停止层之间并且由第二材料制成的第二蚀刻停止层，该第二材料具有与第一材料的蚀刻属性不同的蚀刻属性；蚀刻夹芯式蚀刻停止层，该蚀刻夹芯式蚀刻停止层包括：去除第一蚀刻停止层以在阶梯的、在该阶梯的顶部区域下方的区域处形成预切割的蚀刻停止层，该预切割的蚀刻停止层包括第二蚀刻停止层和第三蚀刻停止层，该蚀刻进一步包括：在阶梯式结构的顶部区域处留下夹芯式蚀刻停止层，其中，阶梯式蚀刻停止层包括阶梯式蚀刻停止层和预切割的蚀刻停止层；在阶梯式蚀刻停止层上形成电介质层；蚀刻通孔穿过电介质层和阶梯式蚀刻停止层，以落在阶梯式结构处的字线上；以及用导电材料填充通孔以形成接触结构，该接触结构延伸穿过电介质层和阶梯式蚀刻停止层，并落在阶梯式结构处的字线上。
示例8包括示例7的主题，并且可选地其中，蚀刻通孔包括：执行第一蚀刻工艺，以将通孔蚀刻为落在阶梯式结构的顶部区域处的阶梯式蚀刻停止层上并落在阶梯式结构的在顶部区域下方的区域处的第二蚀刻停止层上；以及执行第二蚀刻工艺，以将通孔延伸为落在字线上。
示例9包括示例7的主题，并且可选地其中，阶梯式蚀刻停止层包括设置在阶梯式结构与阶梯式蚀刻停止层之间的下方蚀刻停止层。
示例10包括示例7的主题，并且可选地其中，第一材料包括氮化物，并且第二材料包括氧化物。
示例11包括示例8的主题，并且可选地其中，执行第一蚀刻工艺包括：在阶梯式结构上沉积光阻剂层，以覆盖阶梯式结构的顶部区域，并且使得阶梯式结构的在顶部区域下方的区域不被光阻剂覆盖，沉积光阻剂是在蚀刻通孔之前。
示例12包括示例11的主题，并且可选地其中，阶梯式结构的顶部区域在其下在第一材料的假定的蚀刻工艺已使阶梯式蚀刻停止层被包括在第一蚀刻停止层中作为第一材料的单个层之后剩余的第一材料的厚度高于阈值的字线处结束，该阈值基于会基本上避免源自第一蚀刻工艺的欠蚀刻的第一材料的最大厚度。
示例13包括示例7的主题，并且可选地其中：夹芯式蚀刻停止层进一步包括由第二材料制成的第四蚀刻停止层和由第一材料制成的第五蚀刻停止层，第四蚀刻停止层在第三蚀刻停止层与第五蚀刻停止层之间；预切割的蚀刻停止层是第一预切割的蚀刻停止层，并且阶梯式结构的在顶部区域下方的区域是该阶梯式结构的在顶部区域下方的第一区域，并且蚀刻夹芯式蚀刻停止层进一步包括：在去除第一蚀刻停止层之后，去除第二蚀刻停止层和第三蚀刻停止层以在阶梯式结构的在顶部区域下方且在第一区域下方的第二区域处形成第二预切割的蚀刻停止层，该第二预切割的蚀刻停止层包括第四蚀刻停止层和第五蚀刻停止层，其中，阶梯式蚀刻停止层包括阶梯式蚀刻停止层、第一预切割的蚀刻停止层和第二预切割的蚀刻停止层。
示例14包括示例7的主题，并且可选地其中，阶梯式蚀刻停止层进一步被设置在存储器阵列的超出阶梯式结构的区域上。
示例15包括示例5的主题，并且可选地其中，阶梯式蚀刻停止层被设置在以下至少一个区域上：衬底上的超出阶梯式结构的区域、以及多个字线上的区域。
示例16包括一种系统，其包括：控制器，该控制器包括一个或多个处理器；以及存储器设备，该存储器设备耦合到控制器并包括：衬底，该衬底包括在该衬底中的控制电路系统；存储器阵列，该存储器阵列电气耦合到控制电路系统并包括多个字线和阶梯式蚀刻停止层，多个字线被设置以限定阶梯式结构，该阶梯式蚀刻停止层包括：夹芯式蚀刻停止层，设置在阶梯结构的最远离衬底的顶部区域上并包括由第一材料制成的第一蚀刻停止层和第三蚀刻停止层、以及被夹在第一蚀刻停止层与第三蚀刻停止层之间并且由第二材料制成的第二蚀刻停止层，该第二材料具有与第一材料的蚀刻属性不同的蚀刻属性；以及预切割的蚀刻停止层，被设置在阶梯式结构的在顶部区域下方的区域处，并且包括第二蚀刻停止层和第三蚀刻停止层且不包括第一蚀刻停止层；电介质层，在阶梯式蚀刻停止层上；以及接触结构，延伸穿过电介质层和阶梯式蚀刻停止层，并落在阶梯式结构处的字线上。
示例17包括示例16的主题，并且可选地其中，第一材料包括氮化物，并且第二材料包括氧化物。
示例18包括示例16的主题，并且可选地其中：夹芯式蚀刻停止层进一步包括由第二材料制成的第四蚀刻停止层和由第一材料制成的第五蚀刻停止层，第四蚀刻停止层在第三蚀刻停止层与第五蚀刻停止层之间；并且预切割的蚀刻停止层是第一预切割的蚀刻停止层，并且阶梯式结构的在顶部区域下方的区域是该阶梯式结构的在顶部区域下方的第一区域，其中，阶梯式蚀刻停止层进一步包括第二预切割的蚀刻停止层，该第二预切割的蚀刻停止层被设置在阶梯式结构的在顶部区域下方且在第一区域下方的第二区域处，第二预切割的蚀刻停止层包括第四蚀刻停止层和第五蚀刻停止层且不包括第一蚀刻停止层、不包括第二蚀刻停止层、也不包括第三蚀刻停止层。
示例19包括示例16的主题，并且可选地其中，阶梯式蚀刻停止层进一步被设置在存储器阵列的超出阶梯式结构的区域上。
示例20包括示例16的主题，并且可选地其中，阶梯式蚀刻停止层被设置在以下至少一个区域上：衬底上的超出阶梯式结构的区域、以及多个字线上的区域。
示例21包括一种设备，该设备包括：一个或多个处理器；以及一个或多个计算机可读介质，包括指令，这些指令在由一个或多个处理器执行时使得该一个或多个处理器执行如上述示例中的任何示例或其部分中描述的、或者与上述示例中的任何示例或其部分有关的方法、技术、或工艺。
示例22包括一种承载计算机可读指令的电磁信号，其中，一个或多个处理器对该计算机可读指令的执行用于使一个或多个处理器执行如在上述示例中的任何示例或其部分中描述的、或与上述示例中的任何示例或其部分有关的方法、技术或工艺。
示例23包括一种包括指令的计算机程序，其中，处理元件对该程序的执行用于使处理元件执行如在上述示例中的任何示例或其部分中描述的、或与上述示例中的任何示例或其部分有关的方法、技术或工艺。
贯穿本说明书，对“一个实施例”或“实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本公开的至少一个实施例中。因此，短语“在一个实施例中”或“在实施例中”在贯穿本说明书的各个位置的出现不一定全部指代同一个实施例。此外，在一个或多个实施例中，能以任何合适的方式来组合特定的特征、结构或特性。
在上述说明书中，已经参考特定示例性实施例给出了具体实施方式。然而，将显而易见的是，可对这些实现方式作出各种修改和改变，而不背离如所附权利要求所述的本公开的更宽泛的精神和范围。因此，应当认为说明书和附图是说明性的而不是限制性的。此外，实施例和其他示例性语言的上述使用不一定是指同一实施例或同一示例，而是可以指不同和独特的实施例，并且可能指同一实施例。

Claims (20)

1.一种装置，包括：
衬底，所述衬底包括在所述衬底中的控制电路系统；
存储器阵列，所述存储器阵列电气耦合到所述控制电路系统并包括多个字线和阶梯式蚀刻停止层，所述多个字线被设置以限定阶梯式结构，所述阶梯式蚀刻停止层包括：
夹芯式蚀刻停止层，所述夹芯式蚀刻停止层被设置在所述阶梯式结构的最远离所述衬底的顶部区域上，并包括：由第一材料制成的第一蚀刻停止层和第三蚀刻停止层；以及第二蚀刻停止层，所述第二蚀刻停止层被夹在所述第一蚀刻停止层与所述第三蚀刻停止层之间，并且由第二材料制成，所述第二材料具有与所述第一材料的蚀刻属性不同的蚀刻属性；
预切割的蚀刻停止层，所述预切割的蚀刻停止层被设置在所述阶梯式结构的在所述顶部区域下方的区域处，并且包括所述第二蚀刻停止层和所述第三蚀刻停止层且不包括所述第一蚀刻停止层；
电介质层，所述电介质层在所述阶梯式蚀刻停止层上；以及
接触结构，所述接触结构延伸穿过所述电介质层和所述阶梯式蚀刻停止层，并落在所述阶梯式结构处的字线上。
2.如权利要求1所述的装置，其中，所述阶梯式蚀刻停止层包括设置在所述阶梯式结构与所述阶梯式蚀刻停止层之间的下方蚀刻停止层。
3.如权利要求1所述的装置，其中，所述第一材料包括氮化物，并且所述第二材料包括氧化物。
4.如权利要求1所述的装置，其中：
所述夹芯式蚀刻停止层进一步包括由所述第二材料制成的第四蚀刻停止层和由所述第一材料制成的第五蚀刻停止层，所述第四蚀刻停止层在所述第三蚀刻停止层与所述第五蚀刻停止层之间；并且
所述预切割的蚀刻停止层是第一预切割的蚀刻停止层，并且所述阶梯式结构的在所述顶部区域下方的区域是所述阶梯式结构的在所述顶部区域下方的第一区域，其中，所述阶梯式蚀刻停止层进一步包括第二预切割的蚀刻停止层，所述第二预切割的蚀刻停止层被设置在所述阶梯式结构的在所述顶部区域下方且在所述第一区域下方的第二区域处，所述第二预切割的蚀刻停止层包括所述第四蚀刻停止层和所述第五蚀刻停止层且不包括所述第一蚀刻停止层、不包括所述第二蚀刻停止层、也不包括所述第三蚀刻停止层。
5.如权利要求1-4中的任一项所述的装置，其中，所述阶梯式蚀刻停止层进一步被设置在所述装置的超出所述阶梯式结构的区域上。
6.如权利要求5所述的装置，其中，所述阶梯式蚀刻停止层被设置在以下至少一个区域上：所述衬底上的超出所述阶梯式结构的区域、以及所述多个字线上的区域。
7.一种形成存储器阵列的方法，所述方法包括：
形成多个字线，以在衬底上限定阶梯式结构；
形成阶梯式蚀刻停止层，所述形成阶梯式蚀刻停止层包括：
形成夹芯式蚀刻停止层，所述夹芯式蚀刻停止层被设置在所述阶梯式结构上并包括由第一材料制成的第一蚀刻停止层和第三蚀刻停止层、以及被夹在所述第一蚀刻停止层与所述第三蚀刻停止层之间并且由第二材料制成的第二蚀刻停止层，所述第二材料具有与所述第一材料的蚀刻属性不同的蚀刻属性；
蚀刻所述夹芯式蚀刻停止层，所述蚀刻所述夹芯式蚀刻停止层包括：
去除所述第一蚀刻停止层以在阶梯的、在所述阶梯的顶部区域下方的区域处形成预切割的蚀刻停止层，所述预切割的蚀刻停止层包括所述第二蚀刻停止层和所述第三蚀刻停止层，所述蚀刻进一步包括：在所述阶梯式结构的所述顶部区域处留下夹芯式蚀刻停止层，其中，所述阶梯式蚀刻停止层包括所述阶梯式蚀刻停止层和所述预切割的蚀刻停止层；
在所述阶梯式蚀刻停止层上形成电介质层；
蚀刻通孔穿过所述电介质层和所述阶梯式蚀刻停止层，以落在所述阶梯式结构处的所述字线上；以及
用导电材料填充所述通孔以形成接触结构，所述接触结构延伸穿过所述电介质层和所述阶梯式蚀刻停止层，并落在所述阶梯式结构处的所述字线上。
8.如权利要求7所述的方法，其中，蚀刻通孔包括：
执行第一蚀刻工艺，以将所述通孔蚀刻为落在所述阶梯式结构的所述顶部区域处的所述阶梯式蚀刻停止层上并落在所述阶梯式结构的在所述顶部区域下方的区域处的所述第二蚀刻停止层上；以及
执行第二蚀刻工艺，以将所述通孔延伸为落在所述字线上。
9.如权利要求7所述的方法，其中，所述阶梯式蚀刻停止层包括设置在所述阶梯式结构与所述阶梯式蚀刻停止层之间的下方蚀刻停止层。
10.如权利要求7所述的方法，其中，所述第一材料包括氮化物，并且所述第二材料包括氧化物。
11.如权利要求8所述的方法，其中，执行所述第一蚀刻工艺包括：在所述阶梯式结构上沉积光阻剂层，以覆盖所述阶梯式结构的所述顶部区域，并且使得所述阶梯式结构的在所述顶部区域下方的区域不被所述光阻剂覆盖，沉积所述光阻剂是在蚀刻所述通孔之前。
12.如权利要求11所述的方法，其中，所述阶梯式结构的所述顶部区域在字线处结束，在所述字线下，在所述第一材料的假定的蚀刻工艺已使所述阶梯式蚀刻停止层被包括在所述第一蚀刻停止层中作为所述第一材料的单个层之后剩余的所述第一材料的厚度高于阈值，所述阈值基于会基本上避免源自所述第一蚀刻工艺的欠蚀刻的所述第一材料的最大厚度。
13.如权利要求7所述的方法，其中：
所述夹芯式蚀刻停止层进一步包括由所述第二材料制成的第四蚀刻停止层和由所述第一材料制成的第五蚀刻停止层，所述第四蚀刻停止层在所述第三蚀刻停止层与所述第五蚀刻停止层之间；
所述预切割的蚀刻停止层是第一预切割的蚀刻停止层，并且所述阶梯式结构的在所述顶部区域下方的区域是所述阶梯式结构的在所述顶部区域下方的第一区域；并且
蚀刻所述夹芯式蚀刻停止层进一步包括：在去除所述第一蚀刻停止层之后，去除所述第二蚀刻停止层和所述第三蚀刻停止层以在所述阶梯式结构的在所述顶部区域下方且在所述第一区域下方的第二区域处形成第二预切割的蚀刻停止层，所述第二预切割的蚀刻停止层包括所述第四蚀刻停止层和所述第五蚀刻停止层，其中，所述阶梯式蚀刻停止层包括所述阶梯式蚀刻停止层、所述第一预切割的蚀刻停止层和所述第二预切割的蚀刻停止层。
14.如权利要求7-13中的任一项所述的方法，其中，所述阶梯式蚀刻停止层进一步被设置在所述存储器阵列的超出所述阶梯式结构的区域上。
15.如权利要求5所述的装置，其中，所述阶梯式蚀刻停止层被设置在以下至少一个区域上：所述衬底上的超出所述阶梯式结构的区域、以及所述多个字线上的区域。
16.一种系统，包括：
控制器，所述控制器包括一个或多个处理器；以及
存储器设备，所述存储器设备耦合到所述控制器并包括：
衬底，所述衬底包括在所述衬底中的控制电路系统；
存储器阵列，所述存储器阵列电气耦合到所述控制电路系统并包括多个字线和阶梯式蚀刻停止层，所述多个字线被设置以限定阶梯式结构，所述阶梯式蚀刻停止层包括：
夹芯式蚀刻停止层，所述夹芯式蚀刻停止层被设置在所述阶梯式结构的最远离所述衬底的顶部区域上，并包括：由第一材料制成的第一蚀刻停止层和第三蚀刻停止层；以及第二蚀刻停止层，所述第二蚀刻停止层被夹在所述第一蚀刻停止层与所述第三蚀刻停止层之间，并且由第二材料制成，所述第二材料具有与所述第一材料的蚀刻属性不同的蚀刻属性；以及
预切割的蚀刻停止层，所述预切割的蚀刻停止层被设置在所述阶梯式结构的在所述顶部区域下方的区域处，并且包括所述第二蚀刻停止层和所述第三蚀刻停止层且不包括所述第一蚀刻停止层；
电介质层，所述电介质层在所述阶梯式蚀刻停止层上；以及
接触结构，所述接触结构延伸穿过所述电介质层和所述阶梯式蚀刻停止层，并落在所述阶梯式结构处的字线上。
17.如权利要求16所述的系统，其中，所述第一材料包括氮化物，并且所述第二材料包括氧化物。
18.如权利要求16所述的系统，其中：
所述夹芯式蚀刻停止层进一步包括由所述第二材料制成的第四蚀刻停止层和由所述第一材料制成的第五蚀刻停止层，所述第四蚀刻停止层在所述第三蚀刻停止层与所述第五蚀刻停止层之间；并且
所述预切割的蚀刻停止层是第一预切割的蚀刻停止层，并且所述阶梯式结构的在所述顶部区域下方的区域是所述阶梯式结构的在所述顶部区域下方的第一区域，其中，所述阶梯式蚀刻停止层进一步包括第二预切割的蚀刻停止层，所述第二预切割的蚀刻停止层被设置在所述阶梯式结构的在所述顶部区域下方且在所述第一区域下方的第二区域处，所述第二预切割的蚀刻停止层包括所述第四蚀刻停止层和所述第五蚀刻停止层且不包括所述第一蚀刻停止层、不包括所述第二蚀刻停止层、也不包括所述第三蚀刻停止层。
19.如权利要求16所述的系统，其中，所述阶梯式蚀刻停止层进一步被设置在所述存储器阵列的超出所述阶梯式结构的区域上。.
20.如权利要求16-19中的任一项所述的系统，其中，所述阶梯式蚀刻停止层被设置在以下至少一个区域上：所述衬底上的超出所述阶梯式结构的区域、以及所述多个字线上的区域。
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