KR20160107553A - 반도체 장치 - Google Patents

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KR20160107553A
KR20160107553A KR1020150030447A KR20150030447A KR20160107553A KR 20160107553 A KR20160107553 A KR 20160107553A KR 1020150030447 A KR1020150030447 A KR 1020150030447A KR 20150030447 A KR20150030447 A KR 20150030447A KR 20160107553 A KR20160107553 A KR 20160107553A
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channel layer
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정성욱
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에스케이하이닉스 주식회사
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Abstract

반도체 장치는 반도체 기판 상에 형성된 수직 채널층, 수직 채널층의 일측면을 감싸도록 반도체 기판 상에 정해진 간격으로 적층된 제1 적층 도전막들, 수직 채널층의 타측면을 감싸도록 반도체 기판 상에 정해진 간격으로 적층된 제2 적층 도전막들, 수직 채널층과 제1 적층 도전막들의 사이에 배치되는 제1 전하 저장막, 및 상기 수직 채널층과 제2 적층 도전막들의 사이에 배치되는 제2 전하 저장막을 포함한다.

Description

반도체 장치{Semiconductor apparatus}
본 발명은 반도체 장치에 관한 것으로, 메모리 셀을 포함하는 반도체 장치에 관한 것이다.
정해진 면적에 보다 많은 메모리 셀들을 형성하기 위하여 기판 상에 메모리 셀들을 수직으로 형성하는 3차원 구조의 메모리 스트링(또는 메모리 블록)이 제시되고 있다. 또한, 3차원 구조의 메모리 블록에서도 정해진 면적에 더 많은 메모리 셀들을 형성하기 위한 연구가 진행되고 있다.
본 발명의 실시예는 정해진 면적에 더 많은 메모리 셀들을 형성할 수 있는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는 반도체 기판 상에 형성된 수직 채널층, 수직 채널층의 일측면을 감싸도록 반도체 기판 상에 정해진 간격으로 적층된 제1 적층 도전막들, 수직 채널층의 타측면을 감싸도록 반도체 기판 상에 정해진 간격으로 적층된 제2 적층 도전막들, 수직 채널층과 제1 적층 도전막들의 사이에 배치되는 제1 전하 저장막, 및 수직 채널층과 제2 적층 도전막들의 사이에 배치되는 제2 전하 저장막을 포함한다.
본 발명의 다른 실시예에 따른 반도체 장치는 반도체 기판 상에 형성된 다수의 수직 채널층들, 수직 채널층들의 일측면들을 감싸도록 반도체 기판 상에 정해진 간격으로 적층된 제1 적층 도전막들, 수직 채널층들의 타측면들을 감싸도록 반도체 기판 상에 정해진 간격으로 적층된 제2 적층 도전막들, 수직 채널층들과 제1 적층 도전막들의 사이와 배치되는 제1 전하 저장막들, 및 수직 채널층들과 제2 적층 도전막들의 사이에 배치되는 제2 전하 저장막들을 포함한다.
본 발명의 실시예는 정해진 면적에 더 많은 메모리 셀들을 형성할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 메모리 스트링의 구조를 설명하기 위한 도면들이다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 5는 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 6은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 7은 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 반도체 장치는 메모리 어레이(110) 및 동작 회로(120~140)를 포함한다. 메모리 어레이(110)는 다수의 메모리 블록들(110MB)을 포함한다. 각각의 메모리 블록은 다수의 메모리 셀들을 포함한다. 플래시 메모리 장치의 경우, 메모리 블록은 플래시 메모리 셀을 포함할 수 있다. 예로써, 메모리 블록은 폴리실리콘으로 형성되는 플로팅 게이트나 질화막으로 형성되는 전하 저장막을 포함하는 플래시 메모리 셀들을 포함할 수 있다.
특히, 메모리 블록은 비트라인들과 각각 연결되고 공통 소스 라인과 병렬로 연결되는 메모리 스트링들을 포함할 수 있다. 메모리 스트링들은 반도체 기판 상에 2차원 구조나 3차원 구조로 형성될 수 있다. 3차원 구조의 메모리 스트링을 포함하는 메모리 블록에 대하여 보다 구체적으로 설명하기로 한다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 메모리 스트링의 구조를 설명하기 위한 도면들이다.
도 2a 및 도 2b를 참조하면, 반도체 기판(SUB)에는 P웰(PW)이 형성될 수 있다. P웰(PW)은 반도체 기판(SUB)에 3가의 불순물을 주입하여 형성할 수 있다. P웰(PW)에는 공통 소스 영역(SL)이 형성된다. 공통 소스 영역(SL)은 공통 소스 라인이 된다. 공통 소스 영역(SL)은 기판(SUB) 또는 P웰(PW)에 5가의 불순물을 주입하여 형성할 수 있다.
반도체 기판(SUB) 또는 공통 소스 영역(SL) 상에는 다수의 수직 채널층들(SP)이 형성된다. 그리고, 수직 채널층(SP) 상부에는 비트라인(BL)이 연결된다. 수직 채널층들(SP)의 상부에는 서로 다른 비트라인들이 연결될 수 있다.
제1 적층 도전막들(SSLa, WL0a~WLna, DSLa)은 수직 채널층들(SP)의 일측면들을 감싸도록 반도체 기판(SUB) 상에 정해진 간격으로 적층된다. 제2 적층 도전막들(SSLb, WL0b~WLnb, DSLb)은 수직 채널층들(SP)의 타측면들을 감싸도록 반도체 기판(SUB) 상에 정해진 간격으로 적층된다.
제1 적층 도전막들(SSLa, WL0a~WLna, DSLa)과 수직 채널층들(SP)의 사이와, 제2 적층 도전막들(SSLb, WL0b~WLnb, DSLb)과 수직 채널층들(SP)의 사이에는 ONO(oxide-nitride-oxide) 구조물이 각각 형성된다. 구체적으로 설명하면, 제1 적층 도전막들(SSLa, WL0a~WLna, DSLa)과 수직 채널층들(SP)의 사이에는 질화막으로 형성되는 전하 저장막(CTDa)이 배치된다. 제2 적층 도전막들(SSLb, WL0b~WLnb, DSLb)과 수직 채널층들(SP)의 사이에는 질화막으로 형성되는 전하 저장막(CTDb)이 배치된다. 제1 적층 도전막들(SSLa, WL0a~WLna, DSLa)과 전하 저장막(CTDa)의 사이에는 블로킹 절연막(Boxa)이 배치되고, 제2 적층 도전막들(SSLb, WL0a~WLnb, DSLb)과 전하 저장막(CTDb)의 사이에는 블로킹 절연막(Boxb)이 배치된다. 블로킹 절연막(Boxa, Boxb)은 산화막과 같은 절연막으로 형성될 수 있다. 전하 저장막(CTDa)과 수직 채널층들(SP)의 사이에는 터널 절연막(Toxa)이 배치되고, 전하 저장막(CTDb)과 수직 채널층들(SP)의 사이에는 터널 절연막(Toxb)이 배치될 수 있다. 터널 절연막들(Toxa, Toxb)은 산화막과 같은 절연막으로 형성될 수 있다.
수직 채널층들(SP)의 간격은 수직 채널층(SP)의 지름보다 크거나, 같거나, 작을 수 있다. 수직 채널층(SP)은 원기둥 형태 또는 원통형 형태로 형성될 수 있다. 또한, 수직 채널층(SP)은 사각 기둥 형태로 형성될 수도 있다.
제1 적층 도전막들(SSLa, WL0a~WLna, DSLa)의 최상부 도전막(DSLa)과 최하부 도전막(SSLa)과 제2 적층 도전막들(SSLb, WL0b~WLnb, DSLb)의 최상부 도전막(DSLb)과 최하부 도전막(SSLb)은 각각 셀렉트 라인들(DSLa, DSLb, SSLa, SSLb)이 될 수 있다. 제1 적층 도전막들(SSLa, WL0a~WLna, DSLa)의 나머지 도전막들(WL0a~WLnb)과 제2 적층 도전막들(SSLb, WL0b~WLnb, DSLb)의 나머지 도전막들(WL0b~WLnb)은 각각 워드라인들이 될 수 있다.
제1 적층 도전막들(SSLa, WL0a~WLna, DSLa)들은 제2 적층 도전막들(SSLb, WL0b~WLnb, DSLb)과 전기적으로 물리적으로 분리된다. 또한, 제1 적층 도전막들(SSLa, WL0a~WLna, DSLa)과 제2 적층 도전막들(SSLb, WL0b~WLnb, DSLb)은 서로 다른 메모리 블록에 포함될 수 있다.
제1 적층 도전막들(SSLa, WL0a~WLna, DSLa)과 수직 채널층(SP)이 중첩되는 영역과 제2 적층 도전막들(SSLb, WL0b~WLnb, DSLb)과 수직 채널층(SP)이 중첩되는 영역에서 셀렉트 트랜지스터들(DSTa, DSTb, SSTa, SSTb)과 메모리 셀들(C0a~Cna, C0b~Cnb)이 형성된다.
상기의 구조에 따르면, 서로 인접한 2개의 메모리 블록들이 한 쌍이 되며, 하나의 메모리 블록에 포함된 메모리 스트링들이 다른 메모리 블록에 포함된 메모리 스트링들의 사이사이에 배열된다. 즉, 비트라인에는 하나의 메모리 블록에 포함된 메모리 스트링과 다른 메모리 블록에 포함된 메모리 스트링들이 교대로 연결된다.
상기와 같이, 수직 채널층의 일측면과 타측면에 메모리 셀들을 형성함으로써 동일한 영역에 보다 더 많은 수의 메모리 셀들을 형성할 수 있다.
도 1 및 도 2a를 참조하면, 동작 회로(120~140)는 선택된 워드라인(예, WL0a)에 연결된 메모리 셀들(C0a)의 프로그램 루프, 소거 루프 및 리드 동작을 수행하도록 구성된다. 프로그램 루프는 프로그램 동작과 검증 동작을 포함하고, 소거 루프는 소거 동작과 검증 동작을 포함한다. 동작 회로(120~140)는 소거 루프 후 메모리 셀들의 문턱전압들이 분포하는 소거 레벨을 조절하기 위한 프로그램 동작(또는 포스트 프로그램 동작)을 실시할 수 있다.
프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위하기 위하여, 동작 회로(120~140)는 동작 전압들(Verase, Vpgm, Vread, Vpass, Vdsl[a:b], Vssl[a:b], Vsl, Vpv)을 선택된 메모리 블록의 로컬 라인들(SSLa, WL0a~WLna, DSLa)과 공통 소스 라인(SL)으로 선택적으로 출력하고, 비트라인들(BL)의 프리차지/디스차지를 제어하거나 비트라인들(BL)의 전류 흐름(또는 전압 변화)을 센싱하도록 구성된다.
NAND 플래시 메모리 장치의 경우, 동작 회로는 제어 회로(120), 전압 공급 회로(130) 및 읽기/쓰기 회로(140)을 포함한다. 각각의 구성 요소에 대해 구체적으로 설명하면 다음과 같다.
제어 회로(120)는 외부로부터 입력되는 명령 신호(CMD)에 응답하여 프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위한 동작 전압들(Verase, Vpgm, Vread, Vpass, Vdsl[a:b], Vssl[a:b], Vsl, Vpv)을 원하는 레벨로 생성하고 선택된 메모리 블록의 로컬 라인들(SSLa, WL0a~WLna, DSLa)과 공통 소스 라인(SL)으로 인가될 수 있도록 전압 공급 회로(130)를 제어한다. 이를 위해, 제어 회로(120)는 어드레스 신호(ADD)에 따라 생성된 로우 어드레스 신호(RADD)와 전압 제어 신호(CMDv)를 전압 공급 회로(130)로 출력할 수 있다. 그리고, 제어 회로(120)는 프로그램 루프, 소거 루프 및 리드 동작을 수행하기 위해 메모리 셀들에 저장하기 위한 데이터에 따라 비트라인들(BL)의 프리차지/디스차지를 제어하거나 리드 동작 또는 검증 동작 시 비트라인들(BL)의 전류 흐름(또는 전압 변화)을 센싱할 수 있도록 읽기/쓰기 회로(140)을 제어한다. 이를 위해, 제어 회로(120)는 동작 제어 신호(CMDpb)를 읽기/쓰기 회로(140)로 출력할 수 있다.
전압 공급 회로(130)는 제어 회로(20)의 제어 신호(CMDv)에 따라 메모리 셀들의 프로그램 루프, 소거 루프 및 리드 동작에 따라 필요한 동작 전압들(Verase, Vpgm, Vread, Vpass, Vdsl[a:b], Vssl[a:b], Vsl, Vpv)을 생성한다. 여기서, 동작 전압은 소거 전압(Verase), 프로그램 전압(Vpgm), 리드 전압(Vread), 패스 전압(Vpass), 셀렉트 전압(Vdsl[a:b], Vssl[a:b]), 공통 소스 전압(Vsl) 등을 포함할 수 있다. 그리고, 제어 회로(120)의 로우 어드레스 신호(RADD)에 응답하여 선택된 메모리 블록의 로컬 라인들(SSLa, WL0a~WLna, DSLa)과 공통 소스 라인(SL)로 동작 전압들을 출력한다.
읽기/쓰기 회로(140)은 비트라인들(BL)을 통해 메모리 어레이(110)와 연결되는 다수의 페이지 버퍼들(미도시)을 각각 포함할 수 있다. 특히, 페이지 버퍼들은 비트라인들(BL)마다 각각 연결될 수 있다. 즉, 하나의 비트라인에 하나의 페이지 버퍼가 연결될 수 있다. 프로그램 동작 시 제어 회로(120)의 제어 신호(CMDpb)와 메모리 셀들에 저장하기 위한 데이터(DATA)에 따라, 읽기/쓰기 회로(140)의 페이지 버퍼들은 비트라인들(BL)을 선택적으로 프리차지한다. 프로그램 검증 동작이나 리드 동작 시 제어 회로(120)의 제어 신호(CMDpb)에 따라, 읽기/쓰기 회로(140)의 페이지 버퍼들은 비트라인들(BL)을 프리차지한 후 비트라인들(BL)의 전압 변화나 전류를 센싱하여 메모리 셀로부터 독출된 데이터를 래치할 수 있다.
이하, 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기로 한다. 도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다. 도 4는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 3a를 참조하면, 반도체 기판(301)에는 공통 소스 라인으로 사용하기 위한 공통 소스 영역(303)을 형성한다. 공통 소스 영역(303)은 반도체 기판(301)에 불순물을 주입하여 형성할 수 있다.
반도체 기판(301) 상에 제1 절연막(305)과 제2 절연막(307)을 교대로 형성한다. 제2 절연막(307)은 도전막이 형성된 영역을 확보하기 위하여 형성되며, 후속 공정에서 제거되는 희생 절연막이다. 제2 절연막(307)의 두께에 따라 후속 후속 공정에서 제1 절연막들(305) 사이에 형성될 도전막의 두께가 결정된다. 제1 절연막(305)은 산화막을 형성되고, 제2 절연막(307)은 질화막으로 형성될 수 있다.
도 3b를 참조하면, 제1 절연막(305)과 제2 절연막(307)의 정해진 영역을 식각한다. 식각된 부분에 슬릿(309)이 형성되고, 슬릿(309)에 의해 메모리 블록 영역이 정의될 수 있다. 슬릿(309)은 비트라인과 교차하는 방향 또는 워드라인과 평행한 방향의 라인 형태로 형성될 수 있다.
도 3c를 참조하면, 슬릿(309)을 제3 절연막(311)으로 채운다. 구체적으로, 슬릿(309)이 채워지도록 전체 구조 상에 산화막(311)을 형성한 후 화학적 기계적 연마(chemical mechanical polishing) 공정을 실시하여 상부 표면을 평탄화할 수 있다.
도 3d를 참조하면, 슬릿을 채운 제3 절연막(311)들 사이에서 제1 및 제2 절연막들(305, 307)의 정해진 영역을 식각하여 라인 형태의 홀(313)을 형성한다. 홀(313)이 형성됨에 따라 제3 절연막(311)들 사이에서 제1 및 제2 절연막들(305, 307)이 양쪽으로 분리된다. 한편, 홀(313)은 수직 채널층들이 형성될 영역을 정의하기 위해 형성되며, 홀(313)을 통해 반도체 기판(301)의 공통 소스 영역(303)이 노출된다. 홀(313)은 수직 채널층들이 형성될 영역에서 원형이나 사각형의 형태로 형성되며, 원형 또는 사각형의 식각 영역들 사이에서는 폭이 좁은 형태로 라인 형태로 형성될 수 있다.
도 3e를 참조하면, 제2 절연막을 제거하고, 제2 절연막이 제거된 공간에 도전막들(315a, 315b)을 형성한다. 구체적으로, 제2 절연막이 제거된 공간이 채워지도록 CVD(chemical vaopr deposition)법이나 ALD(atomic layer deposition)법으로 도전막을 형성한 후, 제1 절연막(305)의 상부와 측벽에 증착된 도전막을 제거하기 위하여 전면 식각 공정을 실시한다. 그 결과, 제2 절연막이 제거된 공간에 도전막들(315a, 315b)이 형성된다. 도전막들(315a, 315b)은 셀렉트 라인들과 워드라인들로 사용하기 위해 형성된다. 특히, 도전막들(315a)과 도전막들(315b)은 서로 다른 메모리 블록들의 셀렉트 라인들과 워드라인들로 사용하기 위해 형성된다.
도 3f를 참조하면, 홀(313) 내부에서 제1 절연막(305)과 도전막들(315a, 315b)의 측벽에 블로킹 절연막(317), 전하 저장막(319), 터널 절연막(321) 및 수직 채널층(323)을 순차적으로 형성한다. 홀(313)의 사이즈에 의해, 제1 절연막(305)과 도전막들(315a)의 측벽에 형성되는 터널 절연막(321a)과 제1 절연막(305)과 도전막들(315b)의 측벽에 형성되는 터널 절연막(321b)이 맞닿게 된다. 그 결과, 홀(313) 내에서 수직 채널층들(323)은 폭이 넓은 영역에만 형성되고 서로 연결되지 않는다.
홀(313)의 형태와 폭에 따라 수직 채널층들(323)은 원기둥 형태, 원통 형태 또는 사각 기둥 형태로 형성될 수 있다. 또한, 홀(313)의 형태에 따라 수직 채널층들(323)의 간격(D)은 수직 채널층(323)의 지름(W)보다 넓을 수 있다.
도 4를 참조하면, 홀(313)의 형태에 따라 수직 채널층들(323)의 간격(D)은 수직 채널층(323)의 지름(W)보다 좁을 수도 있다.
상기의 방식에 따라 수직 채널층(323)의 일측면에 드레인 셀렉트 트랜지스터(DSTa), 메모리 셀들(Ca) 및 소스 셀렉트 트랜지스터(SSTa)가 형성되고, 수직 채널층(323)의 타측면에 드레인 셀렉트 트랜지스터(DSTb), 메모리 셀들(Cb) 및 소스 셀렉트 트랜지스터(SSTb)가 형성된다. 드레인 셀렉트 트랜지스터(DSTa), 메모리 셀들(Ca) 및 소스 셀렉트 트랜지스터(SSTa)는 메모리 블록에 포함되고, 드레인 셀렉트 트랜지스터(DSTb), 메모리 셀들(Cb) 및 소스 셀렉트 트랜지스터(SSTb)는 다른 메모리 블록에 포함될 수 있다.
수직 채널층(323)의 일측면과 타측면에 서로 다른 셀렉트 트랜지스터들 및 메모리 셀들을 형성함으로써, 정해진 영역에 보다 더 많은 소자들을 형성할 수 있다.
도 5는 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 5를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(500)은 불휘발성 메모리 장치(520)와 메모리 컨트롤러(510)를 포함한다.
불휘발성 메모리 장치(520)는 도 1에서 설명한 메모리 장치에 해당할 수 있으며, 도 1에서 설명한 바와 같이 메모리 어레이와 동작 회로가 연결될 수 있다. 메모리 컨트롤러(510)는 불휘발성 메모리 장치(520)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(520)와 메모리 컨트롤러(510)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(511)은 프로세싱 유닛(512)의 동작 메모리로써 사용된다. 호스트 인터페이스(513)는 메모리 시스템(500)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(514)은 불휘발성 메모리 장치(520)의 셀 영역으로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(514)는 본 발명의 불휘발성 메모리 장치(520)와 인터페이싱 한다. 프로세싱 유닛(512)은 메모리 컨트롤러(510)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(500)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(520)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(500)은 동작 특성이 향상된 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(510)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 6은 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(600)에 본 발명의 기술적 특징이 적용될 수 있다.
원낸드 플래시 메모리 장치(600)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(610)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(620)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(630)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(640) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(650)를 포함한다. 호스트로부터의 쓰기 요청에 응답하여 원낸드 플래시 메모리 장치는 일반적인 방식에 따라 데이터를 프로그램하게 된다.
도 7에는 본 발명에 따른 플래시 메모리 장치(712)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750) 및 메모리 시스템(710)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하기 위해 도 1에서 설명한 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
110 : 메모리 어레이 110MB : 메모리 블록
120 : 제어 회로 130 : 전압 공급 회로
140 : 읽기/쓰기 회로

Claims (18)

  1. 반도체 기판 상에 형성된 수직 채널층;
    상기 수직 채널층의 일측면을 감싸도록 상기 반도체 기판 상에 정해진 간격으로 적층된 제1 적층 도전막들;
    상기 수직 채널층의 타측면을 감싸도록 상기 반도체 기판 상에 상기 정해진 간격으로 적층된 제2 적층 도전막들;
    상기 수직 채널층과 상기 제1 적층 도전막들의 사이와 배치되는 제1 전하 저장막; 및
    상기 수직 채널층과 상기 제2 적층 도전막들의 사이에 배치되는 제2 전하 저장막을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 수직 채널층은 원통형으로 이루어진 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제1 적층 도전막들과 상기 제2 적층 도전막들은 전기적/물리적으로 서로 분리되는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제1 적층 도전막들은 제1 메모리 블록에 포함되고, 상기 제2 적층 도전막들은 제2 메모리 블록에 포함되는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 수직 채널층과 상기 제1 전하 저장막의 사이와 상기 수직 채널층과 상기 제2 전하 저장막들의 사이에 각각 배치되는 터널 절연막; 및
    상기 제1 전하 저장막과 상기 제1 적층 도전막들의 사이와 상기 제2 전하 저장막과 상기 제2 적층 도전막들의 사이에 각각 배치되는 블로킹 절연막을 더 포함하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 반도체 기판에는 공통 소스 영역이 형성되고, 상기 수직 채널층의 하부가 상기 공통 소스 영역과 연결되는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 수직 채널층의 상부는 비트 라인과 연결되는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 제1 적층 도전막들의 최상부 도전막과 최하부 도전막과 상기 제2 적층 도전막들의 최상부 도전막과 최하부 도전막은 각각 셀렉트 라인들이 되고,
    상기 제1 적층 도전막들의 나머지 도전막들과 상기 제2 적층 도전막들의 나머지 도전막들은 각각 워드라인들이 되는 반도체 장치.
  9. 반도체 기판 상에 형성된 다수의 수직 채널층들;
    상기 수직 채널층들의 일측면들을 감싸도록 상기 반도체 기판 상에 정해진 간격으로 적층된 제1 적층 도전막들;
    상기 수직 채널층들의 타측면들을 감싸도록 상기 반도체 기판 상에 상기 정해진 간격으로 적층된 제2 적층 도전막들;
    상기 수직 채널층들과 상기 제1 적층 도전막들의 사이와 배치되는 제1 전하 저장막들; 및
    상기 수직 채널층들과 상기 제2 적층 도전막들의 사이에 배치되는 제2 전하 저장막들을 포함하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 수직 채널층들의 간격이 상기 수직 채널층의 지름보다 큰 반도체 장치.
  11. 제 9 항에 있어서,
    상기 수직 채널층들의 간격이 상기 수직 채널층의 지름보다 작은 반도체 장치.
  12. 제 9 항에 있어서,
    상기 수직 채널층들은 원통형으로 이루어진 반도체 장치.
  13. 제 9 항에 있어서,
    상기 제1 적층 도전막들과 상기 제2 적층 도전막들은 전기적/물리적으로 서로 분리되는 반도체 장치.
  14. 제 9 항에 있어서,
    상기 제1 적층 도전막들은 제1 메모리 블록에 포함되고, 상기 제2 적층 도전막들은 제2 메모리 블록에 포함되는 반도체 장치.
  15. 제 9 항에 있어서,
    상기 수직 채널층들과 상기 제1 전하 저장막들의 사이와 상기 수직 채널층들과 상기 제2 전하 저장막들의 사이에 각각 배치되는 터널 절연막; 및
    상기 제1 전하 저장막들과 상기 제1 적층 도전막들의 사이와 상기 제2 전하 저장막들과 상기 제2 적층 도전막들의 사이에 각각 배치되는 블로킹 절연막을 더 포함하는 반도체 장치.
  16. 제 9 항에 있어서,
    상기 반도체 기판에는 공통 소스 영역이 형성되고, 상기 수직 채널층들의 하부가 상기 공통 소스 영역과 연결되는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 수직 채널층들의 상부는 비트 라인들과 각각 연결되는 반도체 장치.
  18. 제 9 항에 있어서,
    상기 제1 적층 도전막들의 최상부 도전막과 최하부 도전막과 상기 제2 적층 도전막들의 최상부 도전막과 최하부 도전막은 각각 셀렉트 라인들이 되고,
    상기 제1 적층 도전막들의 나머지 도전막들과 상기 제2 적층 도전막들의 나머지 도전막들은 가각 워드라인들이 되는 반도체 장치.
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